JPH0865112A - ラッチ回路 - Google Patents
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- JPH0865112A JPH0865112A JP7129965A JP12996595A JPH0865112A JP H0865112 A JPH0865112 A JP H0865112A JP 7129965 A JP7129965 A JP 7129965A JP 12996595 A JP12996595 A JP 12996595A JP H0865112 A JPH0865112 A JP H0865112A
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- inverter
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
- H03K3/356121—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit with synchronous operation
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318541—Scan latches or cell details
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- H—ELECTRICITY
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- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/012—Modifications of generator to improve response time or to decrease power consumption
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- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
- H03K3/356026—Bistable circuits using additional transistors in the input circuit with synchronous operation
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- General Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【目的】 高性能ダイナミック論理回路と共用性のある
トランスペアレント・ラッチ回路を提供する。 【構成】 トランスペアレント・ラッチは、第1のスイ
ッチ可能インバータ回路30、第2のインバータ回路4
0および第3のスイッチ可能インバータ回路50から構
成されている。第1のインバータ30は、データ入力,
クロック入力,および出力を備えており、入力クロック
の第1の位相によりイネーブルされ、入力クロックの第
2の位相によりディセーブルされる。第2のインバータ
40は、入力および出力を備え、その入力は第1のイン
バータ30の出力に接続されている。第3のインバータ
50はクロック入力を備え、入力クロックの第2の位相
によりイネーブルされ、入力クロックの第1の位相によ
りディセーブルされ、さらに入力が第2のインバータ4
0の出力に接続され、出力が第2のインバータ40の入
力に接続されている。
トランスペアレント・ラッチ回路を提供する。 【構成】 トランスペアレント・ラッチは、第1のスイ
ッチ可能インバータ回路30、第2のインバータ回路4
0および第3のスイッチ可能インバータ回路50から構
成されている。第1のインバータ30は、データ入力,
クロック入力,および出力を備えており、入力クロック
の第1の位相によりイネーブルされ、入力クロックの第
2の位相によりディセーブルされる。第2のインバータ
40は、入力および出力を備え、その入力は第1のイン
バータ30の出力に接続されている。第3のインバータ
50はクロック入力を備え、入力クロックの第2の位相
によりイネーブルされ、入力クロックの第1の位相によ
りディセーブルされ、さらに入力が第2のインバータ4
0の出力に接続され、出力が第2のインバータ40の入
力に接続されている。
Description
【0001】
【産業上の利用分野】この発明は、一般に、ディジタル
回路に関し、特に、ディジタル情報を一時的に記憶する
高速データ・ラッチ回路に関する。
回路に関し、特に、ディジタル情報を一時的に記憶する
高速データ・ラッチ回路に関する。
【0002】
【従来の技術】ディジタル処理回路は、回路間でディジ
タル信号を転送するとき、ディジタル信号を一時的に記
憶するラッチ回路を必要とする。このような応用には、
高速A/DおよびD/Aコンバータ,RAM,ROMお
よびEPROMのような高速メモリ,高速パイプライン
論理回路および他の応用が含まれる。
タル信号を転送するとき、ディジタル信号を一時的に記
憶するラッチ回路を必要とする。このような応用には、
高速A/DおよびD/Aコンバータ,RAM,ROMお
よびEPROMのような高速メモリ,高速パイプライン
論理回路および他の応用が含まれる。
【0003】図1に、代表的な従来のスキャン可能D型
トランスペアレント・ラッチ回路を示す。このラッチ回
路がデータをロードしているときは、ラッチ回路はトラ
ンスペアレントである。ロード時、“クロック”はHレ
ベル、“反転クロック”はLレベルである。クロック信
号“クロック”および“反転クロック”が、同時に転送
ゲート10をターンオンおよび転送ゲート20をターン
オフして、フィードバック・パス12を遮断し、データ
・マルチプレクサ14が選択した入力(データまたはス
キャン・データ)をデータパス16を経て、ラッチ回路
に書き込みできるようにする。ラッチ回路がホールド・
サイクルに切り替わったとき、フィードバック・マルチ
プレクサ22が切り替わり、フィードバック・パス12
をオープンにする。クロックおよび反転クロックの状態
が変わり転送ゲート10を閉じて、ラッチ・トランスペ
アレンシを終了する。同時に、転送ゲート20が開い
て、フィードバック・パス12をオープンにし入力デー
タ値がラッチされるようにする。
トランスペアレント・ラッチ回路を示す。このラッチ回
路がデータをロードしているときは、ラッチ回路はトラ
ンスペアレントである。ロード時、“クロック”はHレ
ベル、“反転クロック”はLレベルである。クロック信
号“クロック”および“反転クロック”が、同時に転送
ゲート10をターンオンおよび転送ゲート20をターン
オフして、フィードバック・パス12を遮断し、データ
・マルチプレクサ14が選択した入力(データまたはス
キャン・データ)をデータパス16を経て、ラッチ回路
に書き込みできるようにする。ラッチ回路がホールド・
サイクルに切り替わったとき、フィードバック・マルチ
プレクサ22が切り替わり、フィードバック・パス12
をオープンにする。クロックおよび反転クロックの状態
が変わり転送ゲート10を閉じて、ラッチ・トランスペ
アレンシを終了する。同時に、転送ゲート20が開い
て、フィードバック・パス12をオープンにし入力デー
タ値がラッチされるようにする。
【0004】転送されたデータを確実に記憶し、同期転
送がデータを損失することなく達成されるようにラッチ
回路はクロックに同期している。データラッチ回路がそ
の入力に現れたディジタル信号を確実に記憶することを
保証するために、クロック信号の前にセットアップ時間
が、およびクロック信号の直後にホールド時間がある。
セットアップ時間およびホールド時間は、入力データを
安定に保持しなければならないロード期間を示す。ホー
ルド期間の最後で、制御信号がラッチ回路をディセーブ
ルし、ラッチ回路に加えられた最後の値が“固定”さ
れ、イネーブル信号が再度入力されるまで保持される。
送がデータを損失することなく達成されるようにラッチ
回路はクロックに同期している。データラッチ回路がそ
の入力に現れたディジタル信号を確実に記憶することを
保証するために、クロック信号の前にセットアップ時間
が、およびクロック信号の直後にホールド時間がある。
セットアップ時間およびホールド時間は、入力データを
安定に保持しなければならないロード期間を示す。ホー
ルド期間の最後で、制御信号がラッチ回路をディセーブ
ルし、ラッチ回路に加えられた最後の値が“固定”さ
れ、イネーブル信号が再度入力されるまで保持される。
【0005】図1に示すように、ラッチ回路を動作させ
るクロック信号とその相補クロック信号とを発生させな
ければならない。これらのクロック信号は本来的に一致
していない。それゆえ、セットアップ時間およびホール
ド時間要件は、この発生遅延だけ延長されている。さら
なる問題は高速動作中にも発生する。ラッチを通る最短
のデータパスは、信号が2つのマルチプレクサおよびイ
ンバータを通ることを要求する。したがって、著しいデ
ータパス遅延が発生する。高速データ動作は、ラッチ回
路のデータ・ホールド時間およびデータパス長を最小に
することによって最適化される。
るクロック信号とその相補クロック信号とを発生させな
ければならない。これらのクロック信号は本来的に一致
していない。それゆえ、セットアップ時間およびホール
ド時間要件は、この発生遅延だけ延長されている。さら
なる問題は高速動作中にも発生する。ラッチを通る最短
のデータパスは、信号が2つのマルチプレクサおよびイ
ンバータを通ることを要求する。したがって、著しいデ
ータパス遅延が発生する。高速データ動作は、ラッチ回
路のデータ・ホールド時間およびデータパス長を最小に
することによって最適化される。
【0006】ラッチ性能を改良するために、ダイナミッ
ク論理回路と一緒に用いるいくつかのラッチ回路が開発
されている。このようなラッチ回路においては、データ
はパルスの前縁の存在または非存在によって表される。
データパルスは、通常、待機状態(非アクティブ)から
アクティブ状態へ1回だけ遷移する時間ウィンドウ(評
価フェーズ)をもっている。このウィンドウの最後でデ
ータが有効であるとみなされる。ラッチ回路がホールド
・サイクル(すなわちラッチ)にある間、ラッチ回路へ
の入力値プリセットされ、ラッチ回路を待機状態にす
る。たとえば、待機状態がHレベルであれば立ち下がり
エッジはアクティブ状態を示すだろう。データが待機状
態から遷移しない場合、ラッチ回路の出力値は、プリセ
ットされた非アクティブ値である。データが遷移する場
合、遷移に応答して出力がアクティブ値にセットされ
る。このようなダイナミック論理回路を用いることによ
り、セットアップ時間およびホールド時間が削減され、
ラッチ回路の速度を大幅に向上させる。
ク論理回路と一緒に用いるいくつかのラッチ回路が開発
されている。このようなラッチ回路においては、データ
はパルスの前縁の存在または非存在によって表される。
データパルスは、通常、待機状態(非アクティブ)から
アクティブ状態へ1回だけ遷移する時間ウィンドウ(評
価フェーズ)をもっている。このウィンドウの最後でデ
ータが有効であるとみなされる。ラッチ回路がホールド
・サイクル(すなわちラッチ)にある間、ラッチ回路へ
の入力値プリセットされ、ラッチ回路を待機状態にす
る。たとえば、待機状態がHレベルであれば立ち下がり
エッジはアクティブ状態を示すだろう。データが待機状
態から遷移しない場合、ラッチ回路の出力値は、プリセ
ットされた非アクティブ値である。データが遷移する場
合、遷移に応答して出力がアクティブ値にセットされ
る。このようなダイナミック論理回路を用いることによ
り、セットアップ時間およびホールド時間が削減され、
ラッチ回路の速度を大幅に向上させる。
【0007】
【発明が解決しようとする課題】図1のラッチ回路の欠
点は、ダイナミック論理回路と共用性がないということ
である。ラッチ回路がトランスペアレントのとき、転送
ゲートの存在により、データパスは全くエッジに感応し
ない。このことは、ダイナミック論理回路においてデー
タを示すパルス・エッジをかなりスルー(slew)す
る。このような遅延は、ラッチ回路の性能を低下させ、
ダイナミック論理回路との共用を疎外する。
点は、ダイナミック論理回路と共用性がないということ
である。ラッチ回路がトランスペアレントのとき、転送
ゲートの存在により、データパスは全くエッジに感応し
ない。このことは、ダイナミック論理回路においてデー
タを示すパルス・エッジをかなりスルー(slew)す
る。このような遅延は、ラッチ回路の性能を低下させ、
ダイナミック論理回路との共用を疎外する。
【0008】ダイナミック論理回路と共用性のある高速
ラッチ回路を提供することが望まれている。さらに非常
に短い入出力遅延,単一データ・クロック,大きな電荷
結合抵抗を備えたデュアルレール出力を有し、エッジ感
応性,エッジ遅延および電荷結合抵抗を含む各種パラメ
ータに調整が可能なラッチ回路を用いることが好ましい
といえる。
ラッチ回路を提供することが望まれている。さらに非常
に短い入出力遅延,単一データ・クロック,大きな電荷
結合抵抗を備えたデュアルレール出力を有し、エッジ感
応性,エッジ遅延および電荷結合抵抗を含む各種パラメ
ータに調整が可能なラッチ回路を用いることが好ましい
といえる。
【0009】
【課題を解決するための手段】この発明により、高性能
ダイナミック論理回路と共用性のあるトランスペアレン
ト・ラッチ回路が提供される。ラッチ回路は、第1のス
イッチ可能インバータ回路、第2のインバータ回路およ
び第3のスイッチ可能インバータ回路からなる。第1の
インバータは、データ入力,クロック入力,および出力
を備え、入力クロックの第1の位相でイネーブルされ、
入力クロックの第2の位相でディセーブルされる。第2
のインバータは入力と出力を備え、その入力は第1のイ
ンバータの出力に接続されている。第3のインバータは
クロック入力を備え、入力クロックの第2の位相でイネ
ーブルされ、入力クロックの第1の位相でディセーブル
され、さらに第2のインバータの出力に接続された入力
および第2のインバータの入力に接続された出力を備え
ている。
ダイナミック論理回路と共用性のあるトランスペアレン
ト・ラッチ回路が提供される。ラッチ回路は、第1のス
イッチ可能インバータ回路、第2のインバータ回路およ
び第3のスイッチ可能インバータ回路からなる。第1の
インバータは、データ入力,クロック入力,および出力
を備え、入力クロックの第1の位相でイネーブルされ、
入力クロックの第2の位相でディセーブルされる。第2
のインバータは入力と出力を備え、その入力は第1のイ
ンバータの出力に接続されている。第3のインバータは
クロック入力を備え、入力クロックの第2の位相でイネ
ーブルされ、入力クロックの第1の位相でディセーブル
され、さらに第2のインバータの出力に接続された入力
および第2のインバータの入力に接続された出力を備え
ている。
【0010】
【実施例】図2に、この発明の高性能ダイナミック論理
回路と共用性がありスキャン可能なトランスペアレント
・ラッチ回路の好ましい実施例を示す。ラッチ回路は、
スイッチ可能入力インバータ30,出力インバータ40
およびスイッチ可能フィードバック・インバータ50を
有している。さらに、データまたはスキャン・データを
ラッチ回路に選択的に接続する転送回路60を有してい
る。
回路と共用性がありスキャン可能なトランスペアレント
・ラッチ回路の好ましい実施例を示す。ラッチ回路は、
スイッチ可能入力インバータ30,出力インバータ40
およびスイッチ可能フィードバック・インバータ50を
有している。さらに、データまたはスキャン・データを
ラッチ回路に選択的に接続する転送回路60を有してい
る。
【0011】特に、この発明の好ましい実施例は、図2
に示すように立ち下がりエッジ・ダイナミック論理回路
と共用性があり、次のように構成されている。入力イン
バータ30は、トランジスタ32,34および36から
なる。PMOSトランジスタ32は、高基準電圧(例え
ば、電源電圧)に接続されているソース,NOMSトラ
ンンジスタ34のドレインに接続されているドレイン,
およびデータ信号入力DATAにより制御されるゲート
を備えている。NMOSトランジスタ34は、NMOS
トランジスタ36のドレインに接続されているソース,
およびクロック信号CLOCKにより制御されるゲート
を備えている。NMOSトランジスタ36のソースは、
低基準電圧(この場合グランド)に接続されており、ゲ
ートはDATA信号入力により制御される。トランジス
タ32とトランジスタ34との間の共通ノードは出力ノ
ード70である。
に示すように立ち下がりエッジ・ダイナミック論理回路
と共用性があり、次のように構成されている。入力イン
バータ30は、トランジスタ32,34および36から
なる。PMOSトランジスタ32は、高基準電圧(例え
ば、電源電圧)に接続されているソース,NOMSトラ
ンンジスタ34のドレインに接続されているドレイン,
およびデータ信号入力DATAにより制御されるゲート
を備えている。NMOSトランジスタ34は、NMOS
トランジスタ36のドレインに接続されているソース,
およびクロック信号CLOCKにより制御されるゲート
を備えている。NMOSトランジスタ36のソースは、
低基準電圧(この場合グランド)に接続されており、ゲ
ートはDATA信号入力により制御される。トランジス
タ32とトランジスタ34との間の共通ノードは出力ノ
ード70である。
【0012】出力インバータ40は、トランジスタ42
および44からなる。PMOSトランジスタ42は、高
基準電圧(例えば、電源電圧)に接続されているソー
ス,出力ノード70に接続されているゲート,およびN
MOSトランジスタ44のドレインに接続されているド
レインを備えている。NMOSトランジスタ44は、出
力ノード70に接続されているゲート,および低基準電
圧(グランド)に接続されているソースを備えている。
この構成は、良く知られまた理解されているノード46
に出力を備えたCMOSインバータである。
および44からなる。PMOSトランジスタ42は、高
基準電圧(例えば、電源電圧)に接続されているソー
ス,出力ノード70に接続されているゲート,およびN
MOSトランジスタ44のドレインに接続されているド
レインを備えている。NMOSトランジスタ44は、出
力ノード70に接続されているゲート,および低基準電
圧(グランド)に接続されているソースを備えている。
この構成は、良く知られまた理解されているノード46
に出力を備えたCMOSインバータである。
【0013】転送回路60は、トランジスタ62,6
4,66および68からなる。PMOSトランジスタ6
2は、ノード46および69との間でNMOSトランジ
スタ64に並列に接続されている。スキャン・クロック
信号SCLOCKはPMOSトランジスタ62を制御
し、相補スキャン・クロック信号NSCLOCKはNM
OSトランジスタ64を制御する。PMOSトランジス
タ66は、スキャン・データ入力SCAN−INとノー
ド69との間でNMOSトランジスタ68に並列に接続
されている。PMOSトランジスタ66のゲートは、N
SCLOCKにより制御され、NMOSトランジスタ6
8のゲートはSCLOCKにより制御される。
4,66および68からなる。PMOSトランジスタ6
2は、ノード46および69との間でNMOSトランジ
スタ64に並列に接続されている。スキャン・クロック
信号SCLOCKはPMOSトランジスタ62を制御
し、相補スキャン・クロック信号NSCLOCKはNM
OSトランジスタ64を制御する。PMOSトランジス
タ66は、スキャン・データ入力SCAN−INとノー
ド69との間でNMOSトランジスタ68に並列に接続
されている。PMOSトランジスタ66のゲートは、N
SCLOCKにより制御され、NMOSトランジスタ6
8のゲートはSCLOCKにより制御される。
【0014】フィードバック・インバータ50は、PM
OSトランジスタ52,54およびNMOSトランジス
タ56からなる。PMOSトランジスタ52は、高基準
電圧に接続されているソース,ノード69に接続されて
いるゲート,およびPMOSトランジスタ54のソース
に接続されているドレインからなる。PMOSトランジ
スタ54は、ゲートに接続されているクロック信号CL
OCKおよびドレインへの出力ノード70を備えてい
る。NMOSトランジスタ56は、出力ノード70に接
続されているドレイン,ノード69に接続されているゲ
ート,およびNMOSトランジスタ36のドレインに接
続されているソースを備えている。
OSトランジスタ52,54およびNMOSトランジス
タ56からなる。PMOSトランジスタ52は、高基準
電圧に接続されているソース,ノード69に接続されて
いるゲート,およびPMOSトランジスタ54のソース
に接続されているドレインからなる。PMOSトランジ
スタ54は、ゲートに接続されているクロック信号CL
OCKおよびドレインへの出力ノード70を備えてい
る。NMOSトランジスタ56は、出力ノード70に接
続されているドレイン,ノード69に接続されているゲ
ート,およびNMOSトランジスタ36のドレインに接
続されているソースを備えている。
【0015】図2に示したこの発明の好ましい実施例の
動作を、以下に説明する。クロック信号CLOCKは、
好ましくは高基準電圧および低基準電圧にそれぞれ等し
いHレベルおよびLレベルをもつ矩形波である。クロッ
ク信号が1つの状態(この場合Lレベル)にある期間の
ときラッチ回路はラッチ・フェーズで動作する。クロッ
ク信号が第2の状態(この場合Hレベル)で動作すると
き、ラッチは評価フェーズで動作する。
動作を、以下に説明する。クロック信号CLOCKは、
好ましくは高基準電圧および低基準電圧にそれぞれ等し
いHレベルおよびLレベルをもつ矩形波である。クロッ
ク信号が1つの状態(この場合Lレベル)にある期間の
ときラッチ回路はラッチ・フェーズで動作する。クロッ
ク信号が第2の状態(この場合Hレベル)で動作すると
き、ラッチは評価フェーズで動作する。
【0016】ラッチ・フェーズ時、クロック信号はLレ
ベルであり、トランジスタ34は遮断し、出力ノード7
0とトランジスタ36との間の接続を切り離す。トラン
ジスタ54はLレベルのクロック信号によりターンオン
し、トランジスタ36は、ラッチ・フェーズ時データ入
力ラインに常に現れる(以下に説明するように)プリチ
ャージされたHレベルの電圧によりターンオンされる
(以下に説明するように)。こうして、ゲート入力に応
じて、PMOSトランジスタ52またはNMOSトラン
ジスタ56のいずれかが導通できるようにする。
ベルであり、トランジスタ34は遮断し、出力ノード7
0とトランジスタ36との間の接続を切り離す。トラン
ジスタ54はLレベルのクロック信号によりターンオン
し、トランジスタ36は、ラッチ・フェーズ時データ入
力ラインに常に現れる(以下に説明するように)プリチ
ャージされたHレベルの電圧によりターンオンされる
(以下に説明するように)。こうして、ゲート入力に応
じて、PMOSトランジスタ52またはNMOSトラン
ジスタ56のいずれかが導通できるようにする。
【0017】ラッチ・フェーズ時、出力ノード70に現
れるデータ値は、出力インバータ40およびフィードバ
ック・インバータ50により2つの相補出力にラッチさ
れる。出力ノード70にHレベルが設定されている場
合、トランジスタ42および44は、CMOSインバー
タとして共に動作し、ノード46でLレベルの出力を生
成する。ラッチ回路はデータ入力モードで動作している
ので、転送回路60は、ラッチ回路の出力をフィードバ
ック・インバータ50にフィードバックできるようにす
る。これはスキャン・クロックSCLOCKをLレベ
ル、相補スキャン・クロックNSCLOCKをHレベル
に設定することにより達成される。これらの入力は、ト
ランジスタ62および64をターンオンし、トランジス
タ66および68をターンオフにする。ノード46のL
レベルの電圧出力は、転送ゲート62および64を経て
転送され、トランジスタ52および56のゲートに入力
されて、トランジスタ52をターンオンし、トランジス
タ56をターンオフにする。こうして、出力ノード70
を高基準電圧にプルアップして、ラッチ回路の出力レー
ルを効果的にロックする。一方、出力ノード70がクロ
ック信号がLレベルになる直前にLレベルに設定されて
いる場合、CMOSインバータ40はHレベルを出力し
てプルアップ・トランジスタ52をターンオフし、プル
ダウン・トランジスタ56をターンオンする。NMOS
トランジスタ56および36両方を導通させると,出力
ノード70はLレベルの値にラッチされる。
れるデータ値は、出力インバータ40およびフィードバ
ック・インバータ50により2つの相補出力にラッチさ
れる。出力ノード70にHレベルが設定されている場
合、トランジスタ42および44は、CMOSインバー
タとして共に動作し、ノード46でLレベルの出力を生
成する。ラッチ回路はデータ入力モードで動作している
ので、転送回路60は、ラッチ回路の出力をフィードバ
ック・インバータ50にフィードバックできるようにす
る。これはスキャン・クロックSCLOCKをLレベ
ル、相補スキャン・クロックNSCLOCKをHレベル
に設定することにより達成される。これらの入力は、ト
ランジスタ62および64をターンオンし、トランジス
タ66および68をターンオフにする。ノード46のL
レベルの電圧出力は、転送ゲート62および64を経て
転送され、トランジスタ52および56のゲートに入力
されて、トランジスタ52をターンオンし、トランジス
タ56をターンオフにする。こうして、出力ノード70
を高基準電圧にプルアップして、ラッチ回路の出力レー
ルを効果的にロックする。一方、出力ノード70がクロ
ック信号がLレベルになる直前にLレベルに設定されて
いる場合、CMOSインバータ40はHレベルを出力し
てプルアップ・トランジスタ52をターンオフし、プル
ダウン・トランジスタ56をターンオンする。NMOS
トランジスタ56および36両方を導通させると,出力
ノード70はLレベルの値にラッチされる。
【0018】ラッチ・フェーズ時、出力ノード70に現
れるデータ値は、出力インバータ40およびフィードバ
ック・インバータ50により出力にラッチされ、出力ノ
ード70はPMOSトランジスタ32に直接接続される
ことに留意されたい。通常、このような構成は許されな
いだろう。ラッチ・フェーズ時、データ信号入力は、ラ
ッチ回路からディセーブルされなければならない。した
がって、従来のラッチ回路では、ラッチ・フェーズ時に
トランジスタ32を出力ノード70から分離するために
入力インバータ30に追加トランジスタが必要である。
れるデータ値は、出力インバータ40およびフィードバ
ック・インバータ50により出力にラッチされ、出力ノ
ード70はPMOSトランジスタ32に直接接続される
ことに留意されたい。通常、このような構成は許されな
いだろう。ラッチ・フェーズ時、データ信号入力は、ラ
ッチ回路からディセーブルされなければならない。した
がって、従来のラッチ回路では、ラッチ・フェーズ時に
トランジスタ32を出力ノード70から分離するために
入力インバータ30に追加トランジスタが必要である。
【0019】この発明は、ラッチ回路の構成を簡単にす
るためにダイナミック論理回路を用いている。ラッチ・
フェーズ時、データ入力信号ラインDATAは、非アク
ティブ・データ・レベルを示す所定の電圧レベルにプリ
チャージされる。図2のラッチ回路は、立ち下がりエッ
ジへの高速応答用に構成されている。それゆえ、ラッチ
回路へのデータ信号入力は、高いレベルの電圧にプリチ
ャージされる。図2からわかるように、プリチャージ期
間に、PMOSトランジスタ32への入力は常にHレベ
ルになり、したがって、出力レールがラッチされている
とき、常に遮断される。したがって、この発明は、イン
バータの構成から分離トランジスタを不要にするするた
めにダイナミック回路を用いている。
るためにダイナミック論理回路を用いている。ラッチ・
フェーズ時、データ入力信号ラインDATAは、非アク
ティブ・データ・レベルを示す所定の電圧レベルにプリ
チャージされる。図2のラッチ回路は、立ち下がりエッ
ジへの高速応答用に構成されている。それゆえ、ラッチ
回路へのデータ信号入力は、高いレベルの電圧にプリチ
ャージされる。図2からわかるように、プリチャージ期
間に、PMOSトランジスタ32への入力は常にHレベ
ルになり、したがって、出力レールがラッチされている
とき、常に遮断される。したがって、この発明は、イン
バータの構成から分離トランジスタを不要にするするた
めにダイナミック回路を用いている。
【0020】クロック信号がHレベルになると、ラッチ
回路は評価フェーズに入る。トランジスタ34がターン
オンし、プリチャージ期間にターンオンされたトランジ
スタ36を通して強制的に出力ノード70をLレベルに
する。同様に、Hレベルのクロック信号が、PMOSト
ランジスタ54をターンオフする。クロックがHレベル
の間、データ信号がアクティブLレベルへ遷移しない場
合、データ値は全評価フェーズをラッチ回路が経るよう
にする。言い換えれば、ラッチ回路の入力にパルスが存
在しないということは、評価フェーズの最後に出力レー
ルですぐに得られる第1の論理状態を示している。
回路は評価フェーズに入る。トランジスタ34がターン
オンし、プリチャージ期間にターンオンされたトランジ
スタ36を通して強制的に出力ノード70をLレベルに
する。同様に、Hレベルのクロック信号が、PMOSト
ランジスタ54をターンオフする。クロックがHレベル
の間、データ信号がアクティブLレベルへ遷移しない場
合、データ値は全評価フェーズをラッチ回路が経るよう
にする。言い換えれば、ラッチ回路の入力にパルスが存
在しないということは、評価フェーズの最後に出力レー
ルですぐに得られる第1の論理状態を示している。
【0021】評価フェーズ時、データ信号がアクティブ
Lレベルに遷移しない場合、第2の論理状態はすぐに出
力にラッチされる。この発明の高性能ラッチ回路のダイ
ナミック論理回路の高速ラッチは、入力および出力イン
バータをエッジ感応性となるように調整することにより
達成される。図2の回路の場合では、入力インバータ3
0および出力インバータ40は、立ち下がりエッジで即
座に動作するように調整されている。選択したトランジ
スタのトランジスタ・サイズの比は極端に大きくなって
いる。たとえば、トランジスタ32のW/Lは、トラン
ジスタ34および36より4〜8倍大きい。同様に、ト
ランジスタ42はトランジスタ44より4〜8倍大き
い。このようなサイズ比は、出力ノード70においてL
レベルからHレベルへ、出力ノード46においてHレベ
ルからLレベルへの非常に高速の遷移を発生させる。し
たがって、パルスの立ち下がりエッジでトランジスタ3
2およびトランジスタ44を強制的に高速にターンオン
させる。しかし、データ入力パルスの立ち上がりエッジ
で、トランジスタ34,36および42は、かなり低速
でターンオンする。ラッチ回路はクロック入力信号に同
期して高速に動作しているので、立ち上がりエッジが小
さなトランジスタをドライブして導通させ、保持してい
る値を変更できる前に、ラッチはラッチ・フェーズに入
っている。
Lレベルに遷移しない場合、第2の論理状態はすぐに出
力にラッチされる。この発明の高性能ラッチ回路のダイ
ナミック論理回路の高速ラッチは、入力および出力イン
バータをエッジ感応性となるように調整することにより
達成される。図2の回路の場合では、入力インバータ3
0および出力インバータ40は、立ち下がりエッジで即
座に動作するように調整されている。選択したトランジ
スタのトランジスタ・サイズの比は極端に大きくなって
いる。たとえば、トランジスタ32のW/Lは、トラン
ジスタ34および36より4〜8倍大きい。同様に、ト
ランジスタ42はトランジスタ44より4〜8倍大き
い。このようなサイズ比は、出力ノード70においてL
レベルからHレベルへ、出力ノード46においてHレベ
ルからLレベルへの非常に高速の遷移を発生させる。し
たがって、パルスの立ち下がりエッジでトランジスタ3
2およびトランジスタ44を強制的に高速にターンオン
させる。しかし、データ入力パルスの立ち上がりエッジ
で、トランジスタ34,36および42は、かなり低速
でターンオンする。ラッチ回路はクロック入力信号に同
期して高速に動作しているので、立ち上がりエッジが小
さなトランジスタをドライブして導通させ、保持してい
る値を変更できる前に、ラッチはラッチ・フェーズに入
っている。
【0022】なお、トランジスタ32とトランジスタ3
4および36の組み合せとのサイズ比が大きく設定され
ている場合、ラッチ入力スイッチング・レベルは、比較
的高い電圧になりプリチャージ開始の影響を受けない。
そのうえ、フィードバック・インバータ50の大きなフ
ィードバック・トランジスタは、どのような電位効果を
もさらにオフセットするために動作する。さらに、この
発明のラッチ回路は、クロックおよびその相補クロック
ではなく、単一位相のクロックを用いているので、スキ
ューしたクロックにより生じるプリチャージ・レースス
ルー(race−through)の可能性が減少す
る。
4および36の組み合せとのサイズ比が大きく設定され
ている場合、ラッチ入力スイッチング・レベルは、比較
的高い電圧になりプリチャージ開始の影響を受けない。
そのうえ、フィードバック・インバータ50の大きなフ
ィードバック・トランジスタは、どのような電位効果を
もさらにオフセットするために動作する。さらに、この
発明のラッチ回路は、クロックおよびその相補クロック
ではなく、単一位相のクロックを用いているので、スキ
ューしたクロックにより生じるプリチャージ・レースス
ルー(race−through)の可能性が減少す
る。
【0023】要するに、評価フェーズ時、ラッチ回路の
入力にデータ・パルスが存在しないことが検出された場
合、評価フェーズの最後に出力レールですぐにプリセッ
ト論理状態が得られる。評価フェーズ時、データ入力に
データ・パルスの存在が検出された場合、ラッチ回路は
立ち下がりエッジ遷移に高速に応答して、ラッチ回路の
出力レールの論理状態出力を変更するように調整されて
いる。それゆえ、ラッチ回路は、入力にクロック・エッ
ジが存在するかしないかによってディジタル値を非常に
高速にラッチできる。このラッチ回路は、スタティック
論理回路ラッチに必要なセットアップ時間およびホール
ド時間を削減することにより、従来の技術に対し大幅な
動作速度向上の利点を与える。スキャン入力およびデー
タ入力を備えた高性能ダイナミック論理回路と互換のあ
るラッチ回路は、最小のトランジスタ構成を用いて達成
されるので、したがって、コンパクトで,低価格で,簡
略化された構成を提供する。
入力にデータ・パルスが存在しないことが検出された場
合、評価フェーズの最後に出力レールですぐにプリセッ
ト論理状態が得られる。評価フェーズ時、データ入力に
データ・パルスの存在が検出された場合、ラッチ回路は
立ち下がりエッジ遷移に高速に応答して、ラッチ回路の
出力レールの論理状態出力を変更するように調整されて
いる。それゆえ、ラッチ回路は、入力にクロック・エッ
ジが存在するかしないかによってディジタル値を非常に
高速にラッチできる。このラッチ回路は、スタティック
論理回路ラッチに必要なセットアップ時間およびホール
ド時間を削減することにより、従来の技術に対し大幅な
動作速度向上の利点を与える。スキャン入力およびデー
タ入力を備えた高性能ダイナミック論理回路と互換のあ
るラッチ回路は、最小のトランジスタ構成を用いて達成
されるので、したがって、コンパクトで,低価格で,簡
略化された構成を提供する。
【0024】図3に図2のラッチ回路のタイミング図を
示す。クロック信号CLOCKは、0Vおよび2.25
Vの2つの基準電圧の間に周期的にクロックされる。ク
ロックが高基準レベル(2.25V)にある期間のとき
が評価フェーズである。クロックが低基準レベル(0
V)にある期間のときがラッチ・フェーズである。デー
タ信号の上のバーはデータ信号入力の反転を表す。それ
ゆえ、データ信号の立ち下がりエッジは、反転データ入
力の図では立ち上がりエッジとして表されている。
示す。クロック信号CLOCKは、0Vおよび2.25
Vの2つの基準電圧の間に周期的にクロックされる。ク
ロックが高基準レベル(2.25V)にある期間のとき
が評価フェーズである。クロックが低基準レベル(0
V)にある期間のときがラッチ・フェーズである。デー
タ信号の上のバーはデータ信号入力の反転を表す。それ
ゆえ、データ信号の立ち下がりエッジは、反転データ入
力の図では立ち上がりエッジとして表されている。
【0025】図3に示すように、クロックの第1の評価
フェーズの間に、データ・パルスが入力する。ラッチ回
路の2つの出力レールは、論理状態を変更することによ
りデータ入力信号の立ち下がりエッジに応答する。出力
はデータ入力信号の立ち下がりエッジに応答し、データ
入力信号が安定レベルになるのに待つ必要がないため、
出力の応答に非常に小さな遅延は生じない。評価フェー
ズ時にパルスの立ち上がりエッジが生じても、ラッチ回
路は立ち下がりエッジには非常に高速に、立ち上がりエ
ッジには非常に低速に応答するように調整されている。
それゆえ、第1の評価フェーズ時に、データ入力パルス
により設定された出力論理状態は、ラッチ回路がラッチ
・フェーズに入る前に変化しない。第1のラッチ・フェ
ーズ時、ラッチ出力OUT0はLレベルに保持される。
第2の評価フェーズ2時、ラッチ回路はトランスペアレ
ントになる。プリチャージにより設定された高基準レベ
ルのデータ信号を見ると、出力レールOUT0はHレベ
ルになる。第2の評価フェーズ時、評価フェーズでパル
スが存在しないことをラッチ回路が検出し、非アクティ
ブ論理状態に留まる。これは第2のラッチ・フェーズ4
の時のOUT0のHレベルにより示される。クロックが
第3の評価フェーズ6に遷移すると、ラッチ回路の出力
レールは、反転データ入力の第2のデータ・パルスに応
答して再び論理状態を変更し、第3のラッチ・フェーズ
8の時にOUT0をLレベル論理状態にラッチする。
フェーズの間に、データ・パルスが入力する。ラッチ回
路の2つの出力レールは、論理状態を変更することによ
りデータ入力信号の立ち下がりエッジに応答する。出力
はデータ入力信号の立ち下がりエッジに応答し、データ
入力信号が安定レベルになるのに待つ必要がないため、
出力の応答に非常に小さな遅延は生じない。評価フェー
ズ時にパルスの立ち上がりエッジが生じても、ラッチ回
路は立ち下がりエッジには非常に高速に、立ち上がりエ
ッジには非常に低速に応答するように調整されている。
それゆえ、第1の評価フェーズ時に、データ入力パルス
により設定された出力論理状態は、ラッチ回路がラッチ
・フェーズに入る前に変化しない。第1のラッチ・フェ
ーズ時、ラッチ出力OUT0はLレベルに保持される。
第2の評価フェーズ2時、ラッチ回路はトランスペアレ
ントになる。プリチャージにより設定された高基準レベ
ルのデータ信号を見ると、出力レールOUT0はHレベ
ルになる。第2の評価フェーズ時、評価フェーズでパル
スが存在しないことをラッチ回路が検出し、非アクティ
ブ論理状態に留まる。これは第2のラッチ・フェーズ4
の時のOUT0のHレベルにより示される。クロックが
第3の評価フェーズ6に遷移すると、ラッチ回路の出力
レールは、反転データ入力の第2のデータ・パルスに応
答して再び論理状態を変更し、第3のラッチ・フェーズ
8の時にOUT0をLレベル論理状態にラッチする。
【0026】図4にこの発明の他の好ましい実施例を示
す。このラッチ回路は、図2に示したこの発明のNスタ
ック・ダイナミック構成の動作に類似したPスタック・
ダイナミック構成を用いている。それゆえ、クロックお
よびデータ信号入力の活性化レベルが反転していること
以外、上記の説明はすべて図4にも適用できる。この高
性能ラッチ回路は、データ信号入力のデータ・パルスの
立ち上がりエッジに高速に応答するように調整されてい
る。ラッチ・フェーズ時、データ信号はLレベルの電圧
(この場合はグランドに)プリチャージされる。このラ
ッチ・フェーズ時、クロック信号NCLOCKはHレベ
ルに保持される。評価フェーズ時、クロック信号NCL
OCKはLレベルに切り替わる。立ち上がりエッジで動
作するダイナミック論理で高速動作に適合するようにラ
ッチ回路を調整するには、NMOSトランジスタ80お
よびPMOSトランジスタ82,84のサイズの比を大
きくする、たとえば、トランジスタ80を4倍〜8倍大
きくできる。さらに、立ち上がりエッジに応答して出力
を高速に切り替える出力CMOSインバータを同じよう
に調整するためには、PMOSトランジスタ86をNM
OSトタンジスタ88の4倍〜8倍大きくできる。
す。このラッチ回路は、図2に示したこの発明のNスタ
ック・ダイナミック構成の動作に類似したPスタック・
ダイナミック構成を用いている。それゆえ、クロックお
よびデータ信号入力の活性化レベルが反転していること
以外、上記の説明はすべて図4にも適用できる。この高
性能ラッチ回路は、データ信号入力のデータ・パルスの
立ち上がりエッジに高速に応答するように調整されてい
る。ラッチ・フェーズ時、データ信号はLレベルの電圧
(この場合はグランドに)プリチャージされる。このラ
ッチ・フェーズ時、クロック信号NCLOCKはHレベ
ルに保持される。評価フェーズ時、クロック信号NCL
OCKはLレベルに切り替わる。立ち上がりエッジで動
作するダイナミック論理で高速動作に適合するようにラ
ッチ回路を調整するには、NMOSトランジスタ80お
よびPMOSトランジスタ82,84のサイズの比を大
きくする、たとえば、トランジスタ80を4倍〜8倍大
きくできる。さらに、立ち上がりエッジに応答して出力
を高速に切り替える出力CMOSインバータを同じよう
に調整するためには、PMOSトランジスタ86をNM
OSトタンジスタ88の4倍〜8倍大きくできる。
【0027】この発明の高性能ラッチ回路の動作のさら
に一般的な説明を次に示す。この説明は、図2および図
4に示されているこの発明の2つの実施例に適用でき
る。
に一般的な説明を次に示す。この説明は、図2および図
4に示されているこの発明の2つの実施例に適用でき
る。
【0028】入力インバータ30は、入力データ信号D
ATAおよびクロック信号CLOCKにより制御され
る。DATA信号は、高基準電圧と低基準電圧との間に
直列に接続されているPMOSトランジスタおよびNM
OSトランジスタを制御する。この構成は良く知られま
た理解されているCMOSインバータを構成する。イン
バータの出力ノードは出力ノード70である。入力イン
バータ30は、CMOSインバータを構成する2つのト
ランジスタの間に直列に接続されている第3のMOSF
ETトランジスタも含んでいる。このトランジスタは,
CLOCK信号入力によって制御され、トランジスタ・
スイッチとして動作する。クロックが2つの状態間で遷
移すると、このMOSFETトランジスタもターンオフ
およびターンオンして、CMOSインバータに流れる電
流を効果的に制御し、入力インバータ30をディセーブ
ルまたはイネーブルする。
ATAおよびクロック信号CLOCKにより制御され
る。DATA信号は、高基準電圧と低基準電圧との間に
直列に接続されているPMOSトランジスタおよびNM
OSトランジスタを制御する。この構成は良く知られま
た理解されているCMOSインバータを構成する。イン
バータの出力ノードは出力ノード70である。入力イン
バータ30は、CMOSインバータを構成する2つのト
ランジスタの間に直列に接続されている第3のMOSF
ETトランジスタも含んでいる。このトランジスタは,
CLOCK信号入力によって制御され、トランジスタ・
スイッチとして動作する。クロックが2つの状態間で遷
移すると、このMOSFETトランジスタもターンオフ
およびターンオンして、CMOSインバータに流れる電
流を効果的に制御し、入力インバータ30をディセーブ
ルまたはイネーブルする。
【0029】入力ノード30の出力ノード70は、イン
バータ40の入力に接続されている。インバータ40
は、2つの基準電圧間のNMOSトランジスタとこれに
直列に接続されたPMOSトランジスタとからなるCM
OSインバータである。両方のトランジスタ・ゲート
は、入力インバータ30の出力ノードにより制御され
る。出力インバータ40の出力ノードOUTは、常に、
入力インバータ30の出力ノードに現れるHレベル値ま
たはLレベル値の反転である。出力インバータ40の出
力は、転送回路60へ入力される。この回路はスキャン
制御信号(この場合はSCLOCKおよびNSCLOC
K)の制御のもとでスイッチとして動作する。転送回路
60は、出力インバータ40からの出力およびスキャン
・データ入力信号SCAN−INの2つの入力をもつ。
スキャン制御信号に応じて、転送回路60は一方の入力
または他方の入力を転送する。
バータ40の入力に接続されている。インバータ40
は、2つの基準電圧間のNMOSトランジスタとこれに
直列に接続されたPMOSトランジスタとからなるCM
OSインバータである。両方のトランジスタ・ゲート
は、入力インバータ30の出力ノードにより制御され
る。出力インバータ40の出力ノードOUTは、常に、
入力インバータ30の出力ノードに現れるHレベル値ま
たはLレベル値の反転である。出力インバータ40の出
力は、転送回路60へ入力される。この回路はスキャン
制御信号(この場合はSCLOCKおよびNSCLOC
K)の制御のもとでスイッチとして動作する。転送回路
60は、出力インバータ40からの出力およびスキャン
・データ入力信号SCAN−INの2つの入力をもつ。
スキャン制御信号に応じて、転送回路60は一方の入力
または他方の入力を転送する。
【0030】転送回路60は、この発明の好ましい実施
例のラッチ回路に含まれているが、転送回路は、ラッチ
回路へのスキャン・データのクロッキング入力の便宣お
よび柔軟性のためのみに必要である。この機能は、この
ラッチ回路を用いる集積回路の論理機能および制御機能
のテストに非常に有用である。この発明は、ラッチ回路
に転送回路60がなくとも実施できるうことを理解すべ
きである。この場合、ラッチ回路は出力インバータ40
の出力をフィードバック・インバータ50の入力に接続
して構成される。
例のラッチ回路に含まれているが、転送回路は、ラッチ
回路へのスキャン・データのクロッキング入力の便宣お
よび柔軟性のためのみに必要である。この機能は、この
ラッチ回路を用いる集積回路の論理機能および制御機能
のテストに非常に有用である。この発明は、ラッチ回路
に転送回路60がなくとも実施できるうことを理解すべ
きである。この場合、ラッチ回路は出力インバータ40
の出力をフィードバック・インバータ50の入力に接続
して構成される。
【0031】転送回路60からの出力信号は、フィード
バック・インバータ50へ入力される。フィードバック
・インバータ50は、2つの基準電圧の間に直列に接続
されている3つのMOSFETトランジスタからなる。
PMOSおよびNMOSの2つのトランジスタは、転送
回路60からの出力により制御され、出力ノード70に
接続されている出力を備えるCMOSインバータを構成
する。フィードバック・インバータ50を構成する3つ
の直列トランジスタのうちの第3のトランジスタは、ト
ランジスタ・スイッチとして動作し、クロック信号によ
り制御される。2つの状態間でクロックが遷移すると、
MOSFETトランジスタはターンオンおよびターンオ
フして、CMOSインバータを流れる電流を効果的に制
御し、フィードバック・インバータ50をディセーブル
またはイネーブルする。
バック・インバータ50へ入力される。フィードバック
・インバータ50は、2つの基準電圧の間に直列に接続
されている3つのMOSFETトランジスタからなる。
PMOSおよびNMOSの2つのトランジスタは、転送
回路60からの出力により制御され、出力ノード70に
接続されている出力を備えるCMOSインバータを構成
する。フィードバック・インバータ50を構成する3つ
の直列トランジスタのうちの第3のトランジスタは、ト
ランジスタ・スイッチとして動作し、クロック信号によ
り制御される。2つの状態間でクロックが遷移すると、
MOSFETトランジスタはターンオンおよびターンオ
フして、CMOSインバータを流れる電流を効果的に制
御し、フィードバック・インバータ50をディセーブル
またはイネーブルする。
【0032】フィードバック・インバータ50のトラン
ジスタ・スイッチおよび入力インバータ30のトランジ
スタ・スイッチは、両方とも同じクロックにより制御さ
れるが、2つのトランジスタは、一方がPMOSトラン
ジスタで他方がNMOSトランジスタのように相補型で
ある。したがってクロックがLレベルのとき、PMOS
トランジスタはターンオンしてインバータをイネーブル
し、NMOSトランジスタはターンオフしてインバータ
をディセーブルする。クロック信号がアクティブHレベ
ルになったとき、PMOSトランジスタはターンオフ
し、NMOSトランジスタはターンオンする。このよう
に、入力インバータ30およびフィードバック・インバ
ータ50は、同じクロック(互いに逆の位相)により交
互にイネーブルおよびディセーブルされる。言い換えれ
ば、第1のクロック・レベルで入力インバータ30がイ
ネーブルされ、フィードバック・インバータ50がディ
セーブルされ、第2のクロック・レベルで入力インバー
タ30がディセーブルされ、フィードバック・インバー
タ50がイネーブルされる。
ジスタ・スイッチおよび入力インバータ30のトランジ
スタ・スイッチは、両方とも同じクロックにより制御さ
れるが、2つのトランジスタは、一方がPMOSトラン
ジスタで他方がNMOSトランジスタのように相補型で
ある。したがってクロックがLレベルのとき、PMOS
トランジスタはターンオンしてインバータをイネーブル
し、NMOSトランジスタはターンオフしてインバータ
をディセーブルする。クロック信号がアクティブHレベ
ルになったとき、PMOSトランジスタはターンオフ
し、NMOSトランジスタはターンオンする。このよう
に、入力インバータ30およびフィードバック・インバ
ータ50は、同じクロック(互いに逆の位相)により交
互にイネーブルおよびディセーブルされる。言い換えれ
ば、第1のクロック・レベルで入力インバータ30がイ
ネーブルされ、フィードバック・インバータ50がディ
セーブルされ、第2のクロック・レベルで入力インバー
タ30がディセーブルされ、フィードバック・インバー
タ50がイネーブルされる。
【0033】この発明のラッチ回路は次のように動作す
る。クロックが第1のレベルにあるとき、入力インバー
タ30がイネーブルされ、データ信号は出力ノードへ反
転出力され、出力インバータ40で再び反転される。こ
のクロック・レベルのとき、フィードバック・インバー
タ50はディセーブルされので、出力ノード値を設定す
るために入力インバータ30を“動作”させない。この
クロック・レベルのときも、データ信号はラッチ回路に
対してトランスペアレントである。
る。クロックが第1のレベルにあるとき、入力インバー
タ30がイネーブルされ、データ信号は出力ノードへ反
転出力され、出力インバータ40で再び反転される。こ
のクロック・レベルのとき、フィードバック・インバー
タ50はディセーブルされので、出力ノード値を設定す
るために入力インバータ30を“動作”させない。この
クロック・レベルのときも、データ信号はラッチ回路に
対してトランスペアレントである。
【0034】クロック信号が状態を切り替えたとき、ク
ロック・レベルが切り替わる直前に、インバータ30へ
入力するデータ信号値を保持または“ラッチ”する。こ
の第2のクロック・レベルで、入力インバータ30がデ
ィセーブルされ、フィードバック・インバータ50がイ
ネーブルされる。出力インバータ40からの出力は、フ
ィードバック・インバータ50へ入力される。フィード
バック・インバータ50の出力は、出力インバータ40
へ入力されるので、ラッチの出力信号OUTおよびその
相補出力信号NOUTは、このクロック・レベルの間、
それぞれの値にロックされる。
ロック・レベルが切り替わる直前に、インバータ30へ
入力するデータ信号値を保持または“ラッチ”する。こ
の第2のクロック・レベルで、入力インバータ30がデ
ィセーブルされ、フィードバック・インバータ50がイ
ネーブルされる。出力インバータ40からの出力は、フ
ィードバック・インバータ50へ入力される。フィード
バック・インバータ50の出力は、出力インバータ40
へ入力されるので、ラッチの出力信号OUTおよびその
相補出力信号NOUTは、このクロック・レベルの間、
それぞれの値にロックされる。
【0035】
【発明の効果】この発明のいくつかの利点は、上述した
説明から明らかである。第1の利点は、単一レールのデ
ータ入力信号および単一レールのクロック入力信号しか
ラッチ回路に必要としないことである。これの信号の相
補信号は必要でない。それゆえ、これらの相補信号を発
生するする際の固有の遅延は生成されず、ラッチ回路の
クロックの切り替えは本来的に同期しており、したがっ
て、スキューしたクロックの影響を著しく低減する。
説明から明らかである。第1の利点は、単一レールのデ
ータ入力信号および単一レールのクロック入力信号しか
ラッチ回路に必要としないことである。これの信号の相
補信号は必要でない。それゆえ、これらの相補信号を発
生するする際の固有の遅延は生成されず、ラッチ回路の
クロックの切り替えは本来的に同期しており、したがっ
て、スキューしたクロックの影響を著しく低減する。
【0036】第2の利点は、ラッチ回路がトランスペア
レントのとき、ラッチ回路の信号遅延が非常に短いとい
うことである。ラッチ回路を通る最短データパスは、デ
ータ入力からNOUTまでである。このデータパスは1
つのトランジスタだけで遅延される。これは、最短のデ
ータパスが2つのマルチプレクサおよびバッファを通る
図1の例の従来の技術に対し大きな改良をもたらす。
レントのとき、ラッチ回路の信号遅延が非常に短いとい
うことである。ラッチ回路を通る最短データパスは、デ
ータ入力からNOUTまでである。このデータパスは1
つのトランジスタだけで遅延される。これは、最短のデ
ータパスが2つのマルチプレクサおよびバッファを通る
図1の例の従来の技術に対し大きな改良をもたらす。
【0037】第3の利点は出力バッファの削減である。
出力インバータ40は、すべての出力容量をドライブで
きるように十分に大きく構成できる。同様に、フィード
バック・インバータ50は、大きな負荷がかかっていて
も出力信号NOUTをドライブするのに十分に大きな電
流ドライブ機能をもつように構成できる。したがって、
2つの出力レールの出力バッファは必要でない。この改
良は、ラッチがトランスペアレントのき、フィードバッ
ク・インバータ50がディセーブルされるという事実か
ら得られる。したがって、従来の技術と異なり、ラッチ
の出力が切り替った場合、フィードバック・インバータ
50は動作して出力値を切り替える必要はない。
出力インバータ40は、すべての出力容量をドライブで
きるように十分に大きく構成できる。同様に、フィード
バック・インバータ50は、大きな負荷がかかっていて
も出力信号NOUTをドライブするのに十分に大きな電
流ドライブ機能をもつように構成できる。したがって、
2つの出力レールの出力バッファは必要でない。この改
良は、ラッチがトランスペアレントのき、フィードバッ
ク・インバータ50がディセーブルされるという事実か
ら得られる。したがって、従来の技術と異なり、ラッチ
の出力が切り替った場合、フィードバック・インバータ
50は動作して出力値を切り替える必要はない。
【0038】第4の利点は、この発明のラッチ回路がダ
イナミック論理回路と共用性があるこということであ
る。ダイナミック論理回路において、データは、一般に
前縁が意味をもつパルスで表される。ダイナミック論理
回路のタイミングは、入力信号が待機状態(非アクティ
ブ状態)からアクティブ状態へ1回遷移する評価フェー
ズと呼ばれる時間ウィンドウが存在する。ダイナミック
論理回路は、立ち下がりエッジまたは立ち上がりエッジ
で動作するように構成できる。図2に示すこの発明の高
性能ダイナミック論理回路と共用性のあるこの発明のト
ランスペアレント・ラッチ回路の好ましい実施例におい
て、ラッチ回路はダイナミック論理回路環境の立ち下が
りエッジで動作するように構成されている。図4に示す
この発明の高性能ダイナミック論理回路と共用性のある
この発明のトランスペアレント・ラッチ回路の他の好ま
しい実施例は、立ち上がりエッジ・ダイナミック論理回
路環境で動作するように構成されている。
イナミック論理回路と共用性があるこということであ
る。ダイナミック論理回路において、データは、一般に
前縁が意味をもつパルスで表される。ダイナミック論理
回路のタイミングは、入力信号が待機状態(非アクティ
ブ状態)からアクティブ状態へ1回遷移する評価フェー
ズと呼ばれる時間ウィンドウが存在する。ダイナミック
論理回路は、立ち下がりエッジまたは立ち上がりエッジ
で動作するように構成できる。図2に示すこの発明の高
性能ダイナミック論理回路と共用性のあるこの発明のト
ランスペアレント・ラッチ回路の好ましい実施例におい
て、ラッチ回路はダイナミック論理回路環境の立ち下が
りエッジで動作するように構成されている。図4に示す
この発明の高性能ダイナミック論理回路と共用性のある
この発明のトランスペアレント・ラッチ回路の他の好ま
しい実施例は、立ち上がりエッジ・ダイナミック論理回
路環境で動作するように構成されている。
【0039】要するに、これらの新しいラッチ回路は、
従来のトランスペアレント・ラッチより高速なだけでな
く、性能が重視されるダイナミック論理回路の応用にも
特に適している。これらのラッチ回路は、ラッチおよび
構成両方が同じクロック入力で動作する共通ダイナミッ
ク(ドミノ)構成(たとえば、マルチプレクサ)に作り
込むことができる。このような応用では、従来の技術で
一般的なセットアップ時間,ホールド時間,スキューの
問題を最小化する。性能拡張は、セットアップ時間,ホ
ールド時間,スキューの要件を少ない時間で満たす組合
せ論理回路により実“動作”を行うことができるクロッ
ク・サイクル時、さらに時間を要する。性能拡張,AC
およびDCノイズ・マージンの改良,電荷結合抵抗に対
するトランジスタのサイズおよび比について行うことの
できる広範囲の調整は、回路設計者独自の回路にラッチ
回路を容易に最適化させる。
従来のトランスペアレント・ラッチより高速なだけでな
く、性能が重視されるダイナミック論理回路の応用にも
特に適している。これらのラッチ回路は、ラッチおよび
構成両方が同じクロック入力で動作する共通ダイナミッ
ク(ドミノ)構成(たとえば、マルチプレクサ)に作り
込むことができる。このような応用では、従来の技術で
一般的なセットアップ時間,ホールド時間,スキューの
問題を最小化する。性能拡張は、セットアップ時間,ホ
ールド時間,スキューの要件を少ない時間で満たす組合
せ論理回路により実“動作”を行うことができるクロッ
ク・サイクル時、さらに時間を要する。性能拡張,AC
およびDCノイズ・マージンの改良,電荷結合抵抗に対
するトランジスタのサイズおよび比について行うことの
できる広範囲の調整は、回路設計者独自の回路にラッチ
回路を容易に最適化させる。
【図1】従来のトラスペアレント・ラッチ回路を示す図
である。
である。
【図2】この発明の好ましい実施例による高性能ダイナ
ミック論理回路と共用性のあるラッチ回路を示す図であ
る。
ミック論理回路と共用性のあるラッチ回路を示す図であ
る。
【図3】図2の好ましい実施例のタイミング図を示す図
である。
である。
【図4】この発明の好ましい実施例による高性能ダイナ
ミック論理回路と共用性のあるラッチを示す図である。
ミック論理回路と共用性のあるラッチを示す図である。
2 第2の評価フェーズ 4 第2のラッチ・フェーズ 6 第3の評価フェーズ 8 第3のラッチ・フェーズ 10,20 転送ゲート(回路) 12 フィードバック・パス 14 データ・マルチプレクサ 16 データパス 22 フィードバック・マルチプレクサ 30 入力インバータ 32,42,52,54,62,68,82,84,8
6 PMOSトランジスタ 34,36,44,56,64,68,80,88 N
MOSトランジスタ 40 出力インバータ 46,69,70 出力ノード 50 フィードバック・インバータ 60 転送回路
6 PMOSトランジスタ 34,36,44,56,64,68,80,88 N
MOSトランジスタ 40 出力インバータ 46,69,70 出力ノード 50 フィードバック・インバータ 60 転送回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 レイモンド・ジー・ステファニー アメリカ合衆国 テキサス州 オウスティ ン シーラ オークス 10601
Claims (9)
- 【請求項1】データ入力,クロック入力,および出力を
有し、入力クロックの第1の位相によりイネーブルさ
れ、入力クロックの第2の位相によりディセーブルされ
る第1のインバータと、 前記第1のインバータの出力に接続された入力および出
力を有する第2のインバータと、 クロック入力を有し、前記入力クロックの第2の位相に
よりイネーブルされ、前記入力クロックの第1の位相に
よりディセーブルされ、前記第2のインバータの出力に
接続されたデータ入力および前記第2のインバータの入
力に接続された出力を有する第3のインバータと、を備
えることを特徴とするラッチ回路。 - 【請求項2】請求項1記載のラッチ回路において、前記
第1のインバータは、相補型トランジスタ対と直列に接
続されたスイッチとを有し、データ信号が前記トランジ
スタ対に接続されており、前記入力クロックが前記スイ
ッチを制御しており、前記第3のインバータは、第2の
相補型トランジスタ対と直列に接続されたスイッチとを
有し、前記第2のトランジスタ対への入力が前記第2の
インバータの出力に接続されており、前記入力クロック
が前記スイッチを制御していることを特徴とするラッチ
回路。 - 【請求項3】請求項1記載のラッチ回路において、前記
第1のインバータへの前記入力がダイナミック論理回路
に接続されていることを特徴とするラッチ回路。 - 【請求項4】請求項1記載のラッチ回路において、前記
データ入力のデータ信号は、第1のエッジおよび第2の
エッジをもつパルスを有し、前記第1のインバータは、
第1のエッジに高速に応答して、第2のエッジに低速に
応答するように調整されていることを特徴とするラッチ
回路。 - 【請求項5】第1の基準電圧に接続され、入力データ信
号によってドライブされる第1のトランジスタと、 前記第1のトランジスタに直列に接続されその共通接続
点が出力ノードとなる、クロック信号によってドライブ
される第2のトランジスタと、 前記第2のトランジスタと第2の基準電圧との間に接続
され、前記入力データ信号によってドライブされる第3
のトランジスタと、 前記第2のトランジスタに並列に接続された第4のトラ
ンジスタと、 前記第1の基準電圧と前記出力ノードとの間に直列に接
続され、その一方がクロック信号によりドライブされ
る、前記第4のトランジスタを相補型の第1のトランジ
スタ対と、 前記第1および第2の基準電圧の間に直列に接続され、
その共通ノードが前記第4のトランジスタの入力および
前記第1のトランジスタ対のうちの他方のトランジスタ
に接続され、前記出力ノードによりドライブされる第2
のトランジスタ対と、を備えることを特徴とするラッチ
回路。 - 【請求項6】請求項5記載のラッチ回路において、前記
第1のトランジスタはPMOSであり、前記第1の基準
電圧は高電圧レールであり、前記第2のトランジスタは
NMOSであり、前記第3のトランジスタはNMOSで
あり、前記第2の基準電圧は低電圧レールであり、前記
第4のトランジスタはNMOSであり、前記第1のトラ
ンジスタ対はPMOSであり、前記第2のトランジスタ
対はCMOSであることを特徴とするラッチ回路。 - 【請求項7】請求項5記載のラッチ回路において、前記
第1のトランジスタはNMOSであり、前記第1の基準
電圧は低電圧レールであり、前記第2のトランジスタは
PMOSであり、前記第3のトランジスタはPMOSで
あり、前記第2の基準電圧は高電圧レールであり、前記
第4のトランジスタはPMOSであり、前記第1のトラ
ンジスタ対はNMOSであり、前記第2のトランジスタ
対はCMOSであることを特徴とするラッチ回路。 - 【請求項8】請求項5記載のラッチ回路において、前記
第1トランジスタへの前記入力がダイナミック論理回路
に接続されていることを特徴とするラッチ回路。 - 【請求項9】請求項5記載のラッチ回路において、前記
第2のトランジスタ対の共通ノードと、前記第4のトラ
ンジスタおよび前記第1のトランジスタ対の前記他方の
トランジスタの入力との間の接続は、並列に接続され相
補クロックによってドライブされる第1のNMOSトラ
ンジスタおよび第1のPMOSトランジスタを有するこ
とを特徴とするラッチ回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US28211694A | 1994-07-28 | 1994-07-28 | |
US282116 | 1994-07-28 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0865112A true JPH0865112A (ja) | 1996-03-08 |
JP3229164B2 JP3229164B2 (ja) | 2001-11-12 |
Family
ID=23080164
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12996595A Expired - Fee Related JP3229164B2 (ja) | 1994-07-28 | 1995-05-29 | ラッチ回路 |
Country Status (3)
Country | Link |
---|---|
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EP (1) | EP0696851A1 (ja) |
JP (1) | JP3229164B2 (ja) |
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KR100466457B1 (ko) * | 1995-11-08 | 2005-06-16 | 마츠시타 덴끼 산교 가부시키가이샤 | 신호전송회로,신호수신회로및신호송수신회로,신호전송방법,신호수신방법및신호송수신방법과반도체집적회로및그제어방법 |
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CN109412557A (zh) * | 2017-08-17 | 2019-03-01 | 三星电子株式会社 | 具有单个预充电节点的触发器 |
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US11747842B1 (en) | 2022-04-11 | 2023-09-05 | Micron Technology, Inc. | Multi-referenced power supply |
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-
1995
- 1995-05-29 JP JP12996595A patent/JP3229164B2/ja not_active Expired - Fee Related
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-
1996
- 1996-02-21 US US08/606,932 patent/US5767717A/en not_active Expired - Fee Related
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---|---|
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