JPH0865112A

JPH0865112A - ラッチ回路

Info

Publication number: JPH0865112A
Application number: JP7129965A
Authority: JP
Inventors: Eric B Schorn; エリック・ビー・ショーン; Raymond G Stephany; レイモンド・ジー・ステファニー
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1994-07-28
Filing date: 1995-05-29
Publication date: 1996-03-08
Anticipated expiration: 2016-11-12
Also published as: US5767717A; EP0696851A1; JP3229164B2

Abstract

(57)【要約】【目的】高性能ダイナミック論理回路と共用性のある
トランスペアレント・ラッチ回路を提供する。【構成】トランスペアレント・ラッチは、第１のスイ
ッチ可能インバータ回路３０、第２のインバータ回路４
０および第３のスイッチ可能インバータ回路５０から構
成されている。第１のインバータ３０は、データ入力，
クロック入力，および出力を備えており、入力クロック
の第１の位相によりイネーブルされ、入力クロックの第
２の位相によりディセーブルされる。第２のインバータ
４０は、入力および出力を備え、その入力は第１のイン
バータ３０の出力に接続されている。第３のインバータ
５０はクロック入力を備え、入力クロックの第２の位相
によりイネーブルされ、入力クロックの第１の位相によ
りディセーブルされ、さらに入力が第２のインバータ４
０の出力に接続され、出力が第２のインバータ４０の入
力に接続されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、一般に、ディジタル
回路に関し、特に、ディジタル情報を一時的に記憶する
高速データ・ラッチ回路に関する。

【０００２】

【従来の技術】ディジタル処理回路は、回路間でディジ
タル信号を転送するとき、ディジタル信号を一時的に記
憶するラッチ回路を必要とする。このような応用には、
高速Ａ／ＤおよびＤ／Ａコンバータ，ＲＡＭ，ＲＯＭお
よびＥＰＲＯＭのような高速メモリ，高速パイプライン
論理回路および他の応用が含まれる。

【０００３】図１に、代表的な従来のスキャン可能Ｄ型
トランスペアレント・ラッチ回路を示す。このラッチ回
路がデータをロードしているときは、ラッチ回路はトラ
ンスペアレントである。ロード時、“クロック”はＨレ
ベル、“反転クロック”はＬレベルである。クロック信
号“クロック”および“反転クロック”が、同時に転送
ゲート１０をターンオンおよび転送ゲート２０をターン
オフして、フィードバック・パス１２を遮断し、データ
・マルチプレクサ１４が選択した入力（データまたはス
キャン・データ）をデータパス１６を経て、ラッチ回路
に書き込みできるようにする。ラッチ回路がホールド・
サイクルに切り替わったとき、フィードバック・マルチ
プレクサ２２が切り替わり、フィードバック・パス１２
をオープンにする。クロックおよび反転クロックの状態
が変わり転送ゲート１０を閉じて、ラッチ・トランスペ
アレンシを終了する。同時に、転送ゲート２０が開い
て、フィードバック・パス１２をオープンにし入力デー
タ値がラッチされるようにする。

【０００４】転送されたデータを確実に記憶し、同期転
送がデータを損失することなく達成されるようにラッチ
回路はクロックに同期している。データラッチ回路がそ
の入力に現れたディジタル信号を確実に記憶することを
保証するために、クロック信号の前にセットアップ時間
が、およびクロック信号の直後にホールド時間がある。
セットアップ時間およびホールド時間は、入力データを
安定に保持しなければならないロード期間を示す。ホー
ルド期間の最後で、制御信号がラッチ回路をディセーブ
ルし、ラッチ回路に加えられた最後の値が“固定”さ
れ、イネーブル信号が再度入力されるまで保持される。

【０００５】図１に示すように、ラッチ回路を動作させ
るクロック信号とその相補クロック信号とを発生させな
ければならない。これらのクロック信号は本来的に一致
していない。それゆえ、セットアップ時間およびホール
ド時間要件は、この発生遅延だけ延長されている。さら
なる問題は高速動作中にも発生する。ラッチを通る最短
のデータパスは、信号が２つのマルチプレクサおよびイ
ンバータを通ることを要求する。したがって、著しいデ
ータパス遅延が発生する。高速データ動作は、ラッチ回
路のデータ・ホールド時間およびデータパス長を最小に
することによって最適化される。

【０００６】ラッチ性能を改良するために、ダイナミッ
ク論理回路と一緒に用いるいくつかのラッチ回路が開発
されている。このようなラッチ回路においては、データ
はパルスの前縁の存在または非存在によって表される。
データパルスは、通常、待機状態（非アクティブ）から
アクティブ状態へ１回だけ遷移する時間ウィンドウ（評
価フェーズ）をもっている。このウィンドウの最後でデ
ータが有効であるとみなされる。ラッチ回路がホールド
・サイクル（すなわちラッチ）にある間、ラッチ回路へ
の入力値プリセットされ、ラッチ回路を待機状態にす
る。たとえば、待機状態がＨレベルであれば立ち下がり
エッジはアクティブ状態を示すだろう。データが待機状
態から遷移しない場合、ラッチ回路の出力値は、プリセ
ットされた非アクティブ値である。データが遷移する場
合、遷移に応答して出力がアクティブ値にセットされ
る。このようなダイナミック論理回路を用いることによ
り、セットアップ時間およびホールド時間が削減され、
ラッチ回路の速度を大幅に向上させる。

【０００７】

【発明が解決しようとする課題】図１のラッチ回路の欠
点は、ダイナミック論理回路と共用性がないということ
である。ラッチ回路がトランスペアレントのとき、転送
ゲートの存在により、データパスは全くエッジに感応し
ない。このことは、ダイナミック論理回路においてデー
タを示すパルス・エッジをかなりスルー（ｓｌｅｗ）す
る。このような遅延は、ラッチ回路の性能を低下させ、
ダイナミック論理回路との共用を疎外する。

【０００８】ダイナミック論理回路と共用性のある高速
ラッチ回路を提供することが望まれている。さらに非常
に短い入出力遅延，単一データ・クロック，大きな電荷
結合抵抗を備えたデュアルレール出力を有し、エッジ感
応性，エッジ遅延および電荷結合抵抗を含む各種パラメ
ータに調整が可能なラッチ回路を用いることが好ましい
といえる。

【０００９】

【課題を解決するための手段】この発明により、高性能
ダイナミック論理回路と共用性のあるトランスペアレン
ト・ラッチ回路が提供される。ラッチ回路は、第１のス
イッチ可能インバータ回路、第２のインバータ回路およ
び第３のスイッチ可能インバータ回路からなる。第１の
インバータは、データ入力，クロック入力，および出力
を備え、入力クロックの第１の位相でイネーブルされ、
入力クロックの第２の位相でディセーブルされる。第２
のインバータは入力と出力を備え、その入力は第１のイ
ンバータの出力に接続されている。第３のインバータは
クロック入力を備え、入力クロックの第２の位相でイネ
ーブルされ、入力クロックの第１の位相でディセーブル
され、さらに第２のインバータの出力に接続された入力
および第２のインバータの入力に接続された出力を備え
ている。

【００１０】

【実施例】図２に、この発明の高性能ダイナミック論理
回路と共用性がありスキャン可能なトランスペアレント
・ラッチ回路の好ましい実施例を示す。ラッチ回路は、
スイッチ可能入力インバータ３０，出力インバータ４０
およびスイッチ可能フィードバック・インバータ５０を
有している。さらに、データまたはスキャン・データを
ラッチ回路に選択的に接続する転送回路６０を有してい
る。

【００１１】特に、この発明の好ましい実施例は、図２
に示すように立ち下がりエッジ・ダイナミック論理回路
と共用性があり、次のように構成されている。入力イン
バータ３０は、トランジスタ３２，３４および３６から
なる。ＰＭＯＳトランジスタ３２は、高基準電圧（例え
ば、電源電圧）に接続されているソース，ＮＯＭＳトラ
ンンジスタ３４のドレインに接続されているドレイン，
およびデータ信号入力ＤＡＴＡにより制御されるゲート
を備えている。ＮＭＯＳトランジスタ３４は、ＮＭＯＳ
トランジスタ３６のドレインに接続されているソース，
およびクロック信号ＣＬＯＣＫにより制御されるゲート
を備えている。ＮＭＯＳトランジスタ３６のソースは、
低基準電圧（この場合グランド）に接続されており、ゲ
ートはＤＡＴＡ信号入力により制御される。トランジス
タ３２とトランジスタ３４との間の共通ノードは出力ノ
ード７０である。

【００１２】出力インバータ４０は、トランジスタ４２
および４４からなる。ＰＭＯＳトランジスタ４２は、高
基準電圧（例えば、電源電圧）に接続されているソー
ス，出力ノード７０に接続されているゲート，およびＮ
ＭＯＳトランジスタ４４のドレインに接続されているド
レインを備えている。ＮＭＯＳトランジスタ４４は、出
力ノード７０に接続されているゲート，および低基準電
圧（グランド）に接続されているソースを備えている。
この構成は、良く知られまた理解されているノード４６
に出力を備えたＣＭＯＳインバータである。

【００１３】転送回路６０は、トランジスタ６２，６
４，６６および６８からなる。ＰＭＯＳトランジスタ６
２は、ノード４６および６９との間でＮＭＯＳトランジ
スタ６４に並列に接続されている。スキャン・クロック
信号ＳＣＬＯＣＫはＰＭＯＳトランジスタ６２を制御
し、相補スキャン・クロック信号ＮＳＣＬＯＣＫはＮＭ
ＯＳトランジスタ６４を制御する。ＰＭＯＳトランジス
タ６６は、スキャン・データ入力ＳＣＡＮ−ＩＮとノー
ド６９との間でＮＭＯＳトランジスタ６８に並列に接続
されている。ＰＭＯＳトランジスタ６６のゲートは、Ｎ
ＳＣＬＯＣＫにより制御され、ＮＭＯＳトランジスタ６
８のゲートはＳＣＬＯＣＫにより制御される。

【００１４】フィードバック・インバータ５０は、ＰＭ
ＯＳトランジスタ５２，５４およびＮＭＯＳトランジス
タ５６からなる。ＰＭＯＳトランジスタ５２は、高基準
電圧に接続されているソース，ノード６９に接続されて
いるゲート，およびＰＭＯＳトランジスタ５４のソース
に接続されているドレインからなる。ＰＭＯＳトランジ
スタ５４は、ゲートに接続されているクロック信号ＣＬ
ＯＣＫおよびドレインへの出力ノード７０を備えてい
る。ＮＭＯＳトランジスタ５６は、出力ノード７０に接
続されているドレイン，ノード６９に接続されているゲ
ート，およびＮＭＯＳトランジスタ３６のドレインに接
続されているソースを備えている。

【００１５】図２に示したこの発明の好ましい実施例の
動作を、以下に説明する。クロック信号ＣＬＯＣＫは、
好ましくは高基準電圧および低基準電圧にそれぞれ等し
いＨレベルおよびＬレベルをもつ矩形波である。クロッ
ク信号が１つの状態（この場合Ｌレベル）にある期間の
ときラッチ回路はラッチ・フェーズで動作する。クロッ
ク信号が第２の状態（この場合Ｈレベル）で動作すると
き、ラッチは評価フェーズで動作する。

【００１６】ラッチ・フェーズ時、クロック信号はＬレ
ベルであり、トランジスタ３４は遮断し、出力ノード７
０とトランジスタ３６との間の接続を切り離す。トラン
ジスタ５４はＬレベルのクロック信号によりターンオン
し、トランジスタ３６は、ラッチ・フェーズ時データ入
力ラインに常に現れる（以下に説明するように）プリチ
ャージされたＨレベルの電圧によりターンオンされる
（以下に説明するように）。こうして、ゲート入力に応
じて、ＰＭＯＳトランジスタ５２またはＮＭＯＳトラン
ジスタ５６のいずれかが導通できるようにする。

【００１７】ラッチ・フェーズ時、出力ノード７０に現
れるデータ値は、出力インバータ４０およびフィードバ
ック・インバータ５０により２つの相補出力にラッチさ
れる。出力ノード７０にＨレベルが設定されている場
合、トランジスタ４２および４４は、ＣＭＯＳインバー
タとして共に動作し、ノード４６でＬレベルの出力を生
成する。ラッチ回路はデータ入力モードで動作している
ので、転送回路６０は、ラッチ回路の出力をフィードバ
ック・インバータ５０にフィードバックできるようにす
る。これはスキャン・クロックＳＣＬＯＣＫをＬレベ
ル、相補スキャン・クロックＮＳＣＬＯＣＫをＨレベル
に設定することにより達成される。これらの入力は、ト
ランジスタ６２および６４をターンオンし、トランジス
タ６６および６８をターンオフにする。ノード４６のＬ
レベルの電圧出力は、転送ゲート６２および６４を経て
転送され、トランジスタ５２および５６のゲートに入力
されて、トランジスタ５２をターンオンし、トランジス
タ５６をターンオフにする。こうして、出力ノード７０
を高基準電圧にプルアップして、ラッチ回路の出力レー
ルを効果的にロックする。一方、出力ノード７０がクロ
ック信号がＬレベルになる直前にＬレベルに設定されて
いる場合、ＣＭＯＳインバータ４０はＨレベルを出力し
てプルアップ・トランジスタ５２をターンオフし、プル
ダウン・トランジスタ５６をターンオンする。ＮＭＯＳ
トランジスタ５６および３６両方を導通させると，出力
ノード７０はＬレベルの値にラッチされる。

【００１８】ラッチ・フェーズ時、出力ノード７０に現
れるデータ値は、出力インバータ４０およびフィードバ
ック・インバータ５０により出力にラッチされ、出力ノ
ード７０はＰＭＯＳトランジスタ３２に直接接続される
ことに留意されたい。通常、このような構成は許されな
いだろう。ラッチ・フェーズ時、データ信号入力は、ラ
ッチ回路からディセーブルされなければならない。した
がって、従来のラッチ回路では、ラッチ・フェーズ時に
トランジスタ３２を出力ノード７０から分離するために
入力インバータ３０に追加トランジスタが必要である。

【００１９】この発明は、ラッチ回路の構成を簡単にす
るためにダイナミック論理回路を用いている。ラッチ・
フェーズ時、データ入力信号ラインＤＡＴＡは、非アク
ティブ・データ・レベルを示す所定の電圧レベルにプリ
チャージされる。図２のラッチ回路は、立ち下がりエッ
ジへの高速応答用に構成されている。それゆえ、ラッチ
回路へのデータ信号入力は、高いレベルの電圧にプリチ
ャージされる。図２からわかるように、プリチャージ期
間に、ＰＭＯＳトランジスタ３２への入力は常にＨレベ
ルになり、したがって、出力レールがラッチされている
とき、常に遮断される。したがって、この発明は、イン
バータの構成から分離トランジスタを不要にするするた
めにダイナミック回路を用いている。

【００２０】クロック信号がＨレベルになると、ラッチ
回路は評価フェーズに入る。トランジスタ３４がターン
オンし、プリチャージ期間にターンオンされたトランジ
スタ３６を通して強制的に出力ノード７０をＬレベルに
する。同様に、Ｈレベルのクロック信号が、ＰＭＯＳト
ランジスタ５４をターンオフする。クロックがＨレベル
の間、データ信号がアクティブＬレベルへ遷移しない場
合、データ値は全評価フェーズをラッチ回路が経るよう
にする。言い換えれば、ラッチ回路の入力にパルスが存
在しないということは、評価フェーズの最後に出力レー
ルですぐに得られる第１の論理状態を示している。

【００２１】評価フェーズ時、データ信号がアクティブ
Ｌレベルに遷移しない場合、第２の論理状態はすぐに出
力にラッチされる。この発明の高性能ラッチ回路のダイ
ナミック論理回路の高速ラッチは、入力および出力イン
バータをエッジ感応性となるように調整することにより
達成される。図２の回路の場合では、入力インバータ３
０および出力インバータ４０は、立ち下がりエッジで即
座に動作するように調整されている。選択したトランジ
スタのトランジスタ・サイズの比は極端に大きくなって
いる。たとえば、トランジスタ３２のＷ／Ｌは、トラン
ジスタ３４および３６より４〜８倍大きい。同様に、ト
ランジスタ４２はトランジスタ４４より４〜８倍大き
い。このようなサイズ比は、出力ノード７０においてＬ
レベルからＨレベルへ、出力ノード４６においてＨレベ
ルからＬレベルへの非常に高速の遷移を発生させる。し
たがって、パルスの立ち下がりエッジでトランジスタ３
２およびトランジスタ４４を強制的に高速にターンオン
させる。しかし、データ入力パルスの立ち上がりエッジ
で、トランジスタ３４，３６および４２は、かなり低速
でターンオンする。ラッチ回路はクロック入力信号に同
期して高速に動作しているので、立ち上がりエッジが小
さなトランジスタをドライブして導通させ、保持してい
る値を変更できる前に、ラッチはラッチ・フェーズに入
っている。

【００２２】なお、トランジスタ３２とトランジスタ３
４および３６の組み合せとのサイズ比が大きく設定され
ている場合、ラッチ入力スイッチング・レベルは、比較
的高い電圧になりプリチャージ開始の影響を受けない。
そのうえ、フィードバック・インバータ５０の大きなフ
ィードバック・トランジスタは、どのような電位効果を
もさらにオフセットするために動作する。さらに、この
発明のラッチ回路は、クロックおよびその相補クロック
ではなく、単一位相のクロックを用いているので、スキ
ューしたクロックにより生じるプリチャージ・レースス
ルー（ｒａｃｅ−ｔｈｒｏｕｇｈ）の可能性が減少す
る。

【００２３】要するに、評価フェーズ時、ラッチ回路の
入力にデータ・パルスが存在しないことが検出された場
合、評価フェーズの最後に出力レールですぐにプリセッ
ト論理状態が得られる。評価フェーズ時、データ入力に
データ・パルスの存在が検出された場合、ラッチ回路は
立ち下がりエッジ遷移に高速に応答して、ラッチ回路の
出力レールの論理状態出力を変更するように調整されて
いる。それゆえ、ラッチ回路は、入力にクロック・エッ
ジが存在するかしないかによってディジタル値を非常に
高速にラッチできる。このラッチ回路は、スタティック
論理回路ラッチに必要なセットアップ時間およびホール
ド時間を削減することにより、従来の技術に対し大幅な
動作速度向上の利点を与える。スキャン入力およびデー
タ入力を備えた高性能ダイナミック論理回路と互換のあ
るラッチ回路は、最小のトランジスタ構成を用いて達成
されるので、したがって、コンパクトで，低価格で，簡
略化された構成を提供する。

【００２４】図３に図２のラッチ回路のタイミング図を
示す。クロック信号ＣＬＯＣＫは、０Ｖおよび２．２５
Ｖの２つの基準電圧の間に周期的にクロックされる。ク
ロックが高基準レベル（２．２５Ｖ）にある期間のとき
が評価フェーズである。クロックが低基準レベル（０
Ｖ）にある期間のときがラッチ・フェーズである。デー
タ信号の上のバーはデータ信号入力の反転を表す。それ
ゆえ、データ信号の立ち下がりエッジは、反転データ入
力の図では立ち上がりエッジとして表されている。

【００２５】図３に示すように、クロックの第１の評価
フェーズの間に、データ・パルスが入力する。ラッチ回
路の２つの出力レールは、論理状態を変更することによ
りデータ入力信号の立ち下がりエッジに応答する。出力
はデータ入力信号の立ち下がりエッジに応答し、データ
入力信号が安定レベルになるのに待つ必要がないため、
出力の応答に非常に小さな遅延は生じない。評価フェー
ズ時にパルスの立ち上がりエッジが生じても、ラッチ回
路は立ち下がりエッジには非常に高速に、立ち上がりエ
ッジには非常に低速に応答するように調整されている。
それゆえ、第１の評価フェーズ時に、データ入力パルス
により設定された出力論理状態は、ラッチ回路がラッチ
・フェーズに入る前に変化しない。第１のラッチ・フェ
ーズ時、ラッチ出力ＯＵＴ０はＬレベルに保持される。
第２の評価フェーズ２時、ラッチ回路はトランスペアレ
ントになる。プリチャージにより設定された高基準レベ
ルのデータ信号を見ると、出力レールＯＵＴ０はＨレベ
ルになる。第２の評価フェーズ時、評価フェーズでパル
スが存在しないことをラッチ回路が検出し、非アクティ
ブ論理状態に留まる。これは第２のラッチ・フェーズ４
の時のＯＵＴ０のＨレベルにより示される。クロックが
第３の評価フェーズ６に遷移すると、ラッチ回路の出力
レールは、反転データ入力の第２のデータ・パルスに応
答して再び論理状態を変更し、第３のラッチ・フェーズ
８の時にＯＵＴ０をＬレベル論理状態にラッチする。

【００２６】図４にこの発明の他の好ましい実施例を示
す。このラッチ回路は、図２に示したこの発明のＮスタ
ック・ダイナミック構成の動作に類似したＰスタック・
ダイナミック構成を用いている。それゆえ、クロックお
よびデータ信号入力の活性化レベルが反転していること
以外、上記の説明はすべて図４にも適用できる。この高
性能ラッチ回路は、データ信号入力のデータ・パルスの
立ち上がりエッジに高速に応答するように調整されてい
る。ラッチ・フェーズ時、データ信号はＬレベルの電圧
（この場合はグランドに）プリチャージされる。このラ
ッチ・フェーズ時、クロック信号ＮＣＬＯＣＫはＨレベ
ルに保持される。評価フェーズ時、クロック信号ＮＣＬ
ＯＣＫはＬレベルに切り替わる。立ち上がりエッジで動
作するダイナミック論理で高速動作に適合するようにラ
ッチ回路を調整するには、ＮＭＯＳトランジスタ８０お
よびＰＭＯＳトランジスタ８２，８４のサイズの比を大
きくする、たとえば、トランジスタ８０を４倍〜８倍大
きくできる。さらに、立ち上がりエッジに応答して出力
を高速に切り替える出力ＣＭＯＳインバータを同じよう
に調整するためには、ＰＭＯＳトランジスタ８６をＮＭ
ＯＳトタンジスタ８８の４倍〜８倍大きくできる。

【００２７】この発明の高性能ラッチ回路の動作のさら
に一般的な説明を次に示す。この説明は、図２および図
４に示されているこの発明の２つの実施例に適用でき
る。

【００２８】入力インバータ３０は、入力データ信号Ｄ
ＡＴＡおよびクロック信号ＣＬＯＣＫにより制御され
る。ＤＡＴＡ信号は、高基準電圧と低基準電圧との間に
直列に接続されているＰＭＯＳトランジスタおよびＮＭ
ＯＳトランジスタを制御する。この構成は良く知られま
た理解されているＣＭＯＳインバータを構成する。イン
バータの出力ノードは出力ノード７０である。入力イン
バータ３０は、ＣＭＯＳインバータを構成する２つのト
ランジスタの間に直列に接続されている第３のＭＯＳＦ
ＥＴトランジスタも含んでいる。このトランジスタは，
ＣＬＯＣＫ信号入力によって制御され、トランジスタ・
スイッチとして動作する。クロックが２つの状態間で遷
移すると、このＭＯＳＦＥＴトランジスタもターンオフ
およびターンオンして、ＣＭＯＳインバータに流れる電
流を効果的に制御し、入力インバータ３０をディセーブ
ルまたはイネーブルする。

【００２９】入力ノード３０の出力ノード７０は、イン
バータ４０の入力に接続されている。インバータ４０
は、２つの基準電圧間のＮＭＯＳトランジスタとこれに
直列に接続されたＰＭＯＳトランジスタとからなるＣＭ
ＯＳインバータである。両方のトランジスタ・ゲート
は、入力インバータ３０の出力ノードにより制御され
る。出力インバータ４０の出力ノードＯＵＴは、常に、
入力インバータ３０の出力ノードに現れるＨレベル値ま
たはＬレベル値の反転である。出力インバータ４０の出
力は、転送回路６０へ入力される。この回路はスキャン
制御信号（この場合はＳＣＬＯＣＫおよびＮＳＣＬＯＣ
Ｋ）の制御のもとでスイッチとして動作する。転送回路
６０は、出力インバータ４０からの出力およびスキャン
・データ入力信号ＳＣＡＮ−ＩＮの２つの入力をもつ。
スキャン制御信号に応じて、転送回路６０は一方の入力
または他方の入力を転送する。

【００３０】転送回路６０は、この発明の好ましい実施
例のラッチ回路に含まれているが、転送回路は、ラッチ
回路へのスキャン・データのクロッキング入力の便宣お
よび柔軟性のためのみに必要である。この機能は、この
ラッチ回路を用いる集積回路の論理機能および制御機能
のテストに非常に有用である。この発明は、ラッチ回路
に転送回路６０がなくとも実施できるうことを理解すべ
きである。この場合、ラッチ回路は出力インバータ４０
の出力をフィードバック・インバータ５０の入力に接続
して構成される。

【００３１】転送回路６０からの出力信号は、フィード
バック・インバータ５０へ入力される。フィードバック
・インバータ５０は、２つの基準電圧の間に直列に接続
されている３つのＭＯＳＦＥＴトランジスタからなる。
ＰＭＯＳおよびＮＭＯＳの２つのトランジスタは、転送
回路６０からの出力により制御され、出力ノード７０に
接続されている出力を備えるＣＭＯＳインバータを構成
する。フィードバック・インバータ５０を構成する３つ
の直列トランジスタのうちの第３のトランジスタは、ト
ランジスタ・スイッチとして動作し、クロック信号によ
り制御される。２つの状態間でクロックが遷移すると、
ＭＯＳＦＥＴトランジスタはターンオンおよびターンオ
フして、ＣＭＯＳインバータを流れる電流を効果的に制
御し、フィードバック・インバータ５０をディセーブル
またはイネーブルする。

【００３２】フィードバック・インバータ５０のトラン
ジスタ・スイッチおよび入力インバータ３０のトランジ
スタ・スイッチは、両方とも同じクロックにより制御さ
れるが、２つのトランジスタは、一方がＰＭＯＳトラン
ジスタで他方がＮＭＯＳトランジスタのように相補型で
ある。したがってクロックがＬレベルのとき、ＰＭＯＳ
トランジスタはターンオンしてインバータをイネーブル
し、ＮＭＯＳトランジスタはターンオフしてインバータ
をディセーブルする。クロック信号がアクティブＨレベ
ルになったとき、ＰＭＯＳトランジスタはターンオフ
し、ＮＭＯＳトランジスタはターンオンする。このよう
に、入力インバータ３０およびフィードバック・インバ
ータ５０は、同じクロック（互いに逆の位相）により交
互にイネーブルおよびディセーブルされる。言い換えれ
ば、第１のクロック・レベルで入力インバータ３０がイ
ネーブルされ、フィードバック・インバータ５０がディ
セーブルされ、第２のクロック・レベルで入力インバー
タ３０がディセーブルされ、フィードバック・インバー
タ５０がイネーブルされる。

【００３３】この発明のラッチ回路は次のように動作す
る。クロックが第１のレベルにあるとき、入力インバー
タ３０がイネーブルされ、データ信号は出力ノードへ反
転出力され、出力インバータ４０で再び反転される。こ
のクロック・レベルのとき、フィードバック・インバー
タ５０はディセーブルされので、出力ノード値を設定す
るために入力インバータ３０を“動作”させない。この
クロック・レベルのときも、データ信号はラッチ回路に
対してトランスペアレントである。

【００３４】クロック信号が状態を切り替えたとき、ク
ロック・レベルが切り替わる直前に、インバータ３０へ
入力するデータ信号値を保持または“ラッチ”する。こ
の第２のクロック・レベルで、入力インバータ３０がデ
ィセーブルされ、フィードバック・インバータ５０がイ
ネーブルされる。出力インバータ４０からの出力は、フ
ィードバック・インバータ５０へ入力される。フィード
バック・インバータ５０の出力は、出力インバータ４０
へ入力されるので、ラッチの出力信号ＯＵＴおよびその
相補出力信号ＮＯＵＴは、このクロック・レベルの間、
それぞれの値にロックされる。

【００３５】

【発明の効果】この発明のいくつかの利点は、上述した
説明から明らかである。第１の利点は、単一レールのデ
ータ入力信号および単一レールのクロック入力信号しか
ラッチ回路に必要としないことである。これの信号の相
補信号は必要でない。それゆえ、これらの相補信号を発
生するする際の固有の遅延は生成されず、ラッチ回路の
クロックの切り替えは本来的に同期しており、したがっ
て、スキューしたクロックの影響を著しく低減する。

【００３６】第２の利点は、ラッチ回路がトランスペア
レントのとき、ラッチ回路の信号遅延が非常に短いとい
うことである。ラッチ回路を通る最短データパスは、デ
ータ入力からＮＯＵＴまでである。このデータパスは１
つのトランジスタだけで遅延される。これは、最短のデ
ータパスが２つのマルチプレクサおよびバッファを通る
図１の例の従来の技術に対し大きな改良をもたらす。

【００３７】第３の利点は出力バッファの削減である。
出力インバータ４０は、すべての出力容量をドライブで
きるように十分に大きく構成できる。同様に、フィード
バック・インバータ５０は、大きな負荷がかかっていて
も出力信号ＮＯＵＴをドライブするのに十分に大きな電
流ドライブ機能をもつように構成できる。したがって、
２つの出力レールの出力バッファは必要でない。この改
良は、ラッチがトランスペアレントのき、フィードバッ
ク・インバータ５０がディセーブルされるという事実か
ら得られる。したがって、従来の技術と異なり、ラッチ
の出力が切り替った場合、フィードバック・インバータ
５０は動作して出力値を切り替える必要はない。

【００３８】第４の利点は、この発明のラッチ回路がダ
イナミック論理回路と共用性があるこということであ
る。ダイナミック論理回路において、データは、一般に
前縁が意味をもつパルスで表される。ダイナミック論理
回路のタイミングは、入力信号が待機状態（非アクティ
ブ状態）からアクティブ状態へ１回遷移する評価フェー
ズと呼ばれる時間ウィンドウが存在する。ダイナミック
論理回路は、立ち下がりエッジまたは立ち上がりエッジ
で動作するように構成できる。図２に示すこの発明の高
性能ダイナミック論理回路と共用性のあるこの発明のト
ランスペアレント・ラッチ回路の好ましい実施例におい
て、ラッチ回路はダイナミック論理回路環境の立ち下が
りエッジで動作するように構成されている。図４に示す
この発明の高性能ダイナミック論理回路と共用性のある
この発明のトランスペアレント・ラッチ回路の他の好ま
しい実施例は、立ち上がりエッジ・ダイナミック論理回
路環境で動作するように構成されている。

【００３９】要するに、これらの新しいラッチ回路は、
従来のトランスペアレント・ラッチより高速なだけでな
く、性能が重視されるダイナミック論理回路の応用にも
特に適している。これらのラッチ回路は、ラッチおよび
構成両方が同じクロック入力で動作する共通ダイナミッ
ク（ドミノ）構成（たとえば、マルチプレクサ）に作り
込むことができる。このような応用では、従来の技術で
一般的なセットアップ時間，ホールド時間，スキューの
問題を最小化する。性能拡張は、セットアップ時間，ホ
ールド時間，スキューの要件を少ない時間で満たす組合
せ論理回路により実“動作”を行うことができるクロッ
ク・サイクル時、さらに時間を要する。性能拡張，ＡＣ
およびＤＣノイズ・マージンの改良，電荷結合抵抗に対
するトランジスタのサイズおよび比について行うことの
できる広範囲の調整は、回路設計者独自の回路にラッチ
回路を容易に最適化させる。

【図面の簡単な説明】

【図１】従来のトラスペアレント・ラッチ回路を示す図
である。

【図２】この発明の好ましい実施例による高性能ダイナ
ミック論理回路と共用性のあるラッチ回路を示す図であ
る。

【図３】図２の好ましい実施例のタイミング図を示す図
である。

【図４】この発明の好ましい実施例による高性能ダイナ
ミック論理回路と共用性のあるラッチを示す図である。

【符号の説明】

２第２の評価フェーズ４第２のラッチ・フェーズ６第３の評価フェーズ８第３のラッチ・フェーズ１０，２０転送ゲート（回路）１２フィードバック・パス１４データ・マルチプレクサ１６データパス２２フィードバック・マルチプレクサ３０入力インバータ３２，４２，５２，５４，６２，６８，８２，８４，８
６ＰＭＯＳトランジスタ３４，３６，４４，５６，６４，６８，８０，８８Ｎ
ＭＯＳトランジスタ４０出力インバータ４６，６９，７０出力ノード５０フィードバック・インバータ６０転送回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者レイモンド・ジー・ステファニーアメリカ合衆国テキサス州オウスティンシーラオークス 10601

Claims

【特許請求の範囲】

【請求項１】データ入力，クロック入力，および出力を
有し、入力クロックの第１の位相によりイネーブルさ
れ、入力クロックの第２の位相によりディセーブルされ
る第１のインバータと、前記第１のインバータの出力に接続された入力および出
力を有する第２のインバータと、クロック入力を有し、前記入力クロックの第２の位相に
よりイネーブルされ、前記入力クロックの第１の位相に
よりディセーブルされ、前記第２のインバータの出力に
接続されたデータ入力および前記第２のインバータの入
力に接続された出力を有する第３のインバータと、を備
えることを特徴とするラッチ回路。
【請求項２】請求項１記載のラッチ回路において、前記
第１のインバータは、相補型トランジスタ対と直列に接
続されたスイッチとを有し、データ信号が前記トランジ
スタ対に接続されており、前記入力クロックが前記スイ
ッチを制御しており、前記第３のインバータは、第２の
相補型トランジスタ対と直列に接続されたスイッチとを
有し、前記第２のトランジスタ対への入力が前記第２の
インバータの出力に接続されており、前記入力クロック
が前記スイッチを制御していることを特徴とするラッチ
回路。
【請求項３】請求項１記載のラッチ回路において、前記
第１のインバータへの前記入力がダイナミック論理回路
に接続されていることを特徴とするラッチ回路。
【請求項４】請求項１記載のラッチ回路において、前記
データ入力のデータ信号は、第１のエッジおよび第２の
エッジをもつパルスを有し、前記第１のインバータは、
第１のエッジに高速に応答して、第２のエッジに低速に
応答するように調整されていることを特徴とするラッチ
回路。
【請求項５】第１の基準電圧に接続され、入力データ信
号によってドライブされる第１のトランジスタと、前記第１のトランジスタに直列に接続されその共通接続
点が出力ノードとなる、クロック信号によってドライブ
される第２のトランジスタと、前記第２のトランジスタと第２の基準電圧との間に接続
され、前記入力データ信号によってドライブされる第３
のトランジスタと、前記第２のトランジスタに並列に接続された第４のトラ
ンジスタと、前記第１の基準電圧と前記出力ノードとの間に直列に接
続され、その一方がクロック信号によりドライブされ
る、前記第４のトランジスタを相補型の第１のトランジ
スタ対と、前記第１および第２の基準電圧の間に直列に接続され、
その共通ノードが前記第４のトランジスタの入力および
前記第１のトランジスタ対のうちの他方のトランジスタ
に接続され、前記出力ノードによりドライブされる第２
のトランジスタ対と、を備えることを特徴とするラッチ
回路。
【請求項６】請求項５記載のラッチ回路において、前記
第１のトランジスタはＰＭＯＳであり、前記第１の基準
電圧は高電圧レールであり、前記第２のトランジスタは
ＮＭＯＳであり、前記第３のトランジスタはＮＭＯＳで
あり、前記第２の基準電圧は低電圧レールであり、前記
第４のトランジスタはＮＭＯＳであり、前記第１のトラ
ンジスタ対はＰＭＯＳであり、前記第２のトランジスタ
対はＣＭＯＳであることを特徴とするラッチ回路。
【請求項７】請求項５記載のラッチ回路において、前記
第１のトランジスタはＮＭＯＳであり、前記第１の基準
電圧は低電圧レールであり、前記第２のトランジスタは
ＰＭＯＳであり、前記第３のトランジスタはＰＭＯＳで
あり、前記第２の基準電圧は高電圧レールであり、前記
第４のトランジスタはＰＭＯＳであり、前記第１のトラ
ンジスタ対はＮＭＯＳであり、前記第２のトランジスタ
対はＣＭＯＳであることを特徴とするラッチ回路。
【請求項８】請求項５記載のラッチ回路において、前記
第１トランジスタへの前記入力がダイナミック論理回路
に接続されていることを特徴とするラッチ回路。
【請求項９】請求項５記載のラッチ回路において、前記
第２のトランジスタ対の共通ノードと、前記第４のトラ
ンジスタおよび前記第１のトランジスタ対の前記他方の
トランジスタの入力との間の接続は、並列に接続され相
補クロックによってドライブされる第１のＮＭＯＳトラ
ンジスタおよび第１のＰＭＯＳトランジスタを有するこ
とを特徴とするラッチ回路。