JPH0253318A - ノーリークｃｍｏｓラツチ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はラッチ回路に関し、特に静的な漏洩電流のな
いＣＭＯＳラッチに関する。

〔従来技術〕

マイクロプロセッサ及び他の多くの電子装置に一般に使
用される成分はラッチのようなデータ記憶媒体である。

それは２値デ一タ信号（″ハイ”又は“ロー”電圧信号
のどちらか）で動作し、その信号が除去された後この電
圧を記憶する。ラッチの一形態は単にスイッチに接続さ
れたキャパシタでよい、そのキャパシタはスイッチが閉
じたときに入力信号に応答してチャージし、スイッチが
開いたときにその信号又はチャージを記憶する。

第１図は２値入力化号がｖｌｎで表わされ、記憶される
信号がｖｏで表わされるラッチを示す。スイッチは“ハ
イ”又は“ロー”クロック信号Φに応答してターンオン
又はターンオフするＮＭＯ８電界効果トランジスタＮ１
である。その１ハイ”状態ではΦばＮ、のしきい値電圧
Ｖｔｈを十分越える大きさにちがいない。′ハイ”のΦ
信号がＮ１に供給されている間Ｖ。はＶｉｎ値の方にチ
ャージする。

しかし、Ｖ□はけっしてΦ−Ｖｔｈの値を越えることは
できない０例えば、高い値のΦ＋”ｉｎが５　ＶＤＣで
あり、ＶｔｈがＩ　ＶＤＣであると、ｖｏは４Ｖを越え
ることはできない。

他の比較的簡単々ラッチ回路は第２図に示される。ＣＭ
ＯＳインバータはＮＭＯ３電界効果トランジスタＮ２と
直列のＰＭＯ３電界効果トランジスタＰ１　とから成る
。Ｐ１ｓＮ２のダートはノードＢに接続され、それらの
ドレインは反転出力信号ｖｏに接続され、それらのソー
スは電源端子ＶＤＤと接地との間に接続される。第１図
のう、チ同様、クロック信号Φが１ハイ”になったとき
に、う。

チにデータが読取られる。Ｖｉｎ及びΦの１ハイ”の値
が同様にＶＤＤであると仮定すると、ラッチはある静的
状態中リーク又は漏洩する。詳しくいうと、Ｖｉｎの“
ハイ′の値はＶａＤ”−ｖｔｈの減衰値でノードＢに記
憶される。この値はＰｌを完全に遮断するものより低い
。しかし、一般にＮ２をターンオンするだけ十分に大き
い。故に、ｖｏは“ロー１−＃（接地電位）に引っばら
れるが、ＶＤＤからＰ。

Ｐ、を通して接地に静的リーク電流を流すか、又はわず
かな安定状態に維持される。多くの応用において、その
ような損失は許容されない。

上記のリーク問題を解決する回路を第３図に示す。デー
タはＮＭＯ８電界効果トランジヌタＮ１及びＰＭＯ８電
界効果トランジスタＰ１から成るＰ−Ｎ組合わせ転送ダ
ートを通して回路にう、チされる。２つのクロック信号
Φ及びΦは夫々Ｎ１５Ｐ１ゲートに供給される。Ｐ−Ｎ
ゲートはその性質上Ｖｔｈ減衰なしに゛ハイ”■ｉｎ信
号を通過させる。

”ｉｎから受信した値を記憶ノードＢに２保持”するた
めに、Ｂの後に２つのＣＭＯＳインバータを置く、この
インバータはＭＯ８電界効果トランジスタＰ２　　＋　
Ｎ２　　ｔ　Ｐ３　　ｔ　Ｎ３がら成る。ノードＢにお
ける無減衰“ハイ＃電圧（ＶＤＤ　）はＰ２を完全にタ
ーンオフし、ｖｏはＰ、を通してリークせずに接地に引
っばられる。同様に、ノードＣの接地電位はフィードバ
ック帝ループがＶＤＤからノードＢに接続されるようＮ
、を完全に遮断するに十分である。夫々Ｐ４及びＮ４か
ら成り、Φ、Φに接続されている第２のＰ−Ｎ組合わせ
転送ダートはフィードバック内に配置される。これはｖ
ｉｎからデータを受信したとき、ノードＢをＶＤＤから
絶縁する。

〔この発明が解決しようとする問題点〕第：う図のラッ
チは静的な電圧消費を防止するのに有効であるが、８個
のトランジスタと２本のクロック信号ラインとを必要と
する。多くのマイクロプロセッサ関連回路において、ラ
ッチはレイアウト領域の４０％以上を使用する。従って
、ラッチを構成する成分の数及び大きさを減じることが
大きく要求されている。

従って、この発明の目的は、新たに改良されたラッチを
提供することである。

この発明の他の目的は、静的電力消費のないラッチを提
供することである。

この発明の更に他の目的は、レイアウト面積を減少した
リークなしＣＭＯＳラッチを提供することである。

この発明の更に他の目的は、単一クロック入力ラインを
有するリークなしＣＭＯＳラッチを提供することである
。

この発明の更に他の目的は、ＣＭＯＳラッチにデータ信
号を記憶する改良方法を提供することである。

〔問題点を解決するための手段〕

上記の問題を解決するため、この発明は１０−“又は“
ハイ”データ信号を供給するデータ入力ラインと、単一
クロック入力ラインと、データ記憶ノードと、相補デー
タ出力ノードと、第１及び第２の電源端子とを有するリ
ークなし０ＭＯ８う、チを提供する。このラッチは更に
クロック入力ラインの信号に応答してデータ記憶ノード
に１０−１又は減衰６ハイ”データ信号を供給する手段
を含む、ＣＭＯＳインバータがデータ記憶と相補データ
出力ノードとの間に接続される。クロック入力ラインの
信号に応答する手段及び相補データ出力ノードは第１又
は第２の電源端子のどちらかをデータ記憶ノードに接続
する。

この発明の他の面によると、静的電力リークなしに０Ｍ
Ｏ８う、チにデータを記憶する方法を提供する。この方
法はデータ記憶ノードに減衰データ信号を供給し、減衰
データ信号を反転してその反転データ信号を相補データ
出力ノードに供給する各工程から成る。反転データ信号
はそれ自体反転されて非減衰信号を供給し、非減衰信号
はデータ記憶ノードに供給される。

〔実施例〕

第４図はこの発明の一形式のリークなしＣＭＯＳラッチ
１０を示す、ラッチ１０はデータ入力ライン１２、単一
クロック入力ライン１４、データ記憶ノード１６、相補
データ出力ノード１８、第１の電源端子２０ａ　、２０
ｂ及び第２の電源端子２２ａ、２２ｂを有する。電源端
子２０ａ、２０ｂは一般に同一の第１の電位であり、こ
の実施例のように接続されてよい、同様に、電源端子２
２ａ。

２２ｂは一般に同一の第２の電位に接続され、図のよう
に接続されてよい。第４図の実施例において端子２２ａ
、２２ｂは接地に接続される。

ラッチ１０は、更にＮＭＯ８電界効果トランジスタ２４
の形のデータ記憶ノード１６に対して２値デ一タ信号Ｖ
ｉｎを供給する手段を含む、トランジスタ２４のダート
はクロック入力ライン１４に接続され、ソース及びドレ
インはデータ入力ライン１２とデータ記憶ノード１６と
の間に接続される。

トランジスタ２４はクロック入力ライン１４の”ハイ”
又は“ロー”信号に応答する。すなわちΦが“ハイ”に
なると、トランジスタ２４は導通し、ライン１２のデー
タ信号Ｖｉｎはデータ記憶ノード１６に供給される。更
に、前述したように、ノード１６のチャージの値はトラ
ンジスタ２４のしきい値Ｖｔｈよシ低いΦを越えること
はできない。

この実施例では、Φｐ”ｉｎの“ノ・イ″の値は同一で
ある。故に、Φ、ｖｉｎが６ノ１イ“になると、トラン
ジスタ２４は記憶ノード１６に減衰された“ハイ”デー
タ信号を供給する。

ラッチ１０は更にデータ記憶ノード１６を接続するＣＭ
ＯＳインバータ２６と相補データ出力ノード１８を含む
、インバータ２６は直列接続のＰＭＯ８電界効果トラン
ジスタ２８及びＮＭＯ８電界効果トランジスタ３０を含
む。トランジスタ２８゜３０のドレインは相補データ出
力ノード１８に接続され、そのデートはデータ記憶ノー
ド１６に接続され、ソースは電源端子２０ａ　、２２ａ
に接続される。

う、チ１０は更に電源端子２０ｂか２２ｂのどちらかを
データ記憶ノード１６に接続するダイナミ、り・インバ
ータ３２を含む。インノぐ一夕３２はＰＭＯ８電界効果
トランジスタ３４　、３６　、及びＮＭＯ８電界効果ト
ランジスタ３８を含む。トランジスタ３４，３６，３８
はノード１８に接続されているトランジスタ３４のダー
トと直列に接続され、そのドレインは電源端子２０ｂに
接続され、ソースはデータ記憶ノード１６に接続される
。

ＰＭＯ８）ランジスタ３４の特徴はそのチャンネルが比
較的小さい幅対長さ比を持ち、その特徴は後述する。ト
ランジスタ３６．３８はデータ記憶ノード１６と電源端
子２２ｂとの間に接続される。

トランジスタ３８のダートは相補データ出力ノード１８
に接続され、トランジスタ３６のゲートはクロック入力
ライン１４に接続される。

動作において、データ入力ライン１２に１０−”又は“
ハイ”データ信号が供給され、クロック入力ライン１４
に“ロー“又は６ノ）イ”のクロック信号Φが供給され
る。電源端子２０ａ　、２０ｂは電源端子２２ａ、２２
ｂにおける“ロー′の第２の電位に対して”ハイ”の第
１の電位に接続される。この実施例では、′ハイ”デー
タ信号、“ハイ”クロック信号及び電源端子２０ａ、２
０ｂは夫々大体同一の第１の電位である。同様に、６０
”データ信号、１０−′クロック信号及び電源端子２２
ａ、２２ｂは大体同一の第２の電位である。

Φが６０−“の間、ラッチ１０にデータは入らない。Φ
が１ハイ”になったときにトランジスタ２４が導通して
データ入力信号ｖｉｎをデータ記憶ノード１６に送信す
る。Ｖｉｎが６ノ・イ“であると、それはトランジスタ
２４を通して大体トランジスタ２４のしきい値Ｖｔｈま
で電圧がドロップする。

この方法により、減衰された”ハイ”データ信号（ｖｉ
ｎ　−Ｖｔｈ　）はｒ−夕記憶／−）’１６に供給すれ
る。

ノード１６の減衰“ハイ”ノードはトランジスタ３０を
ターンオンしてノード１８を電源端子２２ａの“ロー”
電位に引っばる。ノード１６の減衰された”ハイ”信号
はほぼ完全にトランジスタ２８を遮断する。しかし、ト
ランジスタ２８を通して電流が流れるのを完全に防止す
るため、ノード１６の電位は少くとも電源端子２０ａと
同じ“ハイ１であろう。故に、ノード１６の電位が端子
２０ａにおける電位以下の１しきい値（Ｖｔｈ　）であ
る限シ、小さなしかし測定しうる静的電力消費又は漏洩
がＣＭＯＳインバータ２６を通して発生する。

インバータ３２は電源端子２０ｂ、２２ｂか又はデータ
記憶ノード１６のどちらかに接続することによって相補
データ出力ノード１８の信号に応答する。すなわち、ノ
ード１８の信号が１０−“であると、トランジスタ３４
は導通して、６ノ・イ”の値（非減衰）にノード１６の
電圧を強調する。

そのノード１６に電源端子２０ｂを接続する。ノード１
６の電位は今本質的に電源端子２０ａと同一であシ、ト
ランジスタ２８を完全にターンオフして静的漏洩を防止
する。

クロック入力ライン１４がノード１６に対する憾ロー“
データ信号を受信すると、トランジスタ２８はターンオ
ンし、［・ランジスタ３０はターンオフしてノード１８
を電源端子２０ａの“ハイ“値にひき上げる。ノード１
８の６ハイ“はトランジスタ３４をターンオフし、トラ
ンジスタ３８をターンオンする。ラッチ１０にデータが
入らない限シ、クロ、り入力ライン１４は“ロー”であ
シトランジスタ３６をオンに維持する。故に、ノード１
６はトランジスタ３６．３８を介して電源端子２２ｂに
接続されて１０−”の値に維持される。

インバータ３２のトランジスタ３６はΦが１０”のとき
のみ導通することによってクロック信号Φに応答する。

Φが”ハイ“のとき、う、チ１０にデータが読取られた
ときにトランジスタ３６はターンオフして電源端子２２
ｂを分離する。

例えば、データ記憶ノード１６が最初６０−“のとき、
それは電源端子２２ｂに接続される。Ｖｉｎの“ハイ”
の値は６ハイ”のΦ信号によって入力され、トランジス
タ３６はオープン回路となシ、Ｖｉｎと端子２２ｂとの
間の回路の短絡を防止する。

他方、データ記憶ノード１６が最初“ハイ”であシ、電
源端子２０ｂに接続される。”ｉｎの”ロー”の値は１
ハイ”のΦ信号によって入力され、トランジスタ３４は
前述の接続のためその状態の変化に対抗しようとする。

ノード１６は６０−″のＶｉｎと電源端子２０ｂの１ハ
イ”の値とによってドライブされる。トランジスタ３４
の抵抗はその幅対チャンネル比（Ｗ／１）に逆比例する
。故に、比較的小さなＷ／ｌを選ぶことによって、ノー
ド１６はｖｉｎの”ロー″の値の方に下がろうとし、ノ
ード１８を”ロー１にしてトランジスタ３４をターンオ
フする０例えば、この一実施例において、Ｗ／ｌはＮＭ
Ｏ８）ランジスタ３８のＷ／１値の約１１５である。ト
ランジスタ３４の小さなＷ／ｌの更にもう１つの利点は
ラッチ１０に必要なレイアウトの面積を減少することで
ある。

第５図は他の実施例で、ＶｉｎをＮチャンネル・マルチ
ブレフサによって供給するようにしたものである。すな
わち、Ｎ個の異なる入カライン１０１〜ＩＯＮの１つが
ラッチｉｏｃ、ＴＦ入力される。それは夫々制御信号０
０１〜ＣＯＮの１つに応答してＮＭＯ３電界効果トラゾ
ジスタＮＯＩ〜ＮＯＮを通して行われる。“ハイ”の入
力信号は第４図のトランジスタ２４で説明した方法とほ
ぼ同一方法でＮＭＯ８）ランジスタを通ったときに減衰
される。

この発明は第４図の実施例で説明したと同様う。

チ１０の漏洩を有効に防止する。

〔効　果〕

以上の説明かられかるように、この発明は先行技術のラ
ッチと比べそのレイアウトの面積を大きく減少した。そ
れは単に６個のトランジスタと相当小さなトランジスタ
３４とを使用することによりてその一部を達成し、１本
のクロック・ラインのみを使用することによって更にレ
イアウトの面積を減少し、インタフェースの接続を簡単
にした。

【図面の簡単な説明】

第１図は先行技術ラッチの配線図 第２図は第２の先行技術ラッチの配線図、第３図は第３
の先行技術ラッチの配線図、第４ノはこの発明の一形式
のリークなしＣＭＯＳラッチの配線図、 第５図はこの発明の他の形式のリークなしＣＭＯＳラッ
チの配線図である。 図中、１０・・・ラッチ、１２・・・入力ライン、１４
・・・クロック入力ライン、１６・・・データ記憶ノー
ド、１８・・・相補データ出力ノード、２０ａ、２０ｂ
・・・第１の電源端子、２２ａ、２２ｂ・・・第２の電
源端子、２４・・・ＮＭＯ８電界効果トランジスタ、２
６・・・ＣＭＯＳインバータ、２８，３４，３６・・・
ＰＭＯ８電界効果トランジスタ、３０，３８・・・ＮＭ
Ｏ８電界効果トランジスタ、３２・・・インバータ。 出願代理人　　斉　藤　　　勲 ＦＩＧ、　１ ＦＩＧ、　４ ＦＩＧ、　５

Claims (2)

【特許請求の範囲】
1. （１）“ロー”又は“ハイ”データ信号を供給するデー
   タ入力ラインと、単一のクロック入力ラインと、データ
   記憶ノードと、相補データ出力ノードと、第１及び第２
   の電源端子とを有するリークなしＣＭＯＳラッチであっ
   て、 前記クロック入力ラインの信号に応答して前記データ記
   憶ノードに対し“ロー”又は減衰された“ハイ”データ
   信号を供給する第１の手段と、前記データ記憶と相補デ
   ータ出力ノードとを接続するＣＭＯＳインバータと、 前記クロック入力ライン及び相補データ出力ノードの信
   号に応答して前記データ記憶ノードに対し前記第１又は
   第２の電源端子のどちらかを接続する第２の手段とを含
   むリークなしＣＭＯＳラッチ。
2. （２）ＣＭＯＳラッチにデータ信号を記憶する方法であ
   って、 データ記憶ノードに対し減衰したデータ信号を供給し、 前記減衰したデータ信号を反転して該反転したデータ信
   号を相補データ出力ノードに供給し、前記反転データ信
   号を反転して非減衰信号を供給し、 前記非減衰信号を前記データ記憶ノードに供給する各工
   程を含むデータ信号記憶方法。