JPH0253318A - ノーリークcmosラツチ - Google Patents
ノーリークcmosラツチInfo
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- JPH0253318A JPH0253318A JP1164116A JP16411689A JPH0253318A JP H0253318 A JPH0253318 A JP H0253318A JP 1164116 A JP1164116 A JP 1164116A JP 16411689 A JP16411689 A JP 16411689A JP H0253318 A JPH0253318 A JP H0253318A
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- transistor
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- 238000013500 data storage Methods 0.000 claims abstract description 29
- 230000000295 complement effect Effects 0.000 claims abstract description 16
- 230000002238 attenuated effect Effects 0.000 claims description 11
- 238000000034 method Methods 0.000 claims description 7
- 230000004044 response Effects 0.000 claims description 5
- 230000003068 static effect Effects 0.000 abstract description 9
- 230000005669 field effect Effects 0.000 description 15
- 238000010586 diagram Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はラッチ回路に関し、特に静的な漏洩電流のな
いCMOSラッチに関する。
いCMOSラッチに関する。
マイクロプロセッサ及び他の多くの電子装置に一般に使
用される成分はラッチのようなデータ記憶媒体である。
用される成分はラッチのようなデータ記憶媒体である。
それは2値デ一タ信号(″ハイ”又は“ロー”電圧信号
のどちらか)で動作し、その信号が除去された後この電
圧を記憶する。ラッチの一形態は単にスイッチに接続さ
れたキャパシタでよい、そのキャパシタはスイッチが閉
じたときに入力信号に応答してチャージし、スイッチが
開いたときにその信号又はチャージを記憶する。
のどちらか)で動作し、その信号が除去された後この電
圧を記憶する。ラッチの一形態は単にスイッチに接続さ
れたキャパシタでよい、そのキャパシタはスイッチが閉
じたときに入力信号に応答してチャージし、スイッチが
開いたときにその信号又はチャージを記憶する。
第1図は2値入力化号がvlnで表わされ、記憶される
信号がvoで表わされるラッチを示す。スイッチは“ハ
イ”又は“ロー”クロック信号Φに応答してターンオン
又はターンオフするNMO8電界効果トランジスタN1
である。その1ハイ”状態ではΦばN、のしきい値電圧
Vthを十分越える大きさにちがいない。′ハイ”のΦ
信号がN1に供給されている間V。はVin値の方にチ
ャージする。
信号がvoで表わされるラッチを示す。スイッチは“ハ
イ”又は“ロー”クロック信号Φに応答してターンオン
又はターンオフするNMO8電界効果トランジスタN1
である。その1ハイ”状態ではΦばN、のしきい値電圧
Vthを十分越える大きさにちがいない。′ハイ”のΦ
信号がN1に供給されている間V。はVin値の方にチ
ャージする。
しかし、V□はけっしてΦ−Vthの値を越えることは
できない0例えば、高い値のΦ+”inが5 VDCで
あり、VthがI VDCであると、voは4Vを越え
ることはできない。
できない0例えば、高い値のΦ+”inが5 VDCで
あり、VthがI VDCであると、voは4Vを越え
ることはできない。
他の比較的簡単々ラッチ回路は第2図に示される。CM
OSインバータはNMO3電界効果トランジスタN2と
直列のPMO3電界効果トランジスタP1 とから成る
。P1sN2のダートはノードBに接続され、それらの
ドレインは反転出力信号voに接続され、それらのソー
スは電源端子VDDと接地との間に接続される。第1図
のう、チ同様、クロック信号Φが1ハイ”になったとき
に、う。
OSインバータはNMO3電界効果トランジスタN2と
直列のPMO3電界効果トランジスタP1 とから成る
。P1sN2のダートはノードBに接続され、それらの
ドレインは反転出力信号voに接続され、それらのソー
スは電源端子VDDと接地との間に接続される。第1図
のう、チ同様、クロック信号Φが1ハイ”になったとき
に、う。
チにデータが読取られる。Vin及びΦの1ハイ”の値
が同様にVDDであると仮定すると、ラッチはある静的
状態中リーク又は漏洩する。詳しくいうと、Vinの“
ハイ′の値はVaD”−vthの減衰値でノードBに記
憶される。この値はPlを完全に遮断するものより低い
。しかし、一般にN2をターンオンするだけ十分に大き
い。故に、voは“ロー1−#(接地電位)に引っばら
れるが、VDDからP。
が同様にVDDであると仮定すると、ラッチはある静的
状態中リーク又は漏洩する。詳しくいうと、Vinの“
ハイ′の値はVaD”−vthの減衰値でノードBに記
憶される。この値はPlを完全に遮断するものより低い
。しかし、一般にN2をターンオンするだけ十分に大き
い。故に、voは“ロー1−#(接地電位)に引っばら
れるが、VDDからP。
P、を通して接地に静的リーク電流を流すか、又はわず
かな安定状態に維持される。多くの応用において、その
ような損失は許容されない。
かな安定状態に維持される。多くの応用において、その
ような損失は許容されない。
上記のリーク問題を解決する回路を第3図に示す。デー
タはNMO8電界効果トランジヌタN1及びPMO8電
界効果トランジスタP1から成るP−N組合わせ転送ダ
ートを通して回路にう、チされる。2つのクロック信号
Φ及びΦは夫々N15P1ゲートに供給される。P−N
ゲートはその性質上Vth減衰なしに゛ハイ”■in信
号を通過させる。
タはNMO8電界効果トランジヌタN1及びPMO8電
界効果トランジスタP1から成るP−N組合わせ転送ダ
ートを通して回路にう、チされる。2つのクロック信号
Φ及びΦは夫々N15P1ゲートに供給される。P−N
ゲートはその性質上Vth減衰なしに゛ハイ”■in信
号を通過させる。
”inから受信した値を記憶ノードBに2保持”するた
めに、Bの後に2つのCMOSインバータを置く、この
インバータはMO8電界効果トランジスタP2 +
N2 t P3 t N3がら成る。ノードBにお
ける無減衰“ハイ#電圧(VDD )はP2を完全にタ
ーンオフし、voはP、を通してリークせずに接地に引
っばられる。同様に、ノードCの接地電位はフィードバ
ック帝ループがVDDからノードBに接続されるようN
、を完全に遮断するに十分である。夫々P4及びN4か
ら成り、Φ、Φに接続されている第2のP−N組合わせ
転送ダートはフィードバック内に配置される。これはv
inからデータを受信したとき、ノードBをVDDから
絶縁する。
めに、Bの後に2つのCMOSインバータを置く、この
インバータはMO8電界効果トランジスタP2 +
N2 t P3 t N3がら成る。ノードBにお
ける無減衰“ハイ#電圧(VDD )はP2を完全にタ
ーンオフし、voはP、を通してリークせずに接地に引
っばられる。同様に、ノードCの接地電位はフィードバ
ック帝ループがVDDからノードBに接続されるようN
、を完全に遮断するに十分である。夫々P4及びN4か
ら成り、Φ、Φに接続されている第2のP−N組合わせ
転送ダートはフィードバック内に配置される。これはv
inからデータを受信したとき、ノードBをVDDから
絶縁する。
〔この発明が解決しようとする問題点〕第:う図のラッ
チは静的な電圧消費を防止するのに有効であるが、8個
のトランジスタと2本のクロック信号ラインとを必要と
する。多くのマイクロプロセッサ関連回路において、ラ
ッチはレイアウト領域の40%以上を使用する。従って
、ラッチを構成する成分の数及び大きさを減じることが
大きく要求されている。
チは静的な電圧消費を防止するのに有効であるが、8個
のトランジスタと2本のクロック信号ラインとを必要と
する。多くのマイクロプロセッサ関連回路において、ラ
ッチはレイアウト領域の40%以上を使用する。従って
、ラッチを構成する成分の数及び大きさを減じることが
大きく要求されている。
従って、この発明の目的は、新たに改良されたラッチを
提供することである。
提供することである。
この発明の他の目的は、静的電力消費のないラッチを提
供することである。
供することである。
この発明の更に他の目的は、レイアウト面積を減少した
リークなしCMOSラッチを提供することである。
リークなしCMOSラッチを提供することである。
この発明の更に他の目的は、単一クロック入力ラインを
有するリークなしCMOSラッチを提供することである
。
有するリークなしCMOSラッチを提供することである
。
この発明の更に他の目的は、CMOSラッチにデータ信
号を記憶する改良方法を提供することである。
号を記憶する改良方法を提供することである。
上記の問題を解決するため、この発明は10−“又は“
ハイ”データ信号を供給するデータ入力ラインと、単一
クロック入力ラインと、データ記憶ノードと、相補デー
タ出力ノードと、第1及び第2の電源端子とを有するリ
ークなし0MO8う、チを提供する。このラッチは更に
クロック入力ラインの信号に応答してデータ記憶ノード
に10−1又は減衰6ハイ”データ信号を供給する手段
を含む、CMOSインバータがデータ記憶と相補データ
出力ノードとの間に接続される。クロック入力ラインの
信号に応答する手段及び相補データ出力ノードは第1又
は第2の電源端子のどちらかをデータ記憶ノードに接続
する。
ハイ”データ信号を供給するデータ入力ラインと、単一
クロック入力ラインと、データ記憶ノードと、相補デー
タ出力ノードと、第1及び第2の電源端子とを有するリ
ークなし0MO8う、チを提供する。このラッチは更に
クロック入力ラインの信号に応答してデータ記憶ノード
に10−1又は減衰6ハイ”データ信号を供給する手段
を含む、CMOSインバータがデータ記憶と相補データ
出力ノードとの間に接続される。クロック入力ラインの
信号に応答する手段及び相補データ出力ノードは第1又
は第2の電源端子のどちらかをデータ記憶ノードに接続
する。
この発明の他の面によると、静的電力リークなしに0M
O8う、チにデータを記憶する方法を提供する。この方
法はデータ記憶ノードに減衰データ信号を供給し、減衰
データ信号を反転してその反転データ信号を相補データ
出力ノードに供給する各工程から成る。反転データ信号
はそれ自体反転されて非減衰信号を供給し、非減衰信号
はデータ記憶ノードに供給される。
O8う、チにデータを記憶する方法を提供する。この方
法はデータ記憶ノードに減衰データ信号を供給し、減衰
データ信号を反転してその反転データ信号を相補データ
出力ノードに供給する各工程から成る。反転データ信号
はそれ自体反転されて非減衰信号を供給し、非減衰信号
はデータ記憶ノードに供給される。
第4図はこの発明の一形式のリークなしCMOSラッチ
10を示す、ラッチ10はデータ入力ライン12、単一
クロック入力ライン14、データ記憶ノード16、相補
データ出力ノード18、第1の電源端子20a 、20
b及び第2の電源端子22a、22bを有する。電源端
子20a、20bは一般に同一の第1の電位であり、こ
の実施例のように接続されてよい、同様に、電源端子2
2a。
10を示す、ラッチ10はデータ入力ライン12、単一
クロック入力ライン14、データ記憶ノード16、相補
データ出力ノード18、第1の電源端子20a 、20
b及び第2の電源端子22a、22bを有する。電源端
子20a、20bは一般に同一の第1の電位であり、こ
の実施例のように接続されてよい、同様に、電源端子2
2a。
22bは一般に同一の第2の電位に接続され、図のよう
に接続されてよい。第4図の実施例において端子22a
、22bは接地に接続される。
に接続されてよい。第4図の実施例において端子22a
、22bは接地に接続される。
ラッチ10は、更にNMO8電界効果トランジスタ24
の形のデータ記憶ノード16に対して2値デ一タ信号V
inを供給する手段を含む、トランジスタ24のダート
はクロック入力ライン14に接続され、ソース及びドレ
インはデータ入力ライン12とデータ記憶ノード16と
の間に接続される。
の形のデータ記憶ノード16に対して2値デ一タ信号V
inを供給する手段を含む、トランジスタ24のダート
はクロック入力ライン14に接続され、ソース及びドレ
インはデータ入力ライン12とデータ記憶ノード16と
の間に接続される。
トランジスタ24はクロック入力ライン14の”ハイ”
又は“ロー”信号に応答する。すなわちΦが“ハイ”に
なると、トランジスタ24は導通し、ライン12のデー
タ信号Vinはデータ記憶ノード16に供給される。更
に、前述したように、ノード16のチャージの値はトラ
ンジスタ24のしきい値Vthよシ低いΦを越えること
はできない。
又は“ロー”信号に応答する。すなわちΦが“ハイ”に
なると、トランジスタ24は導通し、ライン12のデー
タ信号Vinはデータ記憶ノード16に供給される。更
に、前述したように、ノード16のチャージの値はトラ
ンジスタ24のしきい値Vthよシ低いΦを越えること
はできない。
この実施例では、Φp”inの“ノ・イ″の値は同一で
ある。故に、Φ、vinが6ノ1イ“になると、トラン
ジスタ24は記憶ノード16に減衰された“ハイ”デー
タ信号を供給する。
ある。故に、Φ、vinが6ノ1イ“になると、トラン
ジスタ24は記憶ノード16に減衰された“ハイ”デー
タ信号を供給する。
ラッチ10は更にデータ記憶ノード16を接続するCM
OSインバータ26と相補データ出力ノード18を含む
、インバータ26は直列接続のPMO8電界効果トラン
ジスタ28及びNMO8電界効果トランジスタ30を含
む。トランジスタ28゜30のドレインは相補データ出
力ノード18に接続され、そのデートはデータ記憶ノー
ド16に接続され、ソースは電源端子20a 、22a
に接続される。
OSインバータ26と相補データ出力ノード18を含む
、インバータ26は直列接続のPMO8電界効果トラン
ジスタ28及びNMO8電界効果トランジスタ30を含
む。トランジスタ28゜30のドレインは相補データ出
力ノード18に接続され、そのデートはデータ記憶ノー
ド16に接続され、ソースは電源端子20a 、22a
に接続される。
う、チ10は更に電源端子20bか22bのどちらかを
データ記憶ノード16に接続するダイナミ、り・インバ
ータ32を含む。インノぐ一夕32はPMO8電界効果
トランジスタ34 、36 、及びNMO8電界効果ト
ランジスタ38を含む。トランジスタ34,36,38
はノード18に接続されているトランジスタ34のダー
トと直列に接続され、そのドレインは電源端子20bに
接続され、ソースはデータ記憶ノード16に接続される
。
データ記憶ノード16に接続するダイナミ、り・インバ
ータ32を含む。インノぐ一夕32はPMO8電界効果
トランジスタ34 、36 、及びNMO8電界効果ト
ランジスタ38を含む。トランジスタ34,36,38
はノード18に接続されているトランジスタ34のダー
トと直列に接続され、そのドレインは電源端子20bに
接続され、ソースはデータ記憶ノード16に接続される
。
PMO8)ランジスタ34の特徴はそのチャンネルが比
較的小さい幅対長さ比を持ち、その特徴は後述する。ト
ランジスタ36.38はデータ記憶ノード16と電源端
子22bとの間に接続される。
較的小さい幅対長さ比を持ち、その特徴は後述する。ト
ランジスタ36.38はデータ記憶ノード16と電源端
子22bとの間に接続される。
トランジスタ38のダートは相補データ出力ノード18
に接続され、トランジスタ36のゲートはクロック入力
ライン14に接続される。
に接続され、トランジスタ36のゲートはクロック入力
ライン14に接続される。
動作において、データ入力ライン12に10−”又は“
ハイ”データ信号が供給され、クロック入力ライン14
に“ロー“又は6ノ)イ”のクロック信号Φが供給され
る。電源端子20a 、20bは電源端子22a、22
bにおける“ロー′の第2の電位に対して”ハイ”の第
1の電位に接続される。この実施例では、′ハイ”デー
タ信号、“ハイ”クロック信号及び電源端子20a、2
0bは夫々大体同一の第1の電位である。同様に、60
”データ信号、10−′クロック信号及び電源端子22
a、22bは大体同一の第2の電位である。
ハイ”データ信号が供給され、クロック入力ライン14
に“ロー“又は6ノ)イ”のクロック信号Φが供給され
る。電源端子20a 、20bは電源端子22a、22
bにおける“ロー′の第2の電位に対して”ハイ”の第
1の電位に接続される。この実施例では、′ハイ”デー
タ信号、“ハイ”クロック信号及び電源端子20a、2
0bは夫々大体同一の第1の電位である。同様に、60
”データ信号、10−′クロック信号及び電源端子22
a、22bは大体同一の第2の電位である。
Φが60−“の間、ラッチ10にデータは入らない。Φ
が1ハイ”になったときにトランジスタ24が導通して
データ入力信号vinをデータ記憶ノード16に送信す
る。Vinが6ノ・イ“であると、それはトランジスタ
24を通して大体トランジスタ24のしきい値Vthま
で電圧がドロップする。
が1ハイ”になったときにトランジスタ24が導通して
データ入力信号vinをデータ記憶ノード16に送信す
る。Vinが6ノ・イ“であると、それはトランジスタ
24を通して大体トランジスタ24のしきい値Vthま
で電圧がドロップする。
この方法により、減衰された”ハイ”データ信号(vi
n −Vth )はr−夕記憶/−)’16に供給すれ
る。
n −Vth )はr−夕記憶/−)’16に供給すれ
る。
ノード16の減衰“ハイ”ノードはトランジスタ30を
ターンオンしてノード18を電源端子22aの“ロー”
電位に引っばる。ノード16の減衰された”ハイ”信号
はほぼ完全にトランジスタ28を遮断する。しかし、ト
ランジスタ28を通して電流が流れるのを完全に防止す
るため、ノード16の電位は少くとも電源端子20aと
同じ“ハイ1であろう。故に、ノード16の電位が端子
20aにおける電位以下の1しきい値(Vth )であ
る限シ、小さなしかし測定しうる静的電力消費又は漏洩
がCMOSインバータ26を通して発生する。
ターンオンしてノード18を電源端子22aの“ロー”
電位に引っばる。ノード16の減衰された”ハイ”信号
はほぼ完全にトランジスタ28を遮断する。しかし、ト
ランジスタ28を通して電流が流れるのを完全に防止す
るため、ノード16の電位は少くとも電源端子20aと
同じ“ハイ1であろう。故に、ノード16の電位が端子
20aにおける電位以下の1しきい値(Vth )であ
る限シ、小さなしかし測定しうる静的電力消費又は漏洩
がCMOSインバータ26を通して発生する。
インバータ32は電源端子20b、22bか又はデータ
記憶ノード16のどちらかに接続することによって相補
データ出力ノード18の信号に応答する。すなわち、ノ
ード18の信号が10−“であると、トランジスタ34
は導通して、6ノ・イ”の値(非減衰)にノード16の
電圧を強調する。
記憶ノード16のどちらかに接続することによって相補
データ出力ノード18の信号に応答する。すなわち、ノ
ード18の信号が10−“であると、トランジスタ34
は導通して、6ノ・イ”の値(非減衰)にノード16の
電圧を強調する。
そのノード16に電源端子20bを接続する。ノード1
6の電位は今本質的に電源端子20aと同一であシ、ト
ランジスタ28を完全にターンオフして静的漏洩を防止
する。
6の電位は今本質的に電源端子20aと同一であシ、ト
ランジスタ28を完全にターンオフして静的漏洩を防止
する。
クロック入力ライン14がノード16に対する憾ロー“
データ信号を受信すると、トランジスタ28はターンオ
ンし、[・ランジスタ30はターンオフしてノード18
を電源端子20aの“ハイ“値にひき上げる。ノード1
8の6ハイ“はトランジスタ34をターンオフし、トラ
ンジスタ38をターンオンする。ラッチ10にデータが
入らない限シ、クロ、り入力ライン14は“ロー”であ
シトランジスタ36をオンに維持する。故に、ノード1
6はトランジスタ36.38を介して電源端子22bに
接続されて10−”の値に維持される。
データ信号を受信すると、トランジスタ28はターンオ
ンし、[・ランジスタ30はターンオフしてノード18
を電源端子20aの“ハイ“値にひき上げる。ノード1
8の6ハイ“はトランジスタ34をターンオフし、トラ
ンジスタ38をターンオンする。ラッチ10にデータが
入らない限シ、クロ、り入力ライン14は“ロー”であ
シトランジスタ36をオンに維持する。故に、ノード1
6はトランジスタ36.38を介して電源端子22bに
接続されて10−”の値に維持される。
インバータ32のトランジスタ36はΦが10”のとき
のみ導通することによってクロック信号Φに応答する。
のみ導通することによってクロック信号Φに応答する。
Φが”ハイ“のとき、う、チ10にデータが読取られた
ときにトランジスタ36はターンオフして電源端子22
bを分離する。
ときにトランジスタ36はターンオフして電源端子22
bを分離する。
例えば、データ記憶ノード16が最初60−“のとき、
それは電源端子22bに接続される。Vinの“ハイ”
の値は6ハイ”のΦ信号によって入力され、トランジス
タ36はオープン回路となシ、Vinと端子22bとの
間の回路の短絡を防止する。
それは電源端子22bに接続される。Vinの“ハイ”
の値は6ハイ”のΦ信号によって入力され、トランジス
タ36はオープン回路となシ、Vinと端子22bとの
間の回路の短絡を防止する。
他方、データ記憶ノード16が最初“ハイ”であシ、電
源端子20bに接続される。”inの”ロー”の値は1
ハイ”のΦ信号によって入力され、トランジスタ34は
前述の接続のためその状態の変化に対抗しようとする。
源端子20bに接続される。”inの”ロー”の値は1
ハイ”のΦ信号によって入力され、トランジスタ34は
前述の接続のためその状態の変化に対抗しようとする。
ノード16は60−″のVinと電源端子20bの1ハ
イ”の値とによってドライブされる。トランジスタ34
の抵抗はその幅対チャンネル比(W/1)に逆比例する
。故に、比較的小さなW/lを選ぶことによって、ノー
ド16はvinの”ロー″の値の方に下がろうとし、ノ
ード18を”ロー1にしてトランジスタ34をターンオ
フする0例えば、この一実施例において、W/lはNM
O8)ランジスタ38のW/1値の約115である。ト
ランジスタ34の小さなW/lの更にもう1つの利点は
ラッチ10に必要なレイアウトの面積を減少することで
ある。
イ”の値とによってドライブされる。トランジスタ34
の抵抗はその幅対チャンネル比(W/1)に逆比例する
。故に、比較的小さなW/lを選ぶことによって、ノー
ド16はvinの”ロー″の値の方に下がろうとし、ノ
ード18を”ロー1にしてトランジスタ34をターンオ
フする0例えば、この一実施例において、W/lはNM
O8)ランジスタ38のW/1値の約115である。ト
ランジスタ34の小さなW/lの更にもう1つの利点は
ラッチ10に必要なレイアウトの面積を減少することで
ある。
第5図は他の実施例で、VinをNチャンネル・マルチ
ブレフサによって供給するようにしたものである。すな
わち、N個の異なる入カライン101〜IONの1つが
ラッチioc、TF入力される。それは夫々制御信号0
01〜CONの1つに応答してNMO3電界効果トラゾ
ジスタNOI〜NONを通して行われる。“ハイ”の入
力信号は第4図のトランジスタ24で説明した方法とほ
ぼ同一方法でNMO8)ランジスタを通ったときに減衰
される。
ブレフサによって供給するようにしたものである。すな
わち、N個の異なる入カライン101〜IONの1つが
ラッチioc、TF入力される。それは夫々制御信号0
01〜CONの1つに応答してNMO3電界効果トラゾ
ジスタNOI〜NONを通して行われる。“ハイ”の入
力信号は第4図のトランジスタ24で説明した方法とほ
ぼ同一方法でNMO8)ランジスタを通ったときに減衰
される。
この発明は第4図の実施例で説明したと同様う。
チ10の漏洩を有効に防止する。
以上の説明かられかるように、この発明は先行技術のラ
ッチと比べそのレイアウトの面積を大きく減少した。そ
れは単に6個のトランジスタと相当小さなトランジスタ
34とを使用することによりてその一部を達成し、1本
のクロック・ラインのみを使用することによって更にレ
イアウトの面積を減少し、インタフェースの接続を簡単
にした。
ッチと比べそのレイアウトの面積を大きく減少した。そ
れは単に6個のトランジスタと相当小さなトランジスタ
34とを使用することによりてその一部を達成し、1本
のクロック・ラインのみを使用することによって更にレ
イアウトの面積を減少し、インタフェースの接続を簡単
にした。
第1図は先行技術ラッチの配線図
第2図は第2の先行技術ラッチの配線図、第3図は第3
の先行技術ラッチの配線図、第4ノはこの発明の一形式
のリークなしCMOSラッチの配線図、 第5図はこの発明の他の形式のリークなしCMOSラッ
チの配線図である。 図中、10・・・ラッチ、12・・・入力ライン、14
・・・クロック入力ライン、16・・・データ記憶ノー
ド、18・・・相補データ出力ノード、20a、20b
・・・第1の電源端子、22a、22b・・・第2の電
源端子、24・・・NMO8電界効果トランジスタ、2
6・・・CMOSインバータ、28,34,36・・・
PMO8電界効果トランジスタ、30,38・・・NM
O8電界効果トランジスタ、32・・・インバータ。 出願代理人 斉 藤 勲 FIG、 1 FIG、 4 FIG、 5
の先行技術ラッチの配線図、第4ノはこの発明の一形式
のリークなしCMOSラッチの配線図、 第5図はこの発明の他の形式のリークなしCMOSラッ
チの配線図である。 図中、10・・・ラッチ、12・・・入力ライン、14
・・・クロック入力ライン、16・・・データ記憶ノー
ド、18・・・相補データ出力ノード、20a、20b
・・・第1の電源端子、22a、22b・・・第2の電
源端子、24・・・NMO8電界効果トランジスタ、2
6・・・CMOSインバータ、28,34,36・・・
PMO8電界効果トランジスタ、30,38・・・NM
O8電界効果トランジスタ、32・・・インバータ。 出願代理人 斉 藤 勲 FIG、 1 FIG、 4 FIG、 5
Claims (2)
- (1)“ロー”又は“ハイ”データ信号を供給するデー
タ入力ラインと、単一のクロック入力ラインと、データ
記憶ノードと、相補データ出力ノードと、第1及び第2
の電源端子とを有するリークなしCMOSラッチであっ
て、 前記クロック入力ラインの信号に応答して前記データ記
憶ノードに対し“ロー”又は減衰された“ハイ”データ
信号を供給する第1の手段と、前記データ記憶と相補デ
ータ出力ノードとを接続するCMOSインバータと、 前記クロック入力ライン及び相補データ出力ノードの信
号に応答して前記データ記憶ノードに対し前記第1又は
第2の電源端子のどちらかを接続する第2の手段とを含
むリークなしCMOSラッチ。 - (2)CMOSラッチにデータ信号を記憶する方法であ
って、 データ記憶ノードに対し減衰したデータ信号を供給し、 前記減衰したデータ信号を反転して該反転したデータ信
号を相補データ出力ノードに供給し、前記反転データ信
号を反転して非減衰信号を供給し、 前記非減衰信号を前記データ記憶ノードに供給する各工
程を含むデータ信号記憶方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US21568588A | 1988-07-06 | 1988-07-06 | |
US215,685 | 1988-07-06 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0253318A true JPH0253318A (ja) | 1990-02-22 |
Family
ID=22803952
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1164116A Pending JPH0253318A (ja) | 1988-07-06 | 1989-06-28 | ノーリークcmosラツチ |
Country Status (2)
Country | Link |
---|---|
EP (1) | EP0350219A3 (ja) |
JP (1) | JPH0253318A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012089223A (ja) * | 2010-09-23 | 2012-05-10 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2654881B1 (fr) * | 1989-11-23 | 1994-10-14 | Sgs Thomson Microelectronics | Reseau logique programmable en technologie cmos. |
US5245230A (en) * | 1992-03-06 | 1993-09-14 | Ohri Kul B | Low substrate injection n-channel output stage |
JP3229164B2 (ja) * | 1994-07-28 | 2001-11-12 | インターナショナル・ビジネス・マシーンズ・コーポレーション | ラッチ回路 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4484087A (en) * | 1983-03-23 | 1984-11-20 | General Electric Company | CMOS latch cell including five transistors, and static flip-flops employing the cell |
-
1989
- 1989-06-28 JP JP1164116A patent/JPH0253318A/ja active Pending
- 1989-06-30 EP EP19890306679 patent/EP0350219A3/en not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012089223A (ja) * | 2010-09-23 | 2012-05-10 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
EP0350219A2 (en) | 1990-01-10 |
EP0350219A3 (en) | 1990-09-26 |
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