JPH02133955A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体集積回路装置に関し、特に、同一半導体
基板上に形成された複数の絶縁ゲート型トランジスタを
含む半導体集積回路装置に関する。

［従来の技術］ 一般にメモリやマイクプロセッサ等は、−時動作を中断
し、動作をすぐに再開できる状態で待機する、いわゆる
、スタンバイモードを備えている。

このようなスタンバイ時における、ＥＦＲＯＭやマイク
プロセッサ等は、その通常の動作時に比べ消費電力を大
幅に減らすことが要求される。そのためには、これらの
回路内のスタンバイ時における電源電流を減らすことが
必要であった〇このような要求を受ける半導体集積回路
装置の一例として、半導体メモリ装置のアドレスバッフ
ァ、制御回路、センスアンプなどがある。従来技術の説
明にあたっては、特に、その内部回路に用いられる絶縁
ゲート型トランジスタを用いた４段のインバータによる
信号伝達回路を用いる。

第３図は上記のような信号伝達回路の回路図である。な
お、この回路においてはそのスタンバイ時に、入力信号
“Ｌ”が与えられるものとする。

図を参照して、この回路は、電源１と、接地４と、入力
信号端子２と、出力信号端子３と、ＰチャネルＭＯ８）
ランジスタ１３とＮチャネルＭＯＳトランジスタ１７と
から構成されるインバータ１１と、ＰチャネルＭＯ３）
ランジスタ１４とＮチャネルＭＯＳトランジスタ１８と
から構成されるインバータ１２と、ＰチャネルＭＯＳ）
ランジスタ１５とＮチャネルＭＯＳ）ランジスタ１９と
から構成されるインバータ１３と、ＰチャネルＭＯＳト
ランジスタ１６とＮチャネルＭＯＳ）ランジスタ２０と
から構成されるインバータＩ４とを含む。インバータ１
１，１２．１３およびＩ４は縦続接続される。すなわち
、インバータ１１の出力端とインバータＩ２の入力端は
互いに接続され、インバータＩ２の出力端とインバータ
Ｉ３の入力端も互いに接続され、さらに、インバータＩ
３の出力端とインバータＩ４の入力端も互いに接続され
る。また、入力信号端子２はインバータ１１の入力端に
接続され、出力信号端子３はインバータＩ４の出力端に
接続される。なお、インバータ！１．１２，１３．およ
びＩ４はそれぞれ電源１と接地４との間に設けられる。

以下、この回路のスタンバイ時の動作について説明する
。

入力信号端子２には入力信号“Ｌ”が与えられる。その
ため、インバータ１１のトランジスタ１３がＯＮｌ　ト
ランジスタ１７がＯＦＦとなり、トランジスタ１３によ
ってｍ１ｌｉｌＸ１の電位レベル“ＨｏがインバータＩ
２に入力されている。このため、インバータＩ２のトラ
ンジスタ１４がＯＦＦ、　トランジスタ１８がＯＮとな
り、トランジスタ１８によって接地４の電位レベル“Ｌ
”がインバータＩ３に人力されている。したがって、イ
ンバータＩ３のトランジスタ１５がＯＮ、　　トランジ
スタ１９がＯＦＦとなり、トランジスタ１５によって電
源１の電位レベル“Ｈ“がインバータＩ４に入力されて
いる。よって、インバータＩ４のトランジスタ１６がＯ
ＦＦ、）ランジスタ２０がＯＮとなり、トランジスタ２
０によって接地４の電位レベル”Ｌ”が入力端子３に出
力されている。

ところで、一般にゲート電圧がＯＶでＯＦＦ状態となっ
ているＭＯＳトランジスタのソース・ドレイン間電圧を
ＯＶから上昇させていくと、成るところからトランジス
タに電流が流れ始める。このときの電圧がトランジスタ
のソース・ドレイン耐圧である。一般に、トランジスタ
のソース・ドレイン耐圧とチャネル長との関係は第２図
に示すようになっている。図かられかるように、トラン
ジスタのチャネル長が１．０μｍ程度までは、トランジ
スタのチャネル長とソース・ドレイン耐圧は比例関係に
近い関係を示す。これは、トランジスタのチャネル長が
１，０μｍ程度までの範囲においては、トランジスタ内
に空乏層が拡がりソースとドレインが短絡することによ
って電流が流れる、いわゆるパンチスルー現象の起こる
ソース・ドレイン電圧がトランジスタのソース・ドレイ
ン耐圧を決定するためである。しかし、トランジスタの
チャネル長が１．０μｍ程度を越えると、ソース・ドレ
イン耐圧はチャネル長さ依存性がなくなり一定となる。

これは、トランジスタのチャネル長が１．０μｍを越え
る範囲においては、トランジスタのソース・ドレイン耐
圧が、トランジスタ内のＰＮ接合部の降伏現象によって
電流が流れる、いわゆるブレイクダウンの起こるソース
・ドレイン電圧によって決定されるためである。このよ
うに、トランジスタのソース・ドレイン耐圧はチャネル
長によって決まる最大値を持つ。

先に述べたように、第３図に示したような信号カ入力・
伝達される回路においては、スタンバイ時に回路内に流
れる電流が小さいことが要求される０本来、スタンバイ
時には、入力信号は“Ｌ″に固定されており、回路内の
各トランジスタに電流は流れない。この本来の条件にで
きるだけ近づけるため、スタンバイ時に回路内に電流が
流れる１？Ｒ電流不良をできるだけ防止する必要がある
。

そのためには、トランジスタ１３〜２０の各々について
、そのソース−ドレイン耐圧がスタンバイ時のソース・
ドレイン間電圧に対して十分大きいことが要求される。

これらの要求を満足するために、トランジスタ１３〜２
０のチャネル長の最小寸法としては次のような値が用い
られいる。すなわち、第２図に示すように、トランジス
タのソース・ドレイン耐圧がトランジスタのチャネル長
に依存しない最大値を示す、チャネル長（１，５μｍ程
度）をトランジスタ１３〜２０のチャネル長の最小寸法
として用いる。但し、各トランジスタのソース・ドレイ
ン耐圧にはばらつきがあることを考慮し、第２図Ａに示
すように、チャネル長の最小寸法には幅を持たせる。

［発明が解決しようとする課題］ 従来のスタンバイモードを備えた半導体集積回路装置の
絶縁ゲート型トランジスタより構成される回路は以上の
ように構成されており以下のような課題があった。

近年、メモリ等のような半導体集積回路装置における動
作時の信号伝達の高速化への要求はさらに強くなってい
る。動作時の信号伝達の高速化のためには、トランジス
タのＯＮ抵抗を小さくすることが考えられ、そのために
はトランジスタのチャネル長を短くすることが必要とな
る。ところが、トランジスタのチャネル長を無制限に短
くすると、ソース・ドレイン耐圧に影響を与える範囲の
長さになり、バンチスルーによってスタンバイ時にトラ
ンジスタに電流が流れやすくなる。したがって、無制限
にトランジスタのチャネル長を短くすると、信号伝達回
路のスタンバイ時にその回路内に流れルミ源電流が増加
する。これはスタンバイ時における回路の消費電力を大
きくすることを意味し好ましくない結果となる。

本発明の目的は、上記のような課題を解決し、スタンバ
イ時における回路内の電源電流の増加を抑制しながら動
作時の信号伝達を高速化できる信号伝達回路を備えた半
導体集積回路装置を提供することである。

［課題を解決するための手段］ 本発明に係る半導体集積回路装置では、その内部の信号
伝達回路において、そのスタンバイ時に導通（ＯＮ）状
態となるトランジスタのチャネル長を非導通（ＯＦＦ）
状態となるトランジスタのチャネル長よりも短くした。

［作用〕 上記のように、スタンバイ時にＯＮ状態となるトランジ
スタのチャネル長を短くすることによって、動作時の前
記トランジスタのＯＮ抵抗は小さくなる。したがって、
前記トランジスタによって構成される信号伝達回路の動
作時における信号伝達速度は向上される。また、スタン
バイ時にＯＦＦ状態となるトランジスタのチャネル長は
スタンバイ時にＯＮ状態となるトランジスタのチャネル
長よりも長くする。したがって、従来通り、そのチャネ
ル長の最小値にソース・ドレイン耐圧が最大値を示す範
囲のチャネル長を用いれば、スタンバイ時にＯＦＦ状態
となるトランジスタにパンチスルーによって流れる電流
は従来通り最小限に防げる。したがって、スタンバイ時
における、これらのトランジスタから構成される信号伝
達回路内の電流の増加は抑制されながら前記回路の動作
時の信号伝達速度は向上される。

［実施例］ 第１図は本発明の一実施例を示す回路図である。

なお、その回路構成は第３図に示す従来技術の回路と同
様である。

すなわち、図を参照して、この回路は電源１と、入力信
号端子２と、出力信号端子３と、接地４とを含む。さら
に、この回路は、ＰチャネルＭＯＳトランジスタ５とＮ
チャネルＭＯＳトランジスタ９との直列接続より構成さ
れるインバータ１１と、ＰチャネルＭＯＳトランジスタ
６とＮチャネル間Ｏ５）ランジスタ１０との直列接続よ
り構成されるインバータＩ２と、ＰチャネルＭＯＳトラ
ンジスタ７とＮチャネルＭＯＳトランジスタ１１との直
列接続より構成されるインバータＩ３と・ＰチャネルＭ
ＯＳトランジスタ８とＮチャネルＭＯＳトランジスタ１
２との直列接続より構成されるインバータＩ４とを含む
。また、前記４つのインバータはすべて電源１と接地４
との間に設けられる。

また、インバータ■１の出力端はインバータＩ２の入力
端に接続され、インバータＩ２の出力端はインバータＩ
３の入力端に接続され、インバータＩ３の出力端はイン
バータＩ４の入力端に接続される。なお、入力信号端子
２はインバータ■１の入力端に接続され、出力信号端子
３はインバータＩ４の出力端に接続される。

なお、この回路の動作もその回路構成とともに従来と同
様である。但し、この回路のスタンバイ時において、Ｏ
Ｎ状態となるトランジスタ５，７゜１０、および１２の
チャネル基は第２図Ｂの範囲の長さである。逆にＯＦＦ
状態となるトランジスタ６、８．　９．および１１のチ
ャネル基は第２図Ａの範囲の長さである。

したがって、スタンバイ時に導通するトランジスタ５．
　７．　１０．および１２のチャネル基はすべて従来よ
りも短くなっている。したがって、前記４つの導通トラ
ンジスタのＯＮ抵抗は小さくなり、回路の駆動能力が向
上され、動作時において入力信号端子２に与えられた信
号の伝達速度は向上される。

さらに、スタンバイ時に非導通であるべきトランジスタ
６．８，９．および１１のチャネル基はすべて第２図Ａ
の範囲にある。つまり、トランジスタ６．８．９および
１１は最大のソース・ドレイン耐圧を有している。した
がって、スタンバイ時にバンチスルーによって電ｉＩｌ
流が前記４つの非導通トランジスタに流れるという電源
電流不良は最小限に防ぐことができる。

また、スタンバイ時に導通状態であるトランジスタ５．
７．　１０および１２のチャネル基は第３図で示した従
来の回路のトランジスタのそれよりも短い。したがって
、スタンバイ時にトランジスタ５，７．１０、および１
２に流れる電源電流は従来よりも多少増加することにな
る。しかし、この増加量はスタンバイ時に要求される信
号伝達回路の電源電流の許容値に対しては問題にならな
い。

なお、スタンバイ時でないときに、入力信号端子２に与
えられる信号が“Ｈ゛となる場合、導通状態となるトラ
ンジスタと、非導通状態となるトランジスタとが先に述
べた場合と逆になる。しかし、この場合に要求される回
路内の電源電流の値の許容値は、スタンバイ時に要求さ
れるそれよりも大きいため特に問題はない。

なお、本実施例では本発明を４段のインバータからなる
回路に適用したが、ＮＯＲおよびＮＡＮＤゲート等の絶
縁ゲート型トランジスタから構成される回路に用いても
同様の効果が得られる。

［発明の効果コ 本発明に係る半導体集積回路装置の、絶縁ゲート型トラ
ンジスタを用いた信号伝達回路は以上のように構成され
ているため以下のような効果がある。

上記信号伝達回路のスタンバイ時に導通状態となるトラ
ンジスタのチャネル基が従来より短くなるため、そのＯ
Ｎ抵抗が小さくなる。したがって、上記信号伝達回路の
信号伝達速度が向上される。

それと同時に、スタンバイ時に非導通状、ｔとなるトラ
ンジスタのチャネル基は従来と同様であるためパンチス
ルーによる電源電流不良は最小限に防止できる。

結果として、上記半導体集積回路装置のスタンバイ時の
電源電流の増加を抑制しながら、その駆動能力を向上し
、その動作時の信号伝達の高速化が実現できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２図はトラ
ンジスタのチャネル基とソース・ドレイン耐圧の関係を
示す図、第３図は従来技術の一例を示す回路図である。 図において、１は電源、２は入力信号端子、３は出力信
号端子、５および７はチャネル基の短いＰチャネルＭＯ
３）ランジスタ、６および８はチャネル基の長いＰチャ
ネルＭＯＳトランジスタ、９および１１はチャネル基の
長いＮチャネルＭＯＳトランジスタ、１０および１２は
チャネル基の短いＮチャネルＭＯ５）ランジスタ、ＩＩ
、１２゜１３、およびＩ４はインバータである。 なお、図中、同一符号は同一または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 半導体基板と、前記半導体基板上に形成された複数個の
   絶縁ゲート型トランジスタとを備えた半導体集積回路装
   置において、 スタンバイ時導通状態の絶縁ゲート型トランジスタのチ
   ャネル長を、非導通状態の絶縁ゲート型トランジスタの
   チャネル長より短くしたことを特徴とする、半導体集積
   回路装置。