KR940006663Y1 - I/o 회로 - Google Patents

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KR940006663Y1
KR940006663Y1 KR2019890009160U KR890009160U KR940006663Y1 KR 940006663 Y1 KR940006663 Y1 KR 940006663Y1 KR 2019890009160 U KR2019890009160 U KR 2019890009160U KR 890009160 U KR890009160 U KR 890009160U KR 940006663 Y1 KR940006663 Y1 KR 940006663Y1
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KR
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low
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transistor
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KR2019890009160U
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정수목
Original Assignee
금성일렉트론 주식회사
문정환
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus

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  • General Physics & Mathematics (AREA)
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Abstract

내용 없음.

Description

I/O회로
제1도는 종래 I/O회로도.
제2도는 본 고안에 따른 I/O회로도.
* 도면의 주요부분에 대한 부호의 설명
60,70 : 노아게이트 20,50 : 인버터
10,30 : 피모오스 트랜지스터 40 : 엔모오스 트랜지스터
본 고안은 I/O(입력/출력)단자에 적당하도록 한 I/O회로에 관한 것으로, 특히 전력 소모를 줄일 수 있도록 I/O(입력/출력) 회로에 관한 것이다.
종래 I/O(입력/출력) 회로의 구성 및 동작상태를 설명하면 다음과 같다.
먼저 제1도에서 그 구성을 보면, 인에이블 신호(EN)는 낸트게이트(6,7)의 각 한측 입력이 되고 데이타(DA)는 낸드게이트(7)의 나머지 한측 입력이 되고 낸드게이트(7)의 출력은 낸드게이트(6)의 나머지 한측입력이 되는 동시에 엔모오스 트랜지스터(4)의 게이트로 인가되고 낸드게이트(6)의 출력은 인버터(50)를 거쳐 피모오스 트랜지스터(3)의 게이트로 인가되고 피모오스 트랜지스터(3)의 소오스와 엔모오스 트랜지스터(4)의 드레인은 접속되어 I/O단자와 연결되는 동시에 인버터(2)를 거쳐 전류(i)단자와 연결되고 또 게이트가 접지된 피모오스 트랜지스터(1)의 소오스와도 연결되는 구성이다.
상기 구성회로의 동작상태를 설명하면, 인에이블 되어진 상태(EN 신호가 "하이")에서 데이타(DA)에 "하이"가 인가되면 낸드게이트(7)의 출력이 "로우"로 되므로 낸드게이트(6)의 출력은 "하이"로 되고 "하이"인 낸드게이트(6)의 출력은 인버터(50)를 거치면서 "로우"로 반전되어 피모오스 트랜지스터(3)의 게이트로 인가된다.
따라서 피모오스 트랜지스터(3)는 "온"되고 엔모오스 트랜지스터(4)는 오프되므로 I/O단자에는 "하이"가 출력되어 내부의 데이타 값이 그대로 외부단자로 출력된다.
인에이블 상태에서 데이타(DA)에 "로우"값이 인가되면 낸드게이트(7)의 출력이 "하이"로 되어 낸드게이트(6)의 출력은 "로우"로 되므로 인버터(50)의 출력은 "하이"가 된다.
따라서 피모오스 트랜지스터(3)는 "오프"되고 엔모오스 트랜지스터(4)는 "온"도므로 I/O단자에는 "로우"가 출력되어 내부의 데이타 값이 그대로 외부로 출력된다.
인에이블 신호가 "로우"일때는 입력모드로 동작한다.
그런데 상기와 같은 종래 회로는 인에이블 신호가 "하이"인 상태(출력모드)에서 데이타에 "로우"가 인가되었을시 I/O단자에 "로우"가 출력되고 이때 트랜지스터(1)를 통해서 전력소모가 크게 되는 단점이 있었다.
본 고안은 이러한 단점을 해결하기 위해 안출한 것으로 첨부도면을 참조하여 상세히 설명하면 다음과 같다.
먼저 제2도에서 그 구성을 보면, 인에이블 신호(EN)는 노아게이트(70,60)의 각 한측 입력이 되고 데이타(DA)는 노아게이트(70)의 나머지 한측 입력이 되고 노아게이트(70)의 출력은 노아게이트(60)의 한측 입력이 되는 동시에 피모오스 트랜지스터(10,30)의 게이트에 공통인가 되고 노아게이트(60)의 출력은 인버터(50)를 거쳐 피모오스 트랜지스터(40)의 게이트와 연결되고, 피모오스 트랜지스터(30)의 소오스와 엔모오스 트랜지스터(40)의 드레인은 접속되어 I/O단자와 연결되는 동시에 피모오스 트랜지스터(10)의 소오스와 연결되고 또 인버터(20)를 통해 전류(i)단자와 연결된다.
상기 구성회로의 동작상태를 보면, 인에이블 신호가 "로우"일때 (출력모드) 데이타에 "하이"가 인가되면 노아게이트(70)의 출력은 "로우"가 되므로 노아게이트(60)의 출력은 "하이"로 되고, 노아게이트(60)의 "하이" 출력은 인버터(50)를 거치면서 "로우"로 반전되어 피모오스 트랜지스터(40)의 게이트로 인가된다.
따라서 노아게이트(70)의 출력을 게이트로 인가받는 피모오스 트랜지스터(10,30)은 "온"되고 인버터(50)의 출력을 게이트로 인가받는 엔모오스 트랜지스터(40)는 "오프"되어 I/O단자에 "하이"가 출력된다.
인에이블 신호(EN)가 "로우"일때 데이타(DA)에 "로우"신호가 인가되면 노아게이트(70)의 출력은 "하이"가 되므로 노아게이트(60)의 출력은 "로우"가 되고 "로우"인 노아게이트(60)의 출력은 인버터(50)를 거쳐 "하이"로 반전되어 엔모오스 트랜지스터(40)의 게이트로 인가된다.
따라서 노아게이트(70)의 출력을 받는 피모오스 트랜지스터(10,30)는 "오프"되고 인버터(50)의 출력을 받는 엔모오스 트랜지스터(40)는 "온"되어 I/O단자에 "로우"가 출력된다.
즉 본 고안에 인에이블 신호(EN)가 "로우"(출력모드)일때 데이타에 "로우"가 인가되면 노아게이트(70)의 출력이 "하이"이고 노아게이트(60)의 출력은 "로우"이고, 인버터(50)의 출력은 "하이"가 되어 트랜지스터(10,30)는 "오프"시키고 트랜지스터(40)는 "온"시키므로 I/O단자에 로우가 출력되는데 이때 트랜지스터(10)가 "오프"되어 있으므로 "로우" 데이타 출력시의 파워 소모를 줄일 수 있는 효과가 있다.

Claims (1)

  1. 인에이블 신호(EN)와 데이타(DA)값을 입력으로 받는 노아게이트(70)와, 인에이블 신호(EN)와 상기 노아게이트(70)의 출력을 입력으로 받는 노아게이트(60)와, 상기 노아게이트(60)의 출력을 반전시키는 인버터(50)와, 상기 노아게이트(70)의 출력에 따라 온/오프 제어되는 피모오스 트랜지스터(10,30)와, 상기 인버터(50)의 출력에 따라 온/오프 제어되는 엔모오스 트랜지스터(40)를 포함하여 구성된 것을 특징으로 하는 I/O회로.
KR2019890009160U 1989-06-29 1989-06-29 I/o 회로 KR940006663Y1 (ko)

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