JPH0318045A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0318045A JPH0318045A JP15190689A JP15190689A JPH0318045A JP H0318045 A JPH0318045 A JP H0318045A JP 15190689 A JP15190689 A JP 15190689A JP 15190689 A JP15190689 A JP 15190689A JP H0318045 A JPH0318045 A JP H0318045A
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- Japan
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- voltage
- input
- signal line
- semiconductor device
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- 239000004065 semiconductor Substances 0.000 title claims description 17
- 230000015556 catabolic process Effects 0.000 claims description 4
- 238000000034 method Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は電子情報機器等に用いるＭＯＳ型トランジスタ
を使用した半導体装置に関するものである。
を使用した半導体装置に関するものである。
従来の技術
近年、半導体装置の高集積化は、目覚しいものがあり、
高集積化に伴い歩留り向上のために冗長技術が必要不可
欠になってきた。
高集積化に伴い歩留り向上のために冗長技術が必要不可
欠になってきた。
その結果、簡単な方法でパッケージ封止後に冗長回路を
使用したかどうかを確かめる方法が望まれていた。
使用したかどうかを確かめる方法が望まれていた。
以下、図面を参照しながら従来の半導体装置について説
明する。
明する。
第２図は従来の半導体装置の一例を示す回路図である。
第２図において、１は入力端子、２は入力端子１と内部
回路を接続する信号線、３はヒューズ、７は正電位の電
源配線、９ ａ ＋ ９ ｂ ．９ ｃはＭＯＳトラン
ジスタであり、信号線２と電源配線７の間にＭＯＳトラ
ンジスタ９ ａ ，９ ｂ ｒ ９ ｃとヒューズ３が
直列に接続して挿入してある。
回路を接続する信号線、３はヒューズ、７は正電位の電
源配線、９ ａ ＋ ９ ｂ ．９ ｃはＭＯＳトラン
ジスタであり、信号線２と電源配線７の間にＭＯＳトラ
ンジスタ９ ａ ，９ ｂ ｒ ９ ｃとヒューズ３が
直列に接続して挿入してある。
以上のように構成された半導体装置において冗長回路使
用時はヒューズ３を切断し、冗長回路を使用していない
場合はヒューズ３は切断しない。
用時はヒューズ３を切断し、冗長回路を使用していない
場合はヒューズ３は切断しない。
以下、その動作を説明する。
通常の動作では人力端子１に電源電圧以下の電圧を印加
し、信号線２を通して内部回路に信号を伝達する。
し、信号線２を通して内部回路に信号を伝達する。
一方、入力端子ｌに電源電圧とＭＯＳ｝ランジスタ９ａ
，９ｂ，９ｃのしきい値電圧を加え合わせた電圧（以下
、ＶＣＣ＋３ＶＴと呼ぶ）以上の電圧を印加した時、ヒ
ューズ３が切断されていない場合は、ＭＯＳトランジス
タ９ａ，９ｂ，９ｃが導通し入力端子から電源配線７に
電流が流れる。
，９ｂ，９ｃのしきい値電圧を加え合わせた電圧（以下
、ＶＣＣ＋３ＶＴと呼ぶ）以上の電圧を印加した時、ヒ
ューズ３が切断されていない場合は、ＭＯＳトランジス
タ９ａ，９ｂ，９ｃが導通し入力端子から電源配線７に
電流が流れる。
また、ヒューズ３が切断されている場合には、入力端子
１にＶｃｃ ＋ ３ ＶＴ以上の電圧を印加しても電流
は流れない。
１にＶｃｃ ＋ ３ ＶＴ以上の電圧を印加しても電流
は流れない。
以上のように、人力端子１に通常用いない高電圧を印加
した時の電流値を測定することにより、冗長回路の使用
の有無が判定できる。
した時の電流値を測定することにより、冗長回路の使用
の有無が判定できる。
発明が解決しようとする課題
しかしながら、上記のような構成では、電源配線７に正
電位の電圧が印加されている時には正常に動作するが、
電源が印加されていない時（電源？線に接地電位が印加
されている時）には、入力端子１に３Ｖｒ以上の電圧が
印加されるとリーク電流が流れてしまうという欠点を有
していた。
電位の電圧が印加されている時には正常に動作するが、
電源が印加されていない時（電源？線に接地電位が印加
されている時）には、入力端子１に３Ｖｒ以上の電圧が
印加されるとリーク電流が流れてしまうという欠点を有
していた。
すなわち、第３図に示すようにＶ７＝ｌ ｖとすると、
Ｖｃｃ−５ｖの時には入力端子に８ｖ以上の電圧を印加
しないと電流は流れないが、Ｖｃｃ＝Ｏｖではわずか３
ｖで電流が流れ始める。
Ｖｃｃ−５ｖの時には入力端子に８ｖ以上の電圧を印加
しないと電流は流れないが、Ｖｃｃ＝Ｏｖではわずか３
ｖで電流が流れ始める。
本発明は上記従来の課題を解決するものであり、電源が
Ｏｖの時にも、通常使用する入力電圧で端子にリーク電
流が流れない構造の半導体装■置を提供することを目的
とする。
Ｏｖの時にも、通常使用する入力電圧で端子にリーク電
流が流れない構造の半導体装■置を提供することを目的
とする。
課題を解決するための手段
この目的を達成するために本発明の半導体装置は入力ま
たは出力端子の電位を伝達する信号線と接地配線との間
にゲートとドレインを共通接続した複数個のＭＯＳ｝ラ
ンジスタとゲートを電源配線に接続したｐチャンネル型
ＭＯＳトランジスタとヒューズとを任意の順序で直列に
配置した構成にしたものである。
たは出力端子の電位を伝達する信号線と接地配線との間
にゲートとドレインを共通接続した複数個のＭＯＳ｝ラ
ンジスタとゲートを電源配線に接続したｐチャンネル型
ＭＯＳトランジスタとヒューズとを任意の順序で直列に
配置した構成にしたものである。
作用
この構成によって複数個のＭＯＳトランジスタのしきい
値電圧の合計の電圧以下の電圧では電流は流れないため
、電源電圧がＯｖでも通常の入力電圧で端子にリーク電
流が流れることはない。
値電圧の合計の電圧以下の電圧では電流は流れないため
、電源電圧がＯｖでも通常の入力電圧で端子にリーク電
流が流れることはない。
実施例
以下、本発明の実施例について図面を参照しながら説明
する。
する。
第１図は本発明の半導体装置の一実施例を示す回路図で
ある。第１図において、１は入力端子、２は入力端子１
と内部回路を接続する信号線、３はヒューズ、４ａ．４
ｂ．４ｃ．４ｄ，４ｅ，４ｆ．４ｇ，４ｈはｎチャンネ
ル型ＭＯＳ ｝ランジスタ、５は接地配線、７は正電位
の電源配線、８はゲートを正電位の電源配線７に接続し
たｐチャンネル型ＭＯＳトランジスタであり、信号線２
と接地配線５の間にヒューズ３とｎチャンネル型ＭＯＳ
トランジスタ４ ａ ，４ ｂ ｒ ４ ｃ ，ｐチャ
ンネル型ＭＯＳトランジスタ８、ｎチャンネル型ＭＯＳ
｝ランジスタ４ｄ．４ｅ，４ｆ．４ｇ．４ｈが直列に
接続して挿入してある。６は入力端子の静電破壊防止用
の保護トランジスタであり信号線２と接地配線５との間
に挿入してある。
ある。第１図において、１は入力端子、２は入力端子１
と内部回路を接続する信号線、３はヒューズ、４ａ．４
ｂ．４ｃ．４ｄ，４ｅ，４ｆ．４ｇ，４ｈはｎチャンネ
ル型ＭＯＳ ｝ランジスタ、５は接地配線、７は正電位
の電源配線、８はゲートを正電位の電源配線７に接続し
たｐチャンネル型ＭＯＳトランジスタであり、信号線２
と接地配線５の間にヒューズ３とｎチャンネル型ＭＯＳ
トランジスタ４ ａ ，４ ｂ ｒ ４ ｃ ，ｐチャ
ンネル型ＭＯＳトランジスタ８、ｎチャンネル型ＭＯＳ
｝ランジスタ４ｄ．４ｅ，４ｆ．４ｇ．４ｈが直列に
接続して挿入してある。６は入力端子の静電破壊防止用
の保護トランジスタであり信号線２と接地配線５との間
に挿入してある。
なお、ｎチャンネル型ＭＯＳ｝ランジスタ４ａ．４ ｂ
，４ ｃ ＋ ４ ｄ ，４ ｅ ｒ ４ ｆ ，４
ｇ Ｔ ４ ｈのしきい値電圧を加え合わせた電圧（
以下、８ＶＴｎと呼ぶ）は、入力端子１の最大定格電圧
以上で、かつ保護トランジスタ６のドレイン耐圧以下に
設計してある。
，４ ｃ ＋ ４ ｄ ，４ ｅ ｒ ４ ｆ ，４
ｇ Ｔ ４ ｈのしきい値電圧を加え合わせた電圧（
以下、８ＶＴｎと呼ぶ）は、入力端子１の最大定格電圧
以上で、かつ保護トランジスタ６のドレイン耐圧以下に
設計してある。
以上のように構成された本実施例の半導体装置において
冗長回路使用時はヒューズ３を切断し、冗長回路を使用
していない場合はヒューズ３は切断しない。
冗長回路使用時はヒューズ３を切断し、冗長回路を使用
していない場合はヒューズ３は切断しない。
以下、その動作を説明する。
通常の動作では入力端子１に電源電圧以下の電圧を印加
し、信号線２を通して内部回路に信号を伝達する。
し、信号線２を通して内部回路に信号を伝達する。
一方、入力端子１に８ＶＴｎ以上でかつ、電源電圧十Ｖ
７ ｐ ＋３ Ｖ ｒ ｎ以上の電圧を印加した時、
ヒューズ３が切断されていない場合は、ｎチャンネル型
ＭＯＳ トランジスタ４ ａ ，４ ｂ ，４ ｃ ＊
４ ｄ ｒ４ｅ，４ｆ，４ｇ．４ｈが導通し入力端子
から接地配線５に電流が流れる。
７ ｐ ＋３ Ｖ ｒ ｎ以上の電圧を印加した時、
ヒューズ３が切断されていない場合は、ｎチャンネル型
ＭＯＳ トランジスタ４ ａ ，４ ｂ ，４ ｃ ＊
４ ｄ ｒ４ｅ，４ｆ，４ｇ．４ｈが導通し入力端子
から接地配線５に電流が流れる。
また、ヒューズ３が切断されている場合には、入力端子
１に８ＶＴｎ以上でかつ、電源電圧＋ＶＴｐ＋３ＶＴｎ
以上でかつ、保護トランジスタ６のドレイン耐圧以下の
電圧を印加しても電流は流れない。
１に８ＶＴｎ以上でかつ、電源電圧＋ＶＴｐ＋３ＶＴｎ
以上でかつ、保護トランジスタ６のドレイン耐圧以下の
電圧を印加しても電流は流れない。
以上のように入力端子１に通常用いない高電圧を印加し
た時の電流値を測定することにより、冗長回路の使用の
有無が判定できる。
た時の電流値を測定することにより、冗長回路の使用の
有無が判定できる。
以上のようにこの実施例によれば複数個のｎチャンネル
型ＭＯＳトランジスタのしきい値電圧の合計の電圧以下
の電圧では電流は流れないため、Ｔｔ，’ｔＪ！Ａ電圧
がＯｖでも入力端子には最大定格電圧以下の低電圧でリ
ーク電流が流れることはない。
型ＭＯＳトランジスタのしきい値電圧の合計の電圧以下
の電圧では電流は流れないため、Ｔｔ，’ｔＪ！Ａ電圧
がＯｖでも入力端子には最大定格電圧以下の低電圧でリ
ーク電流が流れることはない。
また、製造プロセス条件の変動によりＭＯＳトランジス
タのしきい値電圧が変動してもｐチャンネル型ＭＯＳト
ランジスタ８の働きにより電源電圧以下の入力電圧で入
力端子にリーク電流が流れることはない。
タのしきい値電圧が変動してもｐチャンネル型ＭＯＳト
ランジスタ８の働きにより電源電圧以下の入力電圧で入
力端子にリーク電流が流れることはない。
なお、本実施例では、ヒューズを信号線とＭＯＳトラン
ジスタの間に挿入したが、接地配線とＭＯＳトランジス
タの間に挿入してもよいし、複数個のＭＯＳトランジス
タの間に挿入してもよいことはいうまでもない。
ジスタの間に挿入したが、接地配線とＭＯＳトランジス
タの間に挿入してもよいし、複数個のＭＯＳトランジス
タの間に挿入してもよいことはいうまでもない。
また、ｎチャンネル型ＭＯＳトランジスタの数は８個と
したが各ＭＯＳトランジスタのしきい値電圧の和が人力
端子の最大定格電圧以上でかっ、入力保護トランジスタ
のドレイン耐圧以下の範囲であればいくつであってもか
まわない。
したが各ＭＯＳトランジスタのしきい値電圧の和が人力
端子の最大定格電圧以上でかっ、入力保護トランジスタ
のドレイン耐圧以下の範囲であればいくつであってもか
まわない。
また、各ＭＯＳトランジスタのゲート長及びゲート幅を
大きくしておくことにより、製造プロセス条件の変動に
よるしきい値電圧の変動を受けにくくなり、優れた半導
体装置が得られる。
大きくしておくことにより、製造プロセス条件の変動に
よるしきい値電圧の変動を受けにくくなり、優れた半導
体装置が得られる。
さらに本実施例では、入力端子を用いたが、出力端子で
も入出力共通端子を用いてもよいことはいうまでもない
。
も入出力共通端子を用いてもよいことはいうまでもない
。
発明の効果
本発明の半導体装置によれば、人カまたは出ヵ端子の電
位を伝達する信号線と接地配線との間にゲートとドレイ
ンを共通接続した複数個のトランジスタとヒューズとを
任意の順序で直列に配置した回路構成としたことにより
、電源電圧の値にかかわらず人力端子に通常用いない高
電圧を印加した時の電流値を測定することにより冗長技
術使用の有無が容易に判定できるものである。
位を伝達する信号線と接地配線との間にゲートとドレイ
ンを共通接続した複数個のトランジスタとヒューズとを
任意の順序で直列に配置した回路構成としたことにより
、電源電圧の値にかかわらず人力端子に通常用いない高
電圧を印加した時の電流値を測定することにより冗長技
術使用の有無が容易に判定できるものである。
第１図は本発明の半導体装置の一実施例の回路図、第２
図は従来の半導体装置の回路図、第３図は従来の半導体
装置の電圧と電流の関係を示した特性図である。 １・・・・・・入力端子、２・・・・・・信号線、３・
・・・・・ヒューズ、４ａ．４ｂ．４ｃ．４ｄ，４ｅ．
４ｆ，４ｇ．４ｈ・・・・・・ｎチャンネル型ＭＯＳ
トランジスタ、５・・・・・・接地配線、６・・・・・
・入力保護トランジスタ、７・・・・・・正電位の電源
配線（またはその電源電圧〉、８・・・・・・ｐチャン
ネル型ＭＯＳ｝ランジスタ、９ａ，９ｂ．９ｃ・・・・
・・ｎチャンネル型ＭＯＳトランジスタ。 ＼つ！も手 ２一 Ｌ判長 ３−（’ユース ζ−−−＼づＩ豪害１ｋ５シう７夕
図は従来の半導体装置の回路図、第３図は従来の半導体
装置の電圧と電流の関係を示した特性図である。 １・・・・・・入力端子、２・・・・・・信号線、３・
・・・・・ヒューズ、４ａ．４ｂ．４ｃ．４ｄ，４ｅ．
４ｆ，４ｇ．４ｈ・・・・・・ｎチャンネル型ＭＯＳ
トランジスタ、５・・・・・・接地配線、６・・・・・
・入力保護トランジスタ、７・・・・・・正電位の電源
配線（またはその電源電圧〉、８・・・・・・ｐチャン
ネル型ＭＯＳ｝ランジスタ、９ａ，９ｂ．９ｃ・・・・
・・ｎチャンネル型ＭＯＳトランジスタ。 ＼つ！も手 ２一 Ｌ判長 ３−（’ユース ζ−−−＼づＩ豪害１ｋ５シう７夕
Claims (2)
- （１）入力または出力端子の電位を伝達する信号線と接
地配線との間に、ゲートとドレインを共通接続した複数
個のトランジスタと、ゲートを電源配線に接続したｐチ
ャンネル型トランジスタと、ヒューズとを任意の順序で
直列に接続して配置したことを特徴とする半導体装置。 - （２）直列に接続し配列した複数個のトランジスタのし
きい値電圧の和が、入力または出力端子の最大定格電圧
以上で、前記入力または出力端子に設けられた静電気破
壊保護回路の耐圧以下であることを特徴とする特許請求
の範囲第１項に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15190689A JPH0318045A (ja) | 1989-06-14 | 1989-06-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15190689A JPH0318045A (ja) | 1989-06-14 | 1989-06-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0318045A true JPH0318045A (ja) | 1991-01-25 |
Family
ID=15528780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15190689A Pending JPH0318045A (ja) | 1989-06-14 | 1989-06-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0318045A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8092134B2 (en) | 2006-06-09 | 2012-01-10 | Mitsubishi Heavy Industries, Ltd. | Fastener |
| US8482897B2 (en) | 2007-05-21 | 2013-07-09 | Mitsubishi Heavy Industries, Ltd. | Aircraft assembly and method for manufacturing the same |
| US8651413B2 (en) | 2007-09-28 | 2014-02-18 | Mitsubishi Heavy Industries | Lightning-protection fastener |
-
1989
- 1989-06-14 JP JP15190689A patent/JPH0318045A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8092134B2 (en) | 2006-06-09 | 2012-01-10 | Mitsubishi Heavy Industries, Ltd. | Fastener |
| US8482897B2 (en) | 2007-05-21 | 2013-07-09 | Mitsubishi Heavy Industries, Ltd. | Aircraft assembly and method for manufacturing the same |
| US8651413B2 (en) | 2007-09-28 | 2014-02-18 | Mitsubishi Heavy Industries | Lightning-protection fastener |
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