JPH0374863A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0374863A JPH0374863A JP1210943A JP21094389A JPH0374863A JP H0374863 A JPH0374863 A JP H0374863A JP 1210943 A JP1210943 A JP 1210943A JP 21094389 A JP21094389 A JP 21094389A JP H0374863 A JPH0374863 A JP H0374863A
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- Japan
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- voltage
- terminal
- input terminal
- semiconductor device
- signal line
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- 239000004065 semiconductor Substances 0.000 title claims description 17
- 238000010586 diagram Methods 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は電子情報機器に用いるＭＯ３型トランジスタを
使用した半導体装置に関するものである。
使用した半導体装置に関するものである。
従来の技術
近年、半導体装置の高集積化は、目覚しいものがあり、
高集積化に伴い歩留り向上のために冗長技術が必要不可
欠になってきた。
高集積化に伴い歩留り向上のために冗長技術が必要不可
欠になってきた。
その結果、簡単な方法でパッケージ封止後に冗長回路を
使用したかどうかを確かめる方法も実用されている。
使用したかどうかを確かめる方法も実用されている。
以下、図面を参照しながら従来の半導体装置について説
明する。
明する。
第２図は、従来の半導体装置の一例を示す等価回路図で
ある。第２図において、ｌは入力端子、２は入力端子ｌ
と内部回路とを接続する信号線、３はヒユーズ、７は正
電位の電源、８ａ、８ｂ。
ある。第２図において、ｌは入力端子、２は入力端子ｌ
と内部回路とを接続する信号線、３はヒユーズ、７は正
電位の電源、８ａ、８ｂ。
８ｃはＭＯＳトランジスタであり、信号線２と電＊７と
の間にＭＯＳ トランジスタ８ａ、８ｂ。
の間にＭＯＳ トランジスタ８ａ、８ｂ。
８ｃとヒユーズ３とが直列に接続されている。
このように構成された半導体装置は、冗長回路使用時に
ヒユーズ３を切断し、冗長回路を使用していない場合に
はヒユーズ３を切断しない。
ヒユーズ３を切断し、冗長回路を使用していない場合に
はヒユーズ３を切断しない。
通常の動作では入力端子１に電源電圧以下の電圧を印加
し、信号線２を通して内部回路に信号を伝達する。
し、信号線２を通して内部回路に信号を伝達する。
一方、入力端子１に電源電圧とＭＯＳトランジスタ８ａ
、８ｂ、８ｃの各しきい値電圧とを加え合わせた電圧（
以下、Ｖｃｃ ＋ ３ Ｖ７と呼ぶ）以上の電圧を印加
した時、ヒユーズ３が切断されていない場合は、ＭＯＳ
トランジスタ８ａ、８ｂ、８ｃが導通し、入力端子から
電源ライン７に電流が流れる。
、８ｂ、８ｃの各しきい値電圧とを加え合わせた電圧（
以下、Ｖｃｃ ＋ ３ Ｖ７と呼ぶ）以上の電圧を印加
した時、ヒユーズ３が切断されていない場合は、ＭＯＳ
トランジスタ８ａ、８ｂ、８ｃが導通し、入力端子から
電源ライン７に電流が流れる。
また、ヒユーズが切断されている場合には、入力端子１
に（Ｖｃｃ＋３Ｖ丁）以上の電圧を印加しても電流は流
れない。
に（Ｖｃｃ＋３Ｖ丁）以上の電圧を印加しても電流は流
れない。
以上のように、入力端子１に通常用いない高電圧を印加
した時の電流値を測定することにより、冗長回路の使用
の有無が判定できる。
した時の電流値を測定することにより、冗長回路の使用
の有無が判定できる。
発明が解決しようとする課題
しかしながら、第２図のような等価回路構成では、電源
ライン７に正電位の電圧が印加されている時には正常に
動作するが、電源が印加されていない時（電源に接地電
位が印加されている時〉には、入力端子１に３ＶＴ以上
の電圧が印加されるとリーク電流が流れてしまうという
欠点を有していた。
ライン７に正電位の電圧が印加されている時には正常に
動作するが、電源が印加されていない時（電源に接地電
位が印加されている時〉には、入力端子１に３ＶＴ以上
の電圧が印加されるとリーク電流が流れてしまうという
欠点を有していた。
すなわち、第３図に示すようにＶ７＝１ｖとすると、Ｖ
ｃｃ＝５ｖの時には入力端子に８ｖ以上の電圧を印加し
ないと電流は流れないが、ｖｃｃ＝ＯＶではわずか３ｖ
で電流が流れ始める。
ｃｃ＝５ｖの時には入力端子に８ｖ以上の電圧を印加し
ないと電流は流れないが、ｖｃｃ＝ＯＶではわずか３ｖ
で電流が流れ始める。
本発明は上記従来の課題を解決するものであり、電源が
Ｏｖの時にも、通常使用する入力電圧で端子にリーク電
流が流れない構造の半導体装置を提供することを目的と
する。
Ｏｖの時にも、通常使用する入力電圧で端子にリーク電
流が流れない構造の半導体装置を提供することを目的と
する。
課題を解決するための手段
この目的を達成するために本発明の半導体装置は入力ま
たは出力端子の電位を伝達する信号線と接地配線との間
にゲートとドレインを共通接続した複数個のＭＯＳ）ラ
ンジスタとヒユーズとを任意の順序で直列に配置した構
成にしたものである。
たは出力端子の電位を伝達する信号線と接地配線との間
にゲートとドレインを共通接続した複数個のＭＯＳ）ラ
ンジスタとヒユーズとを任意の順序で直列に配置した構
成にしたものである。
作用
この構成によって、信号線の電圧を複数個のＭＯＳ）ラ
ンジスタのしきい値電圧の合計の電圧以下の電圧にすれ
ば電流が流れないため、電源電圧が○Ｖでも通常の入力
電圧で端子にリーク電流が流れることはない。
ンジスタのしきい値電圧の合計の電圧以下の電圧にすれ
ば電流が流れないため、電源電圧が○Ｖでも通常の入力
電圧で端子にリーク電流が流れることはない。
実施例
以下、本発明の実施例について、図面を参照しながら説
明する。
明する。
第１図は本発明の半導体装置の一実施例を示す等価回路
である。第１図において、１は入力端子、２は入力端子
１と内部回路を接続する信号線、３はヒユーズ、４ａ、
４ｂ、４ｃ、４ｄ。
である。第１図において、１は入力端子、２は入力端子
１と内部回路を接続する信号線、３はヒユーズ、４ａ、
４ｂ、４ｃ、４ｄ。
４ｅ＋ ４ｆｔ ４ｇ、４ｈはＭＯＳ ）ランジスタ、
５は接地配線であり、信号線２と接地配線５との間に、
ヒユーズ３とＭＯＳ）ランジスタ４ａ。
５は接地配線であり、信号線２と接地配線５との間に、
ヒユーズ３とＭＯＳ）ランジスタ４ａ。
４ｂ、４Ｃ２４ｄ、４ｅ、４ｆ、４ｇ、４ｈとが直列に
接続されている。６は入力端子の静電破壊防止用の保護
トランジスタであり、信号線２と接地配線５との間に挿
入しである。
接続されている。６は入力端子の静電破壊防止用の保護
トランジスタであり、信号線２と接地配線５との間に挿
入しである。
なお、ＭＯＳトランジスタ４ａ、４ｂ、４ｃ。
４ｄ、４ｅ、４ｆ、 ４ｇ、４ｈの各しきい値電圧を加
え合わせた電圧（以下、８ＶＴと呼ぶ〉は、入力端子１
の最大定格電圧以上で、かつ保護トランジスタ６のドレ
イン耐圧以下に設計しである。
え合わせた電圧（以下、８ＶＴと呼ぶ〉は、入力端子１
の最大定格電圧以上で、かつ保護トランジスタ６のドレ
イン耐圧以下に設計しである。
以上のように構成された本実施例の半導体装置において
、冗長回路使用時はヒユーズ３を切断し、冗長回路を使
用していない場合にはヒユーズ３を切断しない。
、冗長回路使用時はヒユーズ３を切断し、冗長回路を使
用していない場合にはヒユーズ３を切断しない。
通常の動作では入力端子１に電源電圧以下の電圧を印加
し、信号線２を通して内部回路に信号を伝達する。
し、信号線２を通して内部回路に信号を伝達する。
一方、入力端子１に８ＶＴ以上の電圧を印加した時、ヒ
ユーズ３が切断されていない場合は、ＭＯＳ）ランジス
タ４ ａ 、４ ｂ 、４ ｃ ＊ ４ ｄ ＋４ｅ、
４ｆ、４ｇ、４ｈが導通し、入力端子から接地配線５に
電流が流れる。
ユーズ３が切断されていない場合は、ＭＯＳ）ランジス
タ４ ａ 、４ ｂ 、４ ｃ ＊ ４ ｄ ＋４ｅ、
４ｆ、４ｇ、４ｈが導通し、入力端子から接地配線５に
電流が流れる。
また、ヒユーズ３が切断されている場合には、入力端子
１に８ＶＴ以上で保護トランジスタ８のドレイン耐圧以
下の電圧を印加しても電流は流れない。
１に８ＶＴ以上で保護トランジスタ８のドレイン耐圧以
下の電圧を印加しても電流は流れない。
以上のように入力端子１に、通常では用いないような高
電圧を印加した時の電流値を測定することにより、冗長
回路の使用の有無が判定できる。
電圧を印加した時の電流値を測定することにより、冗長
回路の使用の有無が判定できる。
以上のように、この実施例によれば複数個のＭＯＳ）ラ
ンジスタの各しきい値電圧の合計の電圧以下の電圧では
電流は流れないため、電源電圧がＯｖでも入力端子には
最大定格電圧以下の低電圧でリーク電流が流れることは
ない。
ンジスタの各しきい値電圧の合計の電圧以下の電圧では
電流は流れないため、電源電圧がＯｖでも入力端子には
最大定格電圧以下の低電圧でリーク電流が流れることは
ない。
なお、本実施例では、ヒユーズを信号線とＭＯＳトラン
ジスタとの間に挿入したが、接地配線とＭＯＳトランジ
スタとの間に挿入してもよいし、複数のＭＯＳ）ランジ
スタの相互間に挿入してもよいことはいうまでもない。
ジスタとの間に挿入したが、接地配線とＭＯＳトランジ
スタとの間に挿入してもよいし、複数のＭＯＳ）ランジ
スタの相互間に挿入してもよいことはいうまでもない。
また、ＭＯＳトランジスタの数は８個としたが、各ＭＯ
Ｓ）ランジスタのしきい値電圧の和が入力端子の最大定
格電圧以上でかつ入力保護トランジスタのドレイン耐圧
以下の範囲であればいくつであってもかまわない。
Ｓ）ランジスタのしきい値電圧の和が入力端子の最大定
格電圧以上でかつ入力保護トランジスタのドレイン耐圧
以下の範囲であればいくつであってもかまわない。
また、各ＭＯＳトランジスタのゲート長及びゲート幅を
大きくしておくことにより、製造プロセス条件の変動に
よるしきい値電圧の変動を受けにくくなり、優れた半導
体装置が得られる。
大きくしておくことにより、製造プロセス条件の変動に
よるしきい値電圧の変動を受けにくくなり、優れた半導
体装置が得られる。
さらに、本実施例では、入力端子を用いたが、出力端子
でも入出力共通端子を用いてもよいことはいうまでもな
い。
でも入出力共通端子を用いてもよいことはいうまでもな
い。
発明の効果
本発明の半導体装置によれば、入力または出力端子の電
位を伝達する信号線と接地配線との間に、ゲートおよび
ドレインを各共通接続した複数個のトランジスタとヒユ
ーズとを任意の順序で１列に配置した回路構成としたこ
とにより電源電圧の値にかかわらず、入力端子に通常で
は用いないような高電圧を印加した時の電流値を測定す
ることにより、冗長技術の使用の有無が容易に判定でき
る。
位を伝達する信号線と接地配線との間に、ゲートおよび
ドレインを各共通接続した複数個のトランジスタとヒユ
ーズとを任意の順序で１列に配置した回路構成としたこ
とにより電源電圧の値にかかわらず、入力端子に通常で
は用いないような高電圧を印加した時の電流値を測定す
ることにより、冗長技術の使用の有無が容易に判定でき
る。
第１図は本発明の半導体装置の一実施例の等価回路図、
第２図は従来の半導体装置の等価回路図、第３図は従来
の半導体装置の電圧と電流の関係を示した特性図である
。 １・・・・・・入力端子、２・・・・・・信号線、３・
・・・・・ヒユーズ、４ ａ ＋ ４ ｂ 、４ ｃ
、４ ｄ −４ｅ ｒ ４ ｆ ｔ ４ ｇ ＋４ｈ・
・・・・・ＭＯＳトランジスタ、５・・・・・・接地配
線、６・・・・・・入力保護トランジスタ、７・・・・
・・正電位の電源ライン（またはその電源電圧）、８ａ
、８ｂ。 ８ｃ・・・・・・ＭＯ８ｈラントランジスタ人の氏名
弁理士 粟野重孝 ほか１名／−一一人力扁チ
第２図は従来の半導体装置の等価回路図、第３図は従来
の半導体装置の電圧と電流の関係を示した特性図である
。 １・・・・・・入力端子、２・・・・・・信号線、３・
・・・・・ヒユーズ、４ ａ ＋ ４ ｂ 、４ ｃ
、４ ｄ −４ｅ ｒ ４ ｆ ｔ ４ ｇ ＋４ｈ・
・・・・・ＭＯＳトランジスタ、５・・・・・・接地配
線、６・・・・・・入力保護トランジスタ、７・・・・
・・正電位の電源ライン（またはその電源電圧）、８ａ
、８ｂ。 ８ｃ・・・・・・ＭＯ８ｈラントランジスタ人の氏名
弁理士 粟野重孝 ほか１名／−一一人力扁チ
Claims (2)
- （１）入力または出力端子の電位を伝達する信号線と接
地配線との間に、ゲートとドレインとを共通接続した複
数個のトランジスタとヒューズとの直列接続体をそなえ
た半導体装置。 - （２）直列接続した複数個のトランジスタのしきい値電
圧の和が、入力または出力端子の最大定格電圧以上で、
前記入力または出力端子に設けられた静電気保護回路の
耐圧以下である請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1210943A JPH0374863A (ja) | 1989-08-16 | 1989-08-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1210943A JPH0374863A (ja) | 1989-08-16 | 1989-08-16 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0374863A true JPH0374863A (ja) | 1991-03-29 |
Family
ID=16597662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1210943A Pending JPH0374863A (ja) | 1989-08-16 | 1989-08-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0374863A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06152352A (ja) * | 1992-11-09 | 1994-05-31 | Mitsubishi Electric Corp | 半導体集積回路 |
-
1989
- 1989-08-16 JP JP1210943A patent/JPH0374863A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06152352A (ja) * | 1992-11-09 | 1994-05-31 | Mitsubishi Electric Corp | 半導体集積回路 |
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