JPS6016438A - Ｍｏｓ集積回路 - Google Patents
Ｍｏｓ集積回路Info
- Publication number
- JPS6016438A JPS6016438A JP58124404A JP12440483A JPS6016438A JP S6016438 A JPS6016438 A JP S6016438A JP 58124404 A JP58124404 A JP 58124404A JP 12440483 A JP12440483 A JP 12440483A JP S6016438 A JPS6016438 A JP S6016438A
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- JP
- Japan
- Prior art keywords
- terminal
- integrated circuit
- diode
- monitor
- input terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はＭＯＳ（絶縁ゲート型）集積回路に係シ、特に
内蔵されたモニタ素子のチェックの容易化が図られた集
積回路に関する。
内蔵されたモニタ素子のチェックの容易化が図られた集
積回路に関する。
Ｍｏｓ集積回路を製造する場合には、集積回路チップ内
にモニタ素子（例えばトランジスタ）を内蔵させること
が多い。このモニタ素子は、これを内蔵する集積回路に
係る各種プロセスパラメータおよび素子単体の電気特性
を集積回路の製造段階でチェックするときに使用される
。
にモニタ素子（例えばトランジスタ）を内蔵させること
が多い。このモニタ素子は、これを内蔵する集積回路に
係る各種プロセスパラメータおよび素子単体の電気特性
を集積回路の製造段階でチェックするときに使用される
。
ところで、従来のモニタ素子は、その集積回路の動作す
る素子（以下、製品素子と言う）とは全く独立した存在
として設けられていた。そし°Ｃ１上記モニタ素子の端
子が集積回路パッケージ外へ引き出されていない場合（
通常はピン数の増大およびパッケージの大型化を避ける
べく端子は引き出されていない）、集積回路チップのパ
ッケージング前にモニタ素子専用の触針を使用してモニ
タ素子のチェックを行なう必要があった。
る素子（以下、製品素子と言う）とは全く独立した存在
として設けられていた。そし°Ｃ１上記モニタ素子の端
子が集積回路パッケージ外へ引き出されていない場合（
通常はピン数の増大およびパッケージの大型化を避ける
べく端子は引き出されていない）、集積回路チップのパ
ッケージング前にモニタ素子専用の触針を使用してモニ
タ素子のチェックを行なう必要があった。
換言すれば、上記のようなモニタ素子を内蔵する集積回
路にあっては、製品素子用め触針とは別にモニタ素子専
用の触針を用意する必要があるので、集積回路のチェッ
クに際して不便であると同時にチェック装置の価格が高
くなる。
路にあっては、製品素子用め触針とは別にモニタ素子専
用の触針を用意する必要があるので、集積回路のチェッ
クに際して不便であると同時にチェック装置の価格が高
くなる。
また、集積回路チップ後には、外部からモニタ素子を使
用してチェックを行なうことができない。
用してチェックを行なうことができない。
本発明は上記の事情に鑑みてなされたもので、モニタ素
子専用の触針を利用することなく、シかもパッケージン
グの前、後のいずれにおいてもモニタ素子のチェックが
可能なＭＯ８集積回路を提供するものである。
子専用の触針を利用することなく、シかもパッケージン
グの前、後のいずれにおいてもモニタ素子のチェックが
可能なＭＯ８集積回路を提供するものである。
即ち、本発明は、モニタ素子を内蔵するＭＯ８集積回路
において、モニタ端子の所定端子と集積回路入力端子と
の間に接続された大電流切断型のフユーズ素子と、この
フユーズ素子および上記モニタ素子の接続点と集積回路
電源端子あるいは集積回路接地端子との間に極性が所定
の向きとなるように接続されたダイオードとを具備し、
上記入力端子にモニタ素子測定入力が与えられたときに
はダイオードが逆バイアスになって非導通状態となシ、
上記入力端子に集積回路電源電圧よシ充分高い電圧ある
いは接地電位よシ充分低い電圧が与えられたときにはフ
ユーズ素子およびダイオードに大電流が流れてフユーズ
素子が切断されるようにダイオードの極性の向きが定め
られていることを特徴とするものである。
において、モニタ端子の所定端子と集積回路入力端子と
の間に接続された大電流切断型のフユーズ素子と、この
フユーズ素子および上記モニタ素子の接続点と集積回路
電源端子あるいは集積回路接地端子との間に極性が所定
の向きとなるように接続されたダイオードとを具備し、
上記入力端子にモニタ素子測定入力が与えられたときに
はダイオードが逆バイアスになって非導通状態となシ、
上記入力端子に集積回路電源電圧よシ充分高い電圧ある
いは接地電位よシ充分低い電圧が与えられたときにはフ
ユーズ素子およびダイオードに大電流が流れてフユーズ
素子が切断されるようにダイオードの極性の向きが定め
られていることを特徴とするものである。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図はｃｔｔ（ｏｓ集積回路１の一部を示しておシ、
その内部には製品素子群２（本例では２個のＣＭＯＳイ
ンバータ３，４を示している）のほかにモニタ素子５、
ダイオード６．７おＬび７ユーズ素子８，９が形成され
ておシ、さらに外部ピンとして電源端子１０、接地端子
１１、第１入力端子１２、第２入力端子１３、第１出力
端子１４、第２出力端子１５等が設けられている。上記
モニタ素子５はたとえばＮチャンネルエンハンスメント
型のＭＯＳ）ランジスタテ力１らなシ、このトランジス
タＴのソースは接地端子１１：二接続され、ドレインは
フユーズ素子８を介して第１入力端子１２に接続される
と共にダイオード６を順方向に介して電源端子１０に接
続されている。また、上記トランジスタＴのゲートは、
フユーズ素子９を介して第２入力端子１３に接続される
と共にダイオード２を逆方向に介して接地端子１１に接
続されている。したがって、一方のダイオード６は、フ
ユーズ素子８を介してアノードに接続される第１入力端
子１２の電位が電源端子１０の電位ニジ低ｂ）ときには
逆バイアスが与えられて非導通状態になる。また、他方
のダイオード２は、フユーズ素子９を介してカソードに
接続される第２入力端子１３の電位が接地端子１１の電
位より高いときには逆バイアスが与えられて非導通状態
になる０ なお、前記製品素子群２は直接に前記各端子１０．１１
，１２，１３，１４．１５に接続されている。
その内部には製品素子群２（本例では２個のＣＭＯＳイ
ンバータ３，４を示している）のほかにモニタ素子５、
ダイオード６．７おＬび７ユーズ素子８，９が形成され
ておシ、さらに外部ピンとして電源端子１０、接地端子
１１、第１入力端子１２、第２入力端子１３、第１出力
端子１４、第２出力端子１５等が設けられている。上記
モニタ素子５はたとえばＮチャンネルエンハンスメント
型のＭＯＳ）ランジスタテ力１らなシ、このトランジス
タＴのソースは接地端子１１：二接続され、ドレインは
フユーズ素子８を介して第１入力端子１２に接続される
と共にダイオード６を順方向に介して電源端子１０に接
続されている。また、上記トランジスタＴのゲートは、
フユーズ素子９を介して第２入力端子１３に接続される
と共にダイオード２を逆方向に介して接地端子１１に接
続されている。したがって、一方のダイオード６は、フ
ユーズ素子８を介してアノードに接続される第１入力端
子１２の電位が電源端子１０の電位ニジ低ｂ）ときには
逆バイアスが与えられて非導通状態になる。また、他方
のダイオード２は、フユーズ素子９を介してカソードに
接続される第２入力端子１３の電位が接地端子１１の電
位より高いときには逆バイアスが与えられて非導通状態
になる０ なお、前記製品素子群２は直接に前記各端子１０．１１
，１２，１３，１４．１５に接続されている。
また、ｒＪｉＪ記フユーズ素子８，９は、たとえば第２
図（ａ）（二示すようにアルミニウム配線２１の一部が
細く形成されたものであって、大電流が流れると細い部
分が溶断するようになっている、あるいば第２図（ｂ）
に示すようにアルミニウム配線２２．２３間に多結晶シ
リコン２４が接続されたものであって、大電流が流れる
と多結晶シリコン２４が発熱して溶断するようになって
Ｘ／Ｘる０ 而して、上記構成の集積回路によれば、製造者がパッケ
ージングの前、後いずれでもモニタ素子５のチェックを
行なうことが可能であるＯ即ち、モニタ素子５であるト
ランジスタＴのド十イン、ゲート、ソースが各対応して
第１人力端子１２、第２入力端子１３、接地端子１１に
接続されている。したがって、製品素子用触針（図示せ
ず）を使用し、上記各端子１２，１３゜１４を通じてト
ランジスタＴの電気的特性を測定することが可能である
。この場合、第１入力端子１２の印加電位を電源端子１
ｏの電位ニジも低く設定し、第２入力端子１３の印加電
位を接地端子１１の電位よシも高く設定することによシ
、ダイオード６．７はそれぞれ逆バイアスになって非導
通状態になるので、測定に際して支障はない。
図（ａ）（二示すようにアルミニウム配線２１の一部が
細く形成されたものであって、大電流が流れると細い部
分が溶断するようになっている、あるいば第２図（ｂ）
に示すようにアルミニウム配線２２．２３間に多結晶シ
リコン２４が接続されたものであって、大電流が流れる
と多結晶シリコン２４が発熱して溶断するようになって
Ｘ／Ｘる０ 而して、上記構成の集積回路によれば、製造者がパッケ
ージングの前、後いずれでもモニタ素子５のチェックを
行なうことが可能であるＯ即ち、モニタ素子５であるト
ランジスタＴのド十イン、ゲート、ソースが各対応して
第１人力端子１２、第２入力端子１３、接地端子１１に
接続されている。したがって、製品素子用触針（図示せ
ず）を使用し、上記各端子１２，１３゜１４を通じてト
ランジスタＴの電気的特性を測定することが可能である
。この場合、第１入力端子１２の印加電位を電源端子１
ｏの電位ニジも低く設定し、第２入力端子１３の印加電
位を接地端子１１の電位よシも高く設定することによシ
、ダイオード６．７はそれぞれ逆バイアスになって非導
通状態になるので、測定に際して支障はない。
そして、上記測定の終了後に、第１入力端子１２に電源
端子１０よシ充分高い電圧を印加することによシ、７ユ
ーズ素子８およびダイオード６に大電流を流してフユー
ズ素子８を切断することが可能である。同様に、第２入
力端子１３に接地端子１１よシ充分低い電圧を印加する
ことによシ、ダイオード７およびフユーズ素子９に大電
流を流してフユーズ素子９を切断することが可能である
。これによって、上記トランジスタＴは各入力端子１２
．１３から切り離される。また、上記場合に、製品素子
群２は入力インピーダンスが充分高いので、入力端子の
電圧印加によって支障が生じることはない。
端子１０よシ充分高い電圧を印加することによシ、７ユ
ーズ素子８およびダイオード６に大電流を流してフユー
ズ素子８を切断することが可能である。同様に、第２入
力端子１３に接地端子１１よシ充分低い電圧を印加する
ことによシ、ダイオード７およびフユーズ素子９に大電
流を流してフユーズ素子９を切断することが可能である
。これによって、上記トランジスタＴは各入力端子１２
．１３から切り離される。また、上記場合に、製品素子
群２は入力インピーダンスが充分高いので、入力端子の
電圧印加によって支障が生じることはない。
なお、本発明は上記実施例に限定されることなく種々の
変形実施が可能である。即ち、上記実施例では、トラン
ジスタＴのゲートをダイオード７を介して接地端子１１
に接続したが、ダイオード７に代えて第３図に示すよう
にダイオード７′を順方向に介して電源端子１０に接続
しても↓く、この場合には第２入力端子１３の電位を電
源端子１０の電位よシ低くすることに工って上記ダイオ
ード１′を非導通状態にし、第２入力端子１３の電位を
電源端子１０の電位よシ充分高くすることによりフユー
ズ素子９お工び上記ダイオード２′に大電流を流して上
記フユーズ素子９を切断することが可能である。
変形実施が可能である。即ち、上記実施例では、トラン
ジスタＴのゲートをダイオード７を介して接地端子１１
に接続したが、ダイオード７に代えて第３図に示すよう
にダイオード７′を順方向に介して電源端子１０に接続
しても↓く、この場合には第２入力端子１３の電位を電
源端子１０の電位よシ低くすることに工って上記ダイオ
ード１′を非導通状態にし、第２入力端子１３の電位を
電源端子１０の電位よシ充分高くすることによりフユー
ズ素子９お工び上記ダイオード２′に大電流を流して上
記フユーズ素子９を切断することが可能である。
また、上記実施例では、トランジスタＴのソースを接地
端子１１に直接接続し、ドレインをツユ・−ズ素子８を
介し°Ｃ第１入力端子１２に接続したが、これに代えて
上記ドレインを電源端子１０に直接接続し、ソースをフ
ユーズ素子（図示せず）を介して第１入力端子１２に接
続すると共にダイオード（図示せず）を介して接地端子
１１に接続してもよい。これによって、上記ドレイン、
ソースのいずれか一方に接続されたフユーズ素子を切断
することによって、モニタ用のトランジスタＴを非使用
状態に設定す （ることができる。一般的に言えば、集
積回路にｎ端子壓モニタ素子を内蔵させる場合、そのｎ
端子のうち多くとも１端子を電源端子あるいは接地端子
に接続し、残シの（ｎ−１）個もしくはｎ個の端子をそ
れぞれフユーズ素子を介して入力端子に接続すればよい
。
端子１１に直接接続し、ドレインをツユ・−ズ素子８を
介し°Ｃ第１入力端子１２に接続したが、これに代えて
上記ドレインを電源端子１０に直接接続し、ソースをフ
ユーズ素子（図示せず）を介して第１入力端子１２に接
続すると共にダイオード（図示せず）を介して接地端子
１１に接続してもよい。これによって、上記ドレイン、
ソースのいずれか一方に接続されたフユーズ素子を切断
することによって、モニタ用のトランジスタＴを非使用
状態に設定す （ることができる。一般的に言えば、集
積回路にｎ端子壓モニタ素子を内蔵させる場合、そのｎ
端子のうち多くとも１端子を電源端子あるいは接地端子
に接続し、残シの（ｎ−１）個もしくはｎ個の端子をそ
れぞれフユーズ素子を介して入力端子に接続すればよい
。
また、上記実施例は、ＣＭＯ８集積回路を示したが、本
発明は−ＮチャンネルＭＯ８集積回路お工びＰチャンネ
ル！４０Ｓ集積回路にも適用可能である。
発明は−ＮチャンネルＭＯ８集積回路お工びＰチャンネ
ル！４０Ｓ集積回路にも適用可能である。
上述したように本発明のＭＯ８集積回路に工れば、そニ
タ素子用の触針を使用することなく、しかもパッケージ
ングの前、後のいずれにおいてもモニタ素子のチェック
が可能であシ、その量産に際してチェック装置の低減化
が可能になると共に、パッケージング後においてモニタ
チェックによる特性チェックが可能になるなどの利点が
ある。
タ素子用の触針を使用することなく、しかもパッケージ
ングの前、後のいずれにおいてもモニタ素子のチェック
が可能であシ、その量産に際してチェック装置の低減化
が可能になると共に、パッケージング後においてモニタ
チェックによる特性チェックが可能になるなどの利点が
ある。
第１図は本発明に係るＭＯ８集積回路の一実施例を示す
回路図、第２図（ａ）および第２図（ｂ）は第１図のフ
ユーズ素子の相異なる構成例を示す平面図、第３図は本
発明の他の実施例を示す回路図である。 ２・・・製品素子群、５・・・モニタ素子、６．７’。 １・・・ダイオード、８，９・・・フユーズ素子、１０
・・・電源端子、１１・・・接地端子、１２．１３・・
・入力端子、１４，１５・・・出力端子。
回路図、第２図（ａ）および第２図（ｂ）は第１図のフ
ユーズ素子の相異なる構成例を示す平面図、第３図は本
発明の他の実施例を示す回路図である。 ２・・・製品素子群、５・・・モニタ素子、６．７’。 １・・・ダイオード、８，９・・・フユーズ素子、１０
・・・電源端子、１１・・・接地端子、１２．１３・・
・入力端子、１４，１５・・・出力端子。
Claims (1)
- モニタ素子を内蔵するＭＯ８集積回路において、モニタ
端子の所定端子と集積回路入力端子との間に接続された
大電流切断塵のフユーズ素子と、このフユーズ素子およ
び上記モニタ素子の接続点と集積回路電源端子あるいは
集積回路接地端子との間に極性が所定の向きとなるよう
に接続されたダイオードとを具備し、上記入力端子にモ
ニタ素子測定入力が与えられたときには、ダイオードが
逆バイアスになって非導通状態となシ、上記入力端子に
集積回路電源電圧より充分高い電圧あるいは接地電圧ヨ
シ充分低い電圧が与えられたときにはフユーズ素子およ
びダイオードに大電流が流れてフユーズ素子が切断され
るようにダイオードの極性の向きが定められていること
を特徴とするＭＯ８集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58124404A JPS6016438A (ja) | 1983-07-08 | 1983-07-08 | Ｍｏｓ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58124404A JPS6016438A (ja) | 1983-07-08 | 1983-07-08 | Ｍｏｓ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6016438A true JPS6016438A (ja) | 1985-01-28 |
Family
ID=14884609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58124404A Pending JPS6016438A (ja) | 1983-07-08 | 1983-07-08 | Ｍｏｓ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6016438A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62193742U (ja) * | 1986-05-31 | 1987-12-09 | ||
| JPS63116442A (ja) * | 1986-11-05 | 1988-05-20 | Fujitsu Ltd | 半導体集積回路 |
| US5545904A (en) * | 1986-01-17 | 1996-08-13 | Quick Technologies Ltd. | Personalizable gate array devices |
| US5679967A (en) * | 1985-01-20 | 1997-10-21 | Chip Express (Israel) Ltd. | Customizable three metal layer gate array devices |
-
1983
- 1983-07-08 JP JP58124404A patent/JPS6016438A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5619062A (en) * | 1985-01-20 | 1997-04-08 | Chip Express (Israel) Ltd. | Personalizable gate array devices |
| US5679967A (en) * | 1985-01-20 | 1997-10-21 | Chip Express (Israel) Ltd. | Customizable three metal layer gate array devices |
| US5545904A (en) * | 1986-01-17 | 1996-08-13 | Quick Technologies Ltd. | Personalizable gate array devices |
| JPS62193742U (ja) * | 1986-05-31 | 1987-12-09 | ||
| JPS63116442A (ja) * | 1986-11-05 | 1988-05-20 | Fujitsu Ltd | 半導体集積回路 |
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