JPS5967705A - Ｍｏｓｆｅｔ演算増幅器 - Google Patents
Ｍｏｓｆｅｔ演算増幅器Info
- Publication number
- JPS5967705A JPS5967705A JP17657482A JP17657482A JPS5967705A JP S5967705 A JPS5967705 A JP S5967705A JP 17657482 A JP17657482 A JP 17657482A JP 17657482 A JP17657482 A JP 17657482A JP S5967705 A JPS5967705 A JP S5967705A
- Authority
- JP
- Japan
- Prior art keywords
- transistors
- trs
- transistor
- selecting
- offset adjustment
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明ｄ１、差動増幅器を初段に用いたＭＯ８ＦＥＴ演
算増幅器に関するものである。
算増幅器に関するものである。
従来、ＭＯ８ＦＥＴ演算増幅器の初段は、第１図のよう
な差動増幅器によって構成されていた。
な差動増幅器によって構成されていた。
トランジスタ１．２のソースはそれぞれ抵抗７゜８を通
して正電源ＶＤＤ に接続され、トランジスタ３，４
のソースはトランジスタ５を通して負ｆｌＬ源ｙｓｓ
に接続されている。またトランジスタ１と２のゲート
は結線され、トランジスタ１と３のドレインの接続点に
結線されている。差動出力６はトランジスタ２及び４の
接続点から取り出される。トランジスタ３及び４のゲー
トには信号が入力され、トランジスタ５のゲートには一
定電圧がかかっている。
して正電源ＶＤＤ に接続され、トランジスタ３，４
のソースはトランジスタ５を通して負ｆｌＬ源ｙｓｓ
に接続されている。またトランジスタ１と２のゲート
は結線され、トランジスタ１と３のドレインの接続点に
結線されている。差動出力６はトランジスタ２及び４の
接続点から取り出される。トランジスタ３及び４のゲー
トには信号が入力され、トランジスタ５のゲートには一
定電圧がかかっている。
ところで、上記のような回路を集積化する場合、レイア
ウト上の位置関係及びプロセスのバラツキ等から、例え
ばトランジスタ６及び４を全く同一サイズ及び同−閾値
電圧でねらいこんでもその両者の特性には、相異が生じ
てしまうことは周知のことである。これがいわゆる演算
増幅器のオフセット電圧として知られているものである
。このオフセット電圧の除去法として種々の方法が考案
されているが、第１図で示された抵抗７゜８もその一例
である。この方法では、外部から可変抵抗器を端子９゜
１０と正電源端子１１との間に接続４し、端子９と１１
及び端子１０と１１の間の抵抗値を可変することによっ
て、オフセット電圧による回路の不平衡を吸収してしま
うわけである。
ウト上の位置関係及びプロセスのバラツキ等から、例え
ばトランジスタ６及び４を全く同一サイズ及び同−閾値
電圧でねらいこんでもその両者の特性には、相異が生じ
てしまうことは周知のことである。これがいわゆる演算
増幅器のオフセット電圧として知られているものである
。このオフセット電圧の除去法として種々の方法が考案
されているが、第１図で示された抵抗７゜８もその一例
である。この方法では、外部から可変抵抗器を端子９゜
１０と正電源端子１１との間に接続４し、端子９と１１
及び端子１０と１１の間の抵抗値を可変することによっ
て、オフセット電圧による回路の不平衡を吸収してしま
うわけである。
ところが、トランジスタ１と２はＰチャネルトランジス
タであり、通常のＣＭＯＳプロセスを使用すると、抵抗
７．８がソースと正電源間に挿入されているため、トラ
ンジスタ１と２のソースと基板間に抵抗７．８の電圧降
下分だけの電位差が生じ、これがトランジスタ１と２の
閾値電圧を増加させてしまう。これがいわゆるバックゲ
ート効果といわれるものである。このバックゲート効果
による閾値電圧の増加は、トランジスタ１．２のコンダ
クタンスを減少させ、しいてｉ： ＯＭ ＲＲの劣化を
引き起こす。また、閾値甫、圧の変動を起こすことから
、その解析が困姪となり、設計上やっかいなものになっ
てしまうという欠点があった。
タであり、通常のＣＭＯＳプロセスを使用すると、抵抗
７．８がソースと正電源間に挿入されているため、トラ
ンジスタ１と２のソースと基板間に抵抗７．８の電圧降
下分だけの電位差が生じ、これがトランジスタ１と２の
閾値電圧を増加させてしまう。これがいわゆるバックゲ
ート効果といわれるものである。このバックゲート効果
による閾値電圧の増加は、トランジスタ１．２のコンダ
クタンスを減少させ、しいてｉ： ＯＭ ＲＲの劣化を
引き起こす。また、閾値甫、圧の変動を起こすことから
、その解析が困姪となり、設計上やっかいなものになっ
てしまうという欠点があった。
本発明は十Ｍ［ｉ欠点を除去するためになされたもので
、調整が容易でかつ膜用の容易な演算増幅器を４）１−
供することを目的としている。
、調整が容易でかつ膜用の容易な演算増幅器を４）１−
供することを目的としている。
以下、図面に基づいて本発明の詳細な説明する。第２図
において、Ｎチャネルト・ランジスタロ、４のソースは
トランジスタ５を通して負′Ｆｌ！源ｙｓｓ に接続
されている。トランジスタ３，４のゲートには入力信号
、トランジスタ５のゲートには一定電圧が印加される。
において、Ｎチャネルト・ランジスタロ、４のソースは
トランジスタ５を通して負′Ｆｌ！源ｙｓｓ に接続
されている。トランジスタ３，４のゲートには入力信号
、トランジスタ５のゲートには一定電圧が印加される。
トランジスタ２０．２１のソースはトランジスタ３，４
のドレインＷそれぞれ接続され、トランジスタ２０．２
１のゲートは結線されトランジスタ２０のソースとトラ
ンジスタ３のドレインの接続点に結線される。差動出力
６はトランジスタ２１のソースとトランジスタ４のドレ
インの接続点から取り出される。トランジスタ２０．２
１のドレインはそれぞれ、トランジスタ８ａ、８ｈ、８
Ｃ，８ｄと選択スイッチ７を介して正電源ＶＤＴ３
に接続される。トランジスタ８α、Ｂｈ、ａＣ，ｓｄの
ゲートは共に負電源ｖｓｓ に接続されている。
のドレインＷそれぞれ接続され、トランジスタ２０．２
１のゲートは結線されトランジスタ２０のソースとトラ
ンジスタ３のドレインの接続点に結線される。差動出力
６はトランジスタ２１のソースとトランジスタ４のドレ
インの接続点から取り出される。トランジスタ２０．２
１のドレインはそれぞれ、トランジスタ８ａ、８ｈ、８
Ｃ，８ｄと選択スイッチ７を介して正電源ＶＤＴ３
に接続される。トランジスタ８α、Ｂｈ、ａＣ，ｓｄの
ゲートは共に負電源ｖｓｓ に接続されている。
トランジスタ８σ、８ｈ、８Ｃ，Ｂｄ−はオフセット調
整用のＯＮ抵抗として利用するので、それぞれサイズを
変えておりば、異った抵抗イ１／１が得られる。そして
、選択スイッチによってトランジスタ８ｔｒ、、Ｂｈ、
Ｂｃ、Ｂｄ、（７）いずレカ又は組合せを選ぶことによ
り、オフセット調整をする。本実施例では、オフセット
調整用のトランジスタは８α、Ｂｈ、８ｃ、Ｂ’Ｌと４
つあるが、このトランジスタの数を増やせば容易に調整
の精度を向上できる。また、選択スイッチ７は電気的で
も機械的なスイッチでもよく、公知の技術で実現できる
。
整用のＯＮ抵抗として利用するので、それぞれサイズを
変えておりば、異った抵抗イ１／１が得られる。そして
、選択スイッチによってトランジスタ８ｔｒ、、Ｂｈ、
Ｂｃ、Ｂｄ、（７）いずレカ又は組合せを選ぶことによ
り、オフセット調整をする。本実施例では、オフセット
調整用のトランジスタは８α、Ｂｈ、８ｃ、Ｂ’Ｌと４
つあるが、このトランジスタの数を増やせば容易に調整
の精度を向上できる。また、選択スイッチ７は電気的で
も機械的なスイッチでもよく、公知の技術で実現できる
。
以上のように本発明においては、回路措或上、各トラン
ジスタのソースと基板とを同電位にしてバックゲート効
果をなくしたものであるから、バックゲート効果による
悪影響や、設ｈ１上のオ〕ずられしさがないという効果
がある。
ジスタのソースと基板とを同電位にしてバックゲート効
果をなくしたものであるから、バックゲート効果による
悪影響や、設ｈ１上のオ〕ずられしさがないという効果
がある。
第１図は従来の実施例回路図、第２図は本発明によるｉ
施例回路図である。 ３．４，５，２０．２１・・・・・・Ｎチャネルトラン
ジスタ ８σ、８ｈ、８ｃ、８ｄ、・・・・・・Ｐチャネルトラ
ンジスタ ７・・・・・・選択スイッチ 以 上 出願人 株式会社第二精工舎 代理人 弁理士 最上 務
施例回路図である。 ３．４，５，２０．２１・・・・・・Ｎチャネルトラン
ジスタ ８σ、８ｈ、８ｃ、８ｄ、・・・・・・Ｐチャネルトラ
ンジスタ ７・・・・・・選択スイッチ 以 上 出願人 株式会社第二精工舎 代理人 弁理士 最上 務
Claims (1)
- 差動増幅器を初段に用いたＭＯ８ＦＥＴ演算増幅器にお
いて、前記差動増１１１ｉｔｌ器の負荷トランジスタを
構成するＮチャネルトランジスタと正電源の間に、Ｐチ
ャネルトランジスタを複数個並列に選択スイッチを介し
て接続し、前記選択スイッチによって前Ｍｔ： Ｐチャ
ネルトランジスタを複数個の中から選択してオフセラ）
Ｆ４整をすることを特徴としたＭＯ３ＦＥＴ演算増幅
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17657482A JPS5967705A (ja) | 1982-10-07 | 1982-10-07 | Ｍｏｓｆｅｔ演算増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17657482A JPS5967705A (ja) | 1982-10-07 | 1982-10-07 | Ｍｏｓｆｅｔ演算増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5967705A true JPS5967705A (ja) | 1984-04-17 |
Family
ID=16015937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17657482A Pending JPS5967705A (ja) | 1982-10-07 | 1982-10-07 | Ｍｏｓｆｅｔ演算増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5967705A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61224710A (ja) * | 1985-03-29 | 1986-10-06 | Citizen Watch Co Ltd | Ｍｏｓｆｅｔ演算増幅器 |
| US6225863B1 (en) | 1998-06-28 | 2001-05-01 | Mitsubishi Denki Kabushiki Kaisha | Offset adjusting apparatus for canceling offset voltage generated in difference amplifier |
-
1982
- 1982-10-07 JP JP17657482A patent/JPS5967705A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61224710A (ja) * | 1985-03-29 | 1986-10-06 | Citizen Watch Co Ltd | Ｍｏｓｆｅｔ演算増幅器 |
| US6225863B1 (en) | 1998-06-28 | 2001-05-01 | Mitsubishi Denki Kabushiki Kaisha | Offset adjusting apparatus for canceling offset voltage generated in difference amplifier |
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