KR910007232A

KR910007232A - 진폭이 안정화된 반전증폭기

Info

Publication number: KR910007232A
Application number: KR1019900014623A
Authority: KR
Inventors: 라메쟌 자라바디 세이드; 녹 팜 린
Original assignee: 마이클 죤 덴튼; 델코 엘렉트로닉스 코포레이션
Priority date: 1989-09-15
Filing date: 1990-09-15
Publication date: 1991-04-30
Also published as: EP0417985A3; EP0417985A2; US4996499A; JPH03166806A; KR940007973B1

Abstract

내용 없음

Description

진폭이 안정화된 반전증폭기

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제3도는 본 발명에 따른 반전증폭기의 전기적인 구조적 다이아그램 ; 제4도는 본 발명에 따른 다른 반전 증폭기의 전기적인 구조적 다이아그램.

Claims

제1(T4)과 제2(T1)의 상보형 출력트랜지스터로 구성된 증폭기에 있어서, 상기 상보형 출력 트랜지스터의 동작전압을 독립적으로 제어하기 위하여 상기 제1과 제2의 상보형 출력 트랜지스터에 각각 접속된 제1(320)과 제2(322)의 독립적인 네가티브 피드백 회로를 포함하고, 상기 각각의 독립적인 네가티브 피드백 회로는 증폭기 출력 신호 진폭의 상, 하한에서 실질적으로 동등한 감도제어를 얻기 위하여 각각의 상보형 출력트랜지스터에 관련하여 물리적으로 비례한 트랜지스터회로(T2,T3,T5,T6)를 포함하며 ; 상기 상보형 츨력 트랜지스터의 제1출력은 네가티브 온도계수 및 제1과 제2의 단자를 갖는 제1과 제2의 레지스터(R1과 R2)를 경유하여 제1(Vdd3)과 제2의 전압원에 각각 연결된 것을 특징으로 하는 반전증폭기.
제1항에 있어서, 상기 각각의 독립적인 네가티브 피드백(422,424)는 그들의 피드백을 위해 제공하는 상보형 출력 트랜지스터(T10,T16)와 같은 도전율 타입의 트랜지스터를 포함함을 특징으로 하는 반전증폭기.
제1항에 있어서, 상기 각각의 독립적인 네가티브 피드백회로(320,322)는 그들의 패드백을 위해 제공하는 상보형 출력 트랜지스터(T4,T1)와 상반되는 도전율 타입인 트랜지스터를 포함함을 특징으로 하는 반전증폭기.
제1항 내지 제3항에 있어서, 상기 제1과 제2의 상보형 출력 트랜지스터는 각각 게이트, 드레인 및 소오스를 갖는 제1과 제2의 전계 효과 트랜지스터(T4,T1)이고 ; 상기 드레인은 제1과 제2의 전계효과 트랜지스터의 제2출력을 이루고 반전증폭기(300)의 출력단자(314)와 서로 서로에 연결되며, 상기 소스는 제1과 제2의 전계효과 트랜지스터의 제1출력을 이루는 제1과 제2레지스터의 제1단자에 연결되며 ; 상기 반전증폭기는 나아가 반전증폭기의 입력단자(306)와 케이트 사이에 각각 연결된 제1과 제2ac 결합수단(C1,C2)를 포함하며, 상기 제1 및 제2독립적인 네가티브 피드백 회로 각각은 상기 제1과 제2 전계효과 트랜지스터의 게이트 전압을 독립적으로 설정하도록 출력단과 게이트 사이에 각각 연결됨을 특징으로 하는 반전증폭기.
제4항에 있어서, 상기 제1의 독립적인 네가티브 피드백회로(320)는 각각이 게이트 및 제1과 제2출력을 갖는 제3과 제4의 전계효과 트랜지스터의 (T3,T2)를 포함하며, 상기 제2의 독립적인 네가티브 피드백회로(322)는 각각의 케이트 및 제1과 제2의 출력을 갖는 제5와 제6의 전게효과 트랜지스터(T5,T6)를 포함하며 ; 상기 제3전계효과 트랜지스터(T3)의 게이트 및 제1출력은 각각 제1전계효과 트랜지스터의(T4)의 제2출력과 게이트에 연결되며 ; 상기 제5전계효과 트랜지스터의 (T5)의 게이트와 제1출력은 각각 제2전계효과 트랜지스터의 (T1)의 제2출력과 게이트에 연결되며 ; 상기 제1 및 제2ac 결합수단 각각은 커패시터(C1,C2)임을 특징으로 하는 반전증폭기.
제5항에 있어서, 상기 제1의 독립적인 네가티브 피드백회로(422)는 제3의 레지스터 (R40)를 포함하며 ; 상기 제2의 독립적인 네가티브 피드백회로(424)는 제4의 레지스터(R30)를 포함하며 ; 상기 제3레지스터는 제1단자(412)에 의해 제4전계효과 트랜지스터의(T12)의 제2출력에 접속되며 ; 상기 제4레지스터는 제1단자(414)에 의해 제6전계효과 트랜지스터의(T20)의 제2출력에 접속되며 ; 또한 상기 제3과 제4의 전계효과 트랜지스터의(T14,T12)는 제1전계효과 트랜지스터의(T10)와 같은 도전율 타입이고, 상기 제5와 제6의 전계효과 트랜지스터(T18,T20)는 제2전계효과 트랜지스터의(T16)와 같은 도전율 타입인 것을 특징으로 하는 반전증폭기.
제6항에 있어서, 제1(R20)과 제4(R30)레지스터의 제2단자와 상기 제3전계효과 트랜지스터의(T14)의 제2출력은 함께 제1의 공급 전압 단자(404)에 접속되고 ; 상기 제2(R10)와 제3(R40)레지스터의 제2단자와 상기 제5전계효과 트랜지스터(T18)의 제2출력은 함께 제2공급전압단자(402)에 접속된 것을 특징으로 하는 반전증폭기.
제5항에 있어서, 제1레지스터(R2)의 제2단자는 상기 제3과 제6전계효과 트랜지스터(T3,T6)의 제2출력과 제1공급전압단자(304)에 접속되고 ; 상기 제2레지스터(R1)의 제2단자는 상기 제4와 제5 전계효과 트랜지스터(T2,T5)의 제2출력과 제2공급전압단자(302)에 접속된 것을 특징으로 하는 반전증폭기.
제7항 또는 제8항에 있어서, 상기 전계효과 트랜지스터와 캐패시터 및 레지스터는 공통 반도체 기판(몸체)상에 형성되고, 상기 레지스터는 네가티브 온도 계수기를 가진 것을 특징으로 하는 반전증폭기.
제9항에 있어서, 상기 레지스터는 폴리실리콘으로 형성되고, 상기 반도체기판은 실리콘이고, 상기 전계효과 트랜지스터는 MOS(metal-oxide -silicon)타입의 전계효과 트랜지스터인 것을 특징으로 하는 반전증폭기.
제5항 내지 제10항중 어는 한항에 있어서, 상기 제3과 5전계효과 트랜지스터(T3,T5)의 제1출력은 소오스이고 제2출력은 드레인이며 ; 상기 제4와 제6전계효과 트랜지스터(T2,T6)의 제1출력은 드레인이고, 제2출력은 소오스이며 ; 상기 제3전계효과 트랜지스터(T3)의 소오스는 상기 전계효과 트랜지스터(T2)의 드레인과 게이트에 접속되며 ; 상기 제5 전계효과 트랜지스터(T5)의 소오스는 상기 제6전계효과 트랜지스터(T6)의 드레인과 게이트에 접속된 것을 특징으로 하는 반전증폭기.
제1(T4)과 제2(T4) 상보형출력 트랜지스터로 구성된 증폭기에 있어서, 상기 상보형 출력 트랜지스터의 동작전압을 독립적으로 제어하기 위하여 상기 제1과 제2의 상보형 출력 트랜지스터에 각각 접속된 제1(320)과 제2(322)의 독립적인 네가티브 패드백 회로를 포함하고 ; 상기 각각의 독립적인 네가티브 피드백 회로는 증폭기 출력신호 진폭의 상하한에서 실질적인으로 동등한 감도제어를 이루도록 각각의 상보형 출력 트랜지스터에 관련하여 물리적으로 비례된 트랜지스터 회로(T2,T3,T5,T6)를 포함하며 ; 상기 상보형 출력 트랜지스터의 제1출력은 제1(Vdd3)과 제2의 전압원에 각각 연결된 것을 특징으로 하는 반전증폭기.
청구범위 1항 내지 12항에서의 반전증폭기(300)을 포함하고, 입력(306)과 출력(314)을 갖고 ; 입력(24)과 출력(22)으로 구성된 동조회로(14) ; 반전증폭기의 출력을 상기 동조 증폭기의 입력에 접속하기 위한 제1의 수단과; 상기 동조회로의 출력을 상기 집적증폭기의 입력에 접속하기 위한 제2의 수단으로 이루어진 발진회로.

※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.