KR910008735A - 전원전압 조정회로 - Google Patents

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KR910008735A
KR910008735A KR1019890014274A KR890014274A KR910008735A KR 910008735 A KR910008735 A KR 910008735A KR 1019890014274 A KR1019890014274 A KR 1019890014274A KR 890014274 A KR890014274 A KR 890014274A KR 910008735 A KR910008735 A KR 910008735A
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한교진
전태수
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김광호
삼성전자 주식회사
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Abstract

내용 없음

Description

전원전압 조정회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 회로도.
제4도는 본 발명에 따른 기준전압과 외부전원 전압과의 관계를 나타낸 그래프.

Claims (7)

  1. 외부전원전압과 소정의 내부전압에 의해 동작되는 반도체메모리 장치에 있어서, 이부전원전압단자와 연결되어 소정의 제1기준전압을 발생하는 제1기준전압발생수단(30)과, 외부전원전압단자와 연결되어 소정의 변화폭을 가진 제2기준전압을 발생하는 제2기준전압발생수단(50)과, 상기 제1및 제2기준전압발생수단(30)(50)의 각각의 출력을 입력하여 CMOS레벨로 정형하거나 지연시키는 지연 및 버퍼수단(100)과, 내부전압과 접지사이에 위치하여 현재의 내부전압상태를 감지하는 내부전압감지수단(80)과, 외부전원전압과 연결되어 상기 내부전압감지수단(80)의 출력상태에 따라 상기 전원전압을 조정하여 출력하는 전원전압출력수단(60)과, 상기 전원전압 출력수단의 전력전압과 현재의 내부전압을 각각 입력하고 폴다운운용트랜지스터(T18)의 게이트로 상기 지연 및 버퍼수단(100)의 소정 출력을 인가받는 N채널 입력형 제2차동증폭기(70)와, 외부전원전압단자와 내부전압단자 사이에 위치하고 상기 제2차동증폭기(70)의 출력전압과 상기 지연 및 버퍼수단(100)의 출력신호에 의해 제어되어 내부전압을 안정화시키기 위한 구동역활을 하는 전압강하구동수단(90)으로 구성됨을 특징으로 하는 전원전압 조정회로.
  2. 제1항에 있어서, 상기 지연 및 버퍼수단(100)이 전압강하구동수단(90)으로 인가하는 최종출력외에 상기 제1차동증폭기(40)의 출력은 CMOS레벨로 1차 정형한 제1출력신호와, 상기 제1출력신호와 반전된 제2출력신호를 더 가짐을 특징으로 하는 전원전압조정회로.
  3. 제1항 및 제2항에 있어서, 상기 제1출력신호가 상기 제2기준전압발생기(50)에 인가됨을 특징으로 하는 전원전압 조정회로.
  4. 제1항 및 제2항에 있어서, 상기 제2출력신호가 상기 제2차동증폭기(70)에 있는 폴다운용 트랜지스터(T18)의 게이트에 인가됨을 특징으로 하는 전원전압 조정회로.
  5. 제1항 및 제2항에 있어서, 상기 제2기준전압발생기(50)가 상기 제1출력신호의 논리상태에 따른 제2기준전압을 가짐을 특징으로 하는 전원전압 조정회로.
  6. 제1항에 있어서, 상기 내부전압 감지수단(80)의 출력신호가 전원전압 출력수단(60)의 출력상태를 제어할 수 있음을 특징으로 하는 전원전압조정회로.
  7. 외부전원전압과 소정의 내부전압에 의해 동작되는 반도체 메모리장치에 있어서, 전원전압과 접지사이에 게이트와 소오스가 연결된 PMOS트랜지스터 T1.T2및 저항 R1이 직렬연결되고 상기 트랜지스터 T2 및 저항 R1사이의 노드점(11)을 통해 제1기준전압을 발생하는 제1기준전압발생수단(30)과, 전원전압과 접시사이에 직렬연결된 저항R2,R3와 이들사이의 노드점(12)과 접속된 저항R4로 구성되어 상기 노드점(12)을 통해 제2기준전압을 출력하는 제2기준전압발생수단(50)과, PMOS트랜지스 T3,T4,T7및 NMOS트랜지스터 T5,T8,T9로 구성되어 상기 제1기준전압발생수단(30)과, 제2기준 전압발생수단(50)의 출력전압을 각각 상기 트랜지스터 T5의 게이트 및 트랜지스터 T8의 게이트로 입력하여 상기 트랜지스터 T4와 T5사이의 노드점을 통해 출력하는 N채녈 입력형의 제1차동증폭기(40)와, 직렬연결된 5개의 인버터들(11-15)로 구성되어 상기 제1차동증폭기(40)의 출력을 CMOS레벨로 정형하거나 지연시키는 지연 및 버퍼수단(100)과, 내부전압 VDD와 접지사이에 직렬연결된 저항 R5 및 R6로 구성되어 현재 내부전압 VDD의 상태를 상기 정항R5,R6사이의 노드점(13)을 통하여 출력하는 내부전압 감지수단(80)과, 전원전압단자로 부터 저항 R7과 게이트가 드레인에 접속된 NMOS트랜지스터 T10과 NMOS트랜지스터T11과 게이트가 드레인에 접속된 NMOS트랜지스터 T12가 직렬연결되고 상기 트랜지스터 T10의 드레인에 캐패시터C1이 연결되어, 상기 내부전압감지수단(80)의 출력을 상기 트랜지스터 T11의 게이트로 인가받아서 이에 따라 전원전압을 상기 트랜지스터T10의 게이트 드레인공통접속라인과 출력노드를 통해 출력하는 전원전압출력수단(60)고, PMOS트랜지스터 T14,T16및 NMOS트랜지스터 T15,T17과 상기 지연 및 버퍼수단(100)의 인버터 13의 출력과 게이트가 연결된 NMOS트랜지스터 T18을 구비하여, 상기 전원전압 출력수단(60)의 출력과 내부전압 VDD를 각각 상기 트랜지스터 T15의 게이트 및 트랜지스터 T17의 게이트로 입력하여 상기 트랜지스터 T16및 T17사이의 노드점을 통해 출력하는 N채널 입력형의 제2차동증폭기(70)와, NMOS 및 PMOS트랜지스터 T19 및 T20의 트랜스미션게이트로 구성되고 전원전압Vcc의 내부전압 사이에 위치하여 상기 제2차동증폭기(70)의 상기 지연 및 버퍼수단(100)의 출력을 각각 입력하여 전원전압 Vcc의 내부전압VDD를 구동시키는 전압강하구동수단(90)으로 구성되어, 상기 지연 및 버퍼수단(100)의 인버터 12의 출력단이 상기 제2기준전압발생기(50)의 저항R4에 연결되고, 상기 내부전압 감지수단(80)의 출력이 상기 전원전압 출력수단(60)의 NMOSM트랜지스터 T11의 게이트에 인가됨을 특징으로 하는 전원전압조정회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019890014274A 1989-10-05 1989-10-05 전원전압 조정회로 KR930000870B1 (ko)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100258579B1 (ko) * 1997-02-27 2000-06-15 윤종용 파워 온 리셋 회로
KR100791495B1 (ko) * 2007-03-27 2008-01-03 (주)우리철강산업 앵글의 호형 밴딩장치

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KR100258579B1 (ko) * 1997-02-27 2000-06-15 윤종용 파워 온 리셋 회로
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