KR950015377A - 어드레스 천이 검출회로 - Google Patents

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KR950015377A
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
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    • H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
    • H03K5/1534—Transition or edge detectors

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Abstract

본 발명에서는 전원전압 검출부와, 출력 선택부와, 인버터 체인을 지연부로 사용하는 어드레스 천이 검출회로와, 저항 성분과 캐패시터를 지연부로 사용하는 어드레스 천이 검출회로로 구성된 새로운 어드레스 천이 검출회로를 사용하여, 전원전압이 높은 경우에는 저항 성분과 캐패시터를 지연부로 사용하는 어드레스 천이 검출회로의 출력을 출력단으로 출력하고, 전원전압이 낮은 경우에는 인버터 체인을 지연부로 사용하는 어드레스 천이 검출회로의 출력을 출력단으로 출력함으로써, 낮은 전원전압과 높은 전원전압 영역에서 소자가 항상 안정되게 동작할 수 있는 동작 마진폭을 유지하도록 한 것이다.

Description

어드레스 천이 검출회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 어드레스 천이 검출회로도,
제4도는 높은 전원전압에서의 제3도의 동작 결과를 도시한 시뮬레이션도,
제5도는 낮은 전원전압에서의 제3도의 동작 결과를 도시한 시뮬레이션도.

Claims (3)

  1. 반도체 기억소자의 어드레스 천이 검출회로에 있어서, 전원전압의 전위를 검출하는 전원전압 검출부와, 입력되는 신호의 변화를 감지하고 인버터가 직렬 접속된 지연회로를 사용하여 일정한 퍽스폭을 갖는 하이(또는 로우) 레벨의 신호를 출력하는 제1어드레스 천이 검출회로와, 입력되는 신호의 변화를 감지하고 저항 성분과 캐패시터로 구성된 지연회로를 사용하여 일정한 펄스폭을 갖는 하이(또는 로추) 레벨의 신호를 출력하는 제2어드레스 천이 검출회로와, 상기 제1어드레스 천이 검출회로와 제2어드레스 천이 검출회로와 접속되고 상기 전원전압 검출부의 출력에 의해 제어되어, 전원전압의 전위가 기준 전위보다 높으면 상기 제2어드레스 천 이 검출회로의 출력을 최종 출력단으로 출력하고, 전원전압의 전위가 기준 전위보다 낮으면 상기 제1어드레스 천이 검출회로의 출력을 최종 출력단으로 출력하는 출력 선택부로 이루어지는 것을 특징으로 하는 어드레스 천이 검출회로.
  2. 제1항에 있어서, 전원전압 검출부는, 소오스가 전원전압에 접속되고 게이트가 칩 인에이블 신호에 의해 제어되는 제1 및 제2PMOS 트랜지스터와, 다이오드 구조로 상기 제IPMOS 트랜지스터의 드레인과 접지전압 사이에 직렬 접속되어 있는 제3, 제4, 제5, 제6PMOS 트랜지스터와, 상기 제2PMOS 트랜지스터와 접지전압 사이에 인버터 구조로 접속되어 있으며, 공통 게이트가 상기 제6PMOS 트랜지스터의 소오스에 접속되는 제7PMOS 트랜지스터 및 NMOS 트랜지스터와, 입력단이 상기 인버터 구조의 제7PMOS 트랜지스터 및 NMOS 트랜지스터의 공통 드레인에 접속되고 직렬로 연결된 제1인버터 및 제2인버터로 이루어지는 것을 특징으로 하는 어드레스 천이검출회로.
  3. 제1항에 있어서, 출력 선택부는, 각각의 드레인이 상기 제1어드레스 천이 검출회로의 출력에 공통 접속되고 각각의 게이트는 상기 전원전압 검출부의 제1인버터 출력과 제2인버터 출력에 의해 제어되며, 각각의 소오스는 제1노드에 공통 접속되는 제IPMOS 트랜지스터 및 제INMOS 트랜지스터와, 각각의 드레인이 상기 제2어드레스 천이 검출회로의 출력에 공통 접속되고 각각의 게이트는 상기 전원전압 검출부의 제2인버터 출력과 제1인버터 출력에 의해 제어되며, 각각의 소오스는 제2노드에 공통 접속되는 제2PMOS 트랜지스터 및 제2NMOS 트랜지스터와, 전원전압과 상기 제1노드 사이에 접속되고 게이트가 전원전압 검출부의 제1인버터의 출력에 의해 제어되는 제3PMOS 트랜지스터와, 전원전압과 상기 제2노드 사이에 접속되고 게이트가 전원전압 검출부외 제2인 버터의 출력에 의해 제어되는 제4PMOS 트랜지스터와, 상기 제1노드와 제2노드를 입력으로 하는 낸드 게이트와, 상기 낸드 게이트로 전달된 신호를 반전시켜 최종 출력단으로 출력하는 인버터로 이루어지는 것을 특징으로 하는 어드레스 천이 검출회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930023066A 1993-11-02 1993-11-02 어드레스 천이 검출회로 KR960006376B1 (ko)

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