KR950015749A - 반도체메모리장치의 전원 지연회로 - Google Patents

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KR950015749A KR1019930025003A KR930025003A KR950015749A KR 950015749 A KR950015749 A KR 950015749A KR 1019930025003 A KR1019930025003 A KR 1019930025003A KR 930025003 A KR930025003 A KR 930025003A KR 950015749 A KR950015749 A KR 950015749A
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문정환
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Abstract

본 발명은 반도체 메모리장치의 전원 지연회로에 관한 것으로서, 특히 CMOS지연회로와 RC지연회로의 장점을 취하여 공급전원에 따른 지연차이를 제거하도록 한 반도체 메모리장치의 전원 지연회로에 관한 것이다.
이를 위하여 인버터의 출력단에 로딩캐패시턴스가 접속되어 있는 반도체 메모리장치의 전원 지연회로에 있어서, 상기 인버터와 로딩 캐패시턴스 사이에 제3,4트랜지스터로 이루어진 패스게이트와 저항을 병렬 접속하여 이루어진 것이다.

Description

반도체 메모리장치의 전원 지연회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 따른 반도체 메모리장치의 전원 지연회로도 및 지연시간 변동 파형도.

Claims (4)

  1. 인버터의 출력단에 로딩 캐패시턴스가 접속되어 있는 반도체 메모리장치의 전원지연회로에 있어서, 상기 인버터와 로딩 캐패시턴스 사이에 제3, 제4트랜지스터로 이루이진 패스게이트와 저항을 병렬 접속한 것을 특징으로 하는 반도체 메모리장치의 전원 지연회로.
  2. 제1항에 있어서 상기 패스게이트는, PMOS인 제3트랜지스터와 NMOS인 제4트랜지스터(N2)의 소스/드레인 단자가 서로 병렬 연결되고, 상기 제3트랜지스터의 게이트단은 그라운드에, 그리고 제4트랜지스터 게이트단은 전원단에 각각 연결되어 구성된 것을 특징으로 하는 반도체 메모리장치의 전원 지연회로.
  3. 제1항에 있어서, 상기 인버터의 출력전압이 임의의 설정전압(Vx) 이상일 경우에는 패스게이트에 의해 지연시간이 결정되고, Vcc가 임의의 설정전압(Vx) 이하일 때에는 지연시간이 저항(R2)에 의해 결정되도록 한 것을 특징으로 하는 반도체 메모리장치의 전원 지연회로.
  4. 제2항에 있어서, 패스게이트인 제3, 제4트랜지스터의 등가저항과 저항(R2)의 크기가 인버터의 제1, 제2트랜지스터의 등가저항보다 크도록 설정한 것을 특징으로 하는 반도체 메모리장치의 전원 지연회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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