KR930018852A - 승압 단속 회로 및 이를 구비하는 출력버퍼회로 - Google Patents

승압 단속 회로 및 이를 구비하는 출력버퍼회로 Download PDF

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Abstract

본 발명은 초기에는 승압된 신호를 출력하고 시간이 경과함에 따라 신호를 일정레벨로 낮추어 출력하게 되는 승압단속되호에 관한 것으로 신호를 입력하여 이를 승압하여 고입력 임피던스 부하로 출력하는 승압회로와 한쪽이 상기 승압회로의 출력단자에 연결되고 다른 한쪽이 접지에 연결되어 시간이 경과함에 따라 상기 승압회로의 출력레벨을 이를 구비하여 출력버퍼회로에 있어서 출력단자의 데이타 1 출력시 응답속도가 빠르면서도 출력레벨을 낮게할 수 있어 데이타 0 출력시의 접지잡음을 줄이고 데이타 0의 응답속도를 개선하는 효과가 있다.

Description

승압 단속 회로 및 이를 구비하는 출력버퍼회로.
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명인 승압단속회로의 불럭도이다.
제4도는 제3도의 출력파형도이다.
제5도는 본 발명인 승압단속회로를 구비하는 출력버퍼회로도이다.

Claims (18)

  1. 신호를 입력하여 이를 승압하여 고입력 임피던스 부하로 출력하는 승압회로와, 한쪽이 상기 승압회로의 출력단자에 연결되고 다른 한쪽이 접지에 연결되어 시간이 경과함에 따라 상기 승압회로의 출력레벨을 일정레벨로 맞추어 고정하는 단속회로를 구비하는 것을 특징으로 하는 승압단속회로.
  2. 제1항에 있어서 상기 단속회로는 승압회로의 출력단자와 접지사이에 직력로 연결된 제1 저항과 제1 캐패시터를 구비하는 것을 특징으로 하는 승압단속회로.
  3. 제2항에 있어서 상기 제1 저항은 반도체소자로서 폴리 실리콘으로 형성됨을 특징으로 하는 승압단속회로.
  4. 제2항에 있어서 상기 제1 저항은 반도체소자로서 불순물층 또는 MOS 구조의 p+영역 및 N+영역으로 형성됨을 특징으로 하는 승압단속회로.
  5. 제2항에 있어서 상기 제1 캐패시터는 반도체소자로서 MOS 구조로 형성됨을 특징으로 하는 승압단속회로.
  6. 제1 공급전압선로와 접지선로 사이에 직렬로 연결된 한쌍의 제1-풀업 트랜지스터 및 제1-풀다운 트랜지스터와, 상기 제1-풀업 트랜지스터와 제1-풀다운 트랜지스터 사이에 위치하여 데이타를 출력하는 출력인자와, 상기 제1-풀업 틀랜지스터의 입력단자에 연결되어 상기 출력단자가 데이타 1 출력시 상기 제1-폴업 트랜지스터의 입력단자로 승압전위를 출력하는 승압회로와, 상기 승압회로와 상기 제1-폴업 트랜지스터의 연결점과, 접지에 연결되어 상기 승압회로의 출력신호를 시간이 경과함에 따라 일정레벨로 낮추어 고정시키는 단속회로를 구비하는 것을 특징으로 하는 출력버퍼회로.
  7. 제6항에 있어서 상기 제1-폴업 트랜지스터는 N-MOS 구조로 구성됨을 특징으로 하는 출력버퍼회로.
  8. 제6항에 있어서 제1-폴다운 트랜지스터는 N-MOS 구조로 구성됨을 특징으로 하는 출력버퍼회로.
  9. 제6항에 있어서 상기 단속회로는 상기 승압회로의 출력단자와 접지사이에 직력로 연결되는 제1 저항과 제1 캐패시터를 구비하는 것으로 특징으로 하는 출력버퍼회로.
  10. 제9항에 있어서 상기 제1 저항은 반도체소자로서 폴리 실리콘으로 형성됨을 특징으로 하는 출력버퍼회로.
  11. 제9항에 있어서 상기 제1 저항은 반도체소자로서 불순물층으로 형성됨을 특징으로 하는 출력버퍼회로.
  12. 제9항에 있어서 상기 제1 캐패시터는 반도체소자로서 MOS구조로 형성됨을 특징으로 하는 출력버퍼회로.
  13. 비반전 및 반전데이타신호가 각각 인가되는 한쌍의 데이타라인과, 출력 인에입신호로서 제어신호를 입력하고 상기 비반전 데이타를 입력하여 상기 제어신호에 응답하여 상기 비반전데이타를 반전하여 각각 출력하는 제1-NAND 게이트와 제2-NAND 게이트와, 출력인에입신호로서 상기 제어신호를 입력하고 상기 반전 데이타를 입력하여 상기 제어신호에 응답하여 상기 반전데이타를 반전하여 출력하는 제3-NAND 게이트와, 상기 제1-NAND 게이트와 제2-NAND 게이트의 출력단자에 연결되어 데이타 1 출력시에는 이진 1 상태의 기준전압보다 높은 전압을 출력하고 데이터 0 출력시에는 이진 0 상태의 기준전압을 출력하는 승압회로와, 한쪽이 상기승압회로의 출력단자에 연결되고 다른 한쪽이 접지에 연결되어 이 데이타 1출력시 상기 승압회로의 출력신호를 시간이 경과함에 따라 일정레벨로 낮추어 고정하는 단속회로와, 상기 승압회로의 출력전압에 따라 스위치되는 제1-폴업트랜지스터와, 상기 제3-NAND 게이트의 출력을 반전하는 제1 인버터와, 상기 제1 인버터의 출력신호에 따라 스위치되는 제1-폴다운트랜지스터, 및 상기 공급전원과 접지사이에 직렬로 연결되어 있는 상기 제1-폴업트랜지스터와 상기 제2-폴다운트랜지스터의 연결점에 대응되는 출력단자를 구비하는 것을 특징으로 하는 출력버퍼회로.
  14. 제13항에 있어서 상기 승압회로는 제1-NAND 게이트의 출력을 반전하는 제2-인번터와, 한 쪽이 공급전원에 연결된 제1-다이오드와, 상기 제1-다이오드와 접지 사이에 직렬로 연결된 한쌍의 제2-폴업트랜지스터와 제2-폴다운트랜지스터, 및 상기 제1-다이오드와 상기 제2-인버터 사이에 연결되어 데이타 "0" 출력시에는 상기 제1-다이오드를 통하여 충전되고 데이타 "1" 출력시에는 펌핑전위를 출력하는 펌핑캐패시터를 구비하고 상기 제2-폴다운 트랜지스터는 상기 제2-NAND 게이트의 출력신호를 입력하고 상기 제2-폴업 트랜지스터와 상기 제2-폴다운 트랜지스터의 연결점에서 승압신호를 출력하는 것을 특징으로 하는 출력버퍼회로.
  15. 제13항에 있어서 상기 단속회로는 상기 승압회로의 출력단자와 접지사이에 지결로 연결된 제1 저항과 제1 캐패시터를 구비하는 것을 특징으로 하는 출력버퍼회로.
  16. 제15항에 있어서 상기 제1 저항은 반도체소자로서 폴리 실리콘으로 형성됨을 특징으로 하는 출력버퍼회로.
  17. 제15항에 있어서 상기 제1 저항은 반도체소자로서 불순물층으로 형성됨을 특징으로 하는 출력버퍼회로.
  18. 제15항에 있어서 상기 제1캐패시터는 반도체소자로서 NMOS구조로 형성됨을 특징으로 하는 출력버퍼회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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