JPS6320913A - 出力回路 - Google Patents
出力回路Info
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- JPS6320913A JPS6320913A JP61165907A JP16590786A JPS6320913A JP S6320913 A JPS6320913 A JP S6320913A JP 61165907 A JP61165907 A JP 61165907A JP 16590786 A JP16590786 A JP 16590786A JP S6320913 A JPS6320913 A JP S6320913A
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- 239000003990 capacitor Substances 0.000 claims abstract description 11
- 230000003111 delayed effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/06—Modifications for ensuring a fully conducting state
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
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- Logic Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＮ−ＭＯＳ ＬＳＩの出力回路に関し。
特に出力電圧、出力駆動電流、出力スイッチングスピー
ドを改善する回路技術に関する。
ドを改善する回路技術に関する。
従来Ｎ−ＭＯ８ＬＳＩの出力回路はＮチャ、ネルトラン
ジスタを電源・グランド間に２つ縦積みに配し、電源側
・グランド側各々のトランジスタのゲートを互いに相補
な信号で駆動する構成を取シ、信号の振幅レベルがグラ
ンド電位から電源電位までであシ２つのトランジスタの
共通のドレイン・ソースを出力端子に接続する構成とな
っていた。
ジスタを電源・グランド間に２つ縦積みに配し、電源側
・グランド側各々のトランジスタのゲートを互いに相補
な信号で駆動する構成を取シ、信号の振幅レベルがグラ
ンド電位から電源電位までであシ２つのトランジスタの
共通のドレイン・ソースを出力端子に接続する構成とな
っていた。
上述した従来の技術では電源側のＮチャネルトランジス
タのゲート電位はグランドから電源電圧までとなってい
るので、ハイレベル出力時に出力端子にあられれる電位
は電源電圧からＮチャネルトランスタのパックゲート特
性を含む実効のしきい値だけ低下した電位でアリ、さら
に出力駆動電流を取シ出すことによるドロップが加わシ
次式で表わされる。
タのゲート電位はグランドから電源電圧までとなってい
るので、ハイレベル出力時に出力端子にあられれる電位
は電源電圧からＮチャネルトランスタのパックゲート特
性を含む実効のしきい値だけ低下した電位でアリ、さら
に出力駆動電流を取シ出すことによるドロップが加わシ
次式で表わされる。
ｖｏＨ＝ ｖｃｃ ＶＴＮ ＶＩＯＵＴこの項のう
ちＶＴＮはトランジスタ構造の微細化に伴ないイオン注
入エネルギーを上げ耐圧を向上させる対束がなされるの
でバックゲート特性が悪化し大きくなる。ＶＯＨの規格
を満足するために出力トランジスタを別イオン注入で作
成する対策が取られるのでウェハー前処理工程に於ける
ＰＲ数が増加するという欠点がある。また製造のバラツ
キによ’） ＶＯＨ％性が劣化した場合規格割れによシ
ネ良になる欠点がある。
ちＶＴＮはトランジスタ構造の微細化に伴ないイオン注
入エネルギーを上げ耐圧を向上させる対束がなされるの
でバックゲート特性が悪化し大きくなる。ＶＯＨの規格
を満足するために出力トランジスタを別イオン注入で作
成する対策が取られるのでウェハー前処理工程に於ける
ＰＲ数が増加するという欠点がある。また製造のバラツ
キによ’） ＶＯＨ％性が劣化した場合規格割れによシ
ネ良になる欠点がある。
上述した従来のＮ−Ｍ、０８ ＬＳＩの出力回路に対
し、本発明は出力最終段電源［Ｎチャネルトランジスタ
のゲートを電源電圧以上に昇圧することによシ出力信号
をグランド電位から電源電位の範囲でフルスイングさせ
ることが可能になるという独創的内容を有する。
し、本発明は出力最終段電源［Ｎチャネルトランジスタ
のゲートを電源電圧以上に昇圧することによシ出力信号
をグランド電位から電源電位の範囲でフルスイングさせ
ることが可能になるという独創的内容を有する。
本発明の出力回路は出力端子のプルアップ用トランジス
タのゲート信号にａ、押し上げ回路す、リーク補償回路
とＣ，ダイオードを付加して構成され、ａ、押し上げ回
路はプルアップ用トランジスタのゲート信号を入力とす
る遅延回路と遅延回路の出力を入力とする増幅回路を有
し、増幅回路の出力を容量を介してプルアップ用トラン
ジスタのゲートに接続することで構成され、ｂ、リーク
補償回路はプルアップ用トランジスタのゲート信号がバ
イ状態に限９動作を可能とするスイッチトランジスタと
ゲート、ドレイン共通のトランジスタをダイオードとし
て使用しクロック信号に一端を接続する容量の別の一端
が電源電位よシ低い場合に電荷を電源から供給するダイ
オードを接続し、またプルアップ用トランジスタのゲー
ト電位が容量の別の一端より低い場合に容量からプルア
ップ用トランジスタのゲートに電荷を供給するダイオー
ドを接続することで構成され、へダイオードはゲート。
タのゲート信号にａ、押し上げ回路す、リーク補償回路
とＣ，ダイオードを付加して構成され、ａ、押し上げ回
路はプルアップ用トランジスタのゲート信号を入力とす
る遅延回路と遅延回路の出力を入力とする増幅回路を有
し、増幅回路の出力を容量を介してプルアップ用トラン
ジスタのゲートに接続することで構成され、ｂ、リーク
補償回路はプルアップ用トランジスタのゲート信号がバ
イ状態に限９動作を可能とするスイッチトランジスタと
ゲート、ドレイン共通のトランジスタをダイオードとし
て使用しクロック信号に一端を接続する容量の別の一端
が電源電位よシ低い場合に電荷を電源から供給するダイ
オードを接続し、またプルアップ用トランジスタのゲー
ト電位が容量の別の一端より低い場合に容量からプルア
ップ用トランジスタのゲートに電荷を供給するダイオー
ドを接続することで構成され、へダイオードはゲート。
ドレイン共通のトランジスタをアノードとし、ソースを
カソードとし、７ノードをプルアップ用トランジスタの
ゲートに接続しカソードを電源に接続することで構成さ
れる。
カソードとし、７ノードをプルアップ用トランジスタの
ゲートに接続しカソードを電源に接続することで構成さ
れる。
次に本発明について図面を参照して説明する。
第１図は本発明のブロック図である。１０６．Ｍｌは１
０８．ＮＯＲで駆動され１０８．ＮＯＲの入力は１０１
、（ｊと出力端子ハイインピーダンス信号１ｏ２゜ｏｂ
で、１０７．Ｍ２は１０９．ＮＯＲで駆動され１０９゜
ＮＯＲの入力は１０３．４と１０２．ｏｂである。１１
１゜押し上げ回路は１１２．遅延回路と１１３．増幅器
と１１４、容量のカスケード接続で構成されその入出力
は共に１０８．ＮＯＲの出′力若しくは１０６．Ｍｌの
ゲートに接続される。１２１．リーク補償回路は１２２
、クロックを入力としておシ、１０８．ＮＯＲ出力若し
くは１０６．Ｍｌのゲート電位がノ１イであることを検
出して動作を開始し、１０８．ＮＯＲ出力若しくは１０
Ｇ、Ｍｌのゲート電位に出力を接続している。１３１．
ダイオードはアノードを１０８゜ＮＯＲ出力若しくは１
０６ 、 Ｉｖｉ ｌゲートに接続し、カンードを電源
に接続している。
０８．ＮＯＲで駆動され１０８．ＮＯＲの入力は１０１
、（ｊと出力端子ハイインピーダンス信号１ｏ２゜ｏｂ
で、１０７．Ｍ２は１０９．ＮＯＲで駆動され１０９゜
ＮＯＲの入力は１０３．４と１０２．ｏｂである。１１
１゜押し上げ回路は１１２．遅延回路と１１３．増幅器
と１１４、容量のカスケード接続で構成されその入出力
は共に１０８．ＮＯＲの出′力若しくは１０６．Ｍｌの
ゲートに接続される。１２１．リーク補償回路は１２２
、クロックを入力としておシ、１０８．ＮＯＲ出力若し
くは１０６．Ｍｌのゲート電位がノ１イであることを検
出して動作を開始し、１０８．ＮＯＲ出力若しくは１０
Ｇ、Ｍｌのゲート電位に出力を接続している。１３１．
ダイオードはアノードを１０８゜ＮＯＲ出力若しくは１
０６ 、 Ｉｖｉ ｌゲートに接続し、カンードを電源
に接続している。
第２図は本発明の動作タイミングチャートである。２０
１．ｄと２０２．ｄはＮＯＲ入力信号２０３゜ＡＦｉＮ
ＯＲ出力若しくは出力プルアップトランジスタゲート信
号２０４．ＢはＮＯＲ出力若しくは出力タンクトランジ
スタブート信号２０５．Ｃは押し上げ回路単独動作時の
出力波形、２０６．φはリーク補償回路の入力となるク
ロック信号２０７．Ｅはリーク補償回路単独動作時の出
力波形で、図中Ｆはダイオードによシフランプされる電
位である。
１．ｄと２０２．ｄはＮＯＲ入力信号２０３゜ＡＦｉＮ
ＯＲ出力若しくは出力プルアップトランジスタゲート信
号２０４．ＢはＮＯＲ出力若しくは出力タンクトランジ
スタブート信号２０５．Ｃは押し上げ回路単独動作時の
出力波形、２０６．φはリーク補償回路の入力となるク
ロック信号２０７．Ｅはリーク補償回路単独動作時の出
力波形で、図中Ｆはダイオードによシフランプされる電
位である。
２０３、Ａは２０１．ｄ入力によジグランド電位から電
源電位までスイッチングし、一定遅延時間後動作する２
０５．０押し上げ回路出力によシ電ｔｉｌｔ位のＶＴＮ
上まで押し上げられ、その後ジャンクシｌンリーク等に
よシ逃げていくチャージを補償するリーク補償回路の出
力２０７．Ｈによって電源電位のＶＴＮ上のレベルが保
持される。出力端子２０８゜Ｄは電源電位までフルスイ
ングし、そのレベルを保持する。
源電位までスイッチングし、一定遅延時間後動作する２
０５．０押し上げ回路出力によシ電ｔｉｌｔ位のＶＴＮ
上まで押し上げられ、その後ジャンクシｌンリーク等に
よシ逃げていくチャージを補償するリーク補償回路の出
力２０７．Ｈによって電源電位のＶＴＮ上のレベルが保
持される。出力端子２０８゜Ｄは電源電位までフルスイ
ングし、そのレベルを保持する。
第３図は本発明をトランジスタレベルで記ｒした一実施
例の回路図である。３２１．押し上げ回路と３３１．リ
ーク補償回路と３４１．ダイオードをＮチャネルエンハ
ンスメントトランジスタとＮチャネルデプリーショント
ランジスタで構成した一実施例を示す。
例の回路図である。３２１．押し上げ回路と３３１．リ
ーク補償回路と３４１．ダイオードをＮチャネルエンハ
ンスメントトランジスタとＮチャネルデプリーショント
ランジスタで構成した一実施例を示す。
以上説明したように本発明はＮ ＭＯＳ ＬＳＩに
於て出力端子を駆動するＮチャネルプルアップトランジ
スタのゲートを押し上げ回路とリーク補償回路とダイオ
ードによって電源電圧以上ｖｃｃ＋ＶＴＮまで昇圧する
ことによシＮ−ＭＯ８ＬＳＩの出力特性のうちハイレベ
ル出力特性がＶＯＨ〜ＶＣＣまで改前されまた出力駆動
電流特性が改善され大負荷駆動が可能にな夛また出力が
フルスイングすることから出力ハイ判定電位まで上昇す
るスピードが速くなシ結果的に電ｙＡｔ圧が低い場合の
スイッチングスピード改善がなされるという効果を有す
る。
於て出力端子を駆動するＮチャネルプルアップトランジ
スタのゲートを押し上げ回路とリーク補償回路とダイオ
ードによって電源電圧以上ｖｃｃ＋ＶＴＮまで昇圧する
ことによシＮ−ＭＯ８ＬＳＩの出力特性のうちハイレベ
ル出力特性がＶＯＨ〜ＶＣＣまで改前されまた出力駆動
電流特性が改善され大負荷駆動が可能にな夛また出力が
フルスイングすることから出力ハイ判定電位まで上昇す
るスピードが速くなシ結果的に電ｙＡｔ圧が低い場合の
スイッチングスピード改善がなされるという効果を有す
る。
第１図は本発明、のブロック図、第２図は本発明の動作
タイミングチャート図、第３図は本発明をトランジスタ
レベルで記述した一実施例である。 １０１、ｄ・・・・・・出力負論理信号、１０２．ｏｂ
・・・・・・出力ハイインピーダンス信号、１０３．ｄ
・・・・・・出力正論理信号、１０４．Ｖｃｃ・・・・
・・電源、１０５．Ｄ・・・・・・出力端子、１０６．
Ｍｌ・・・・・・出力プルアップ用トランジスタ、１０
７．Ｍ２・・・・・・出力シンク用トランジスタ、１０
８．ＮＯＲ・・・・・・Ｍ１駆動回路、１０９．ＮＯＲ
・・・・・・Ｍ２駆動回路、２０１．ｄ・・・・・・出
力正論理信号、２０２、ｄ・・・・・・出力負論理信号
、２０３．Ａ・・・・・・Ｍ１ゲート信号、２０５．Ｃ
・・・・・・押し上げ回路単独の場合の出力波形、２０
６．φ・・−・・・リーク保償回路の入力になるクロッ
ク信号１．２０７．Ｅ・・・・・・リーク保償回路の出
力波形、２０８．Ｄ・・・・・・出力波形、３０１．ｄ
・・・・・・出力正論理信号、３０２．ｄ・・・・・・
出力負論理信号、３０３．ｏｂ・・・・・・出力ハイイ
ンピーダンス正論理信号、３０４．ｏｂ・・・・・・出
力ハイイイピーダンス負論理信号、３０５．Ｖｃｃ・・
・・・・電源、３０６．Ｃ８・・・・・・チップセレク
ト信号、３０８．φ・・・・・・クロック信号、３０９
．Ｍｌ・・・・・・出力プルアップ用トランジスタ、３
１０．Ｍ２・・・・・・出力シンク用トランジスタ、３
１１、Ｄ・・・・・・出力端子。 １）１鳴 ） ＼ 〜 勺 を 発 艶 ａンｄ 乙４Ｂ １！７２図
タイミングチャート図、第３図は本発明をトランジスタ
レベルで記述した一実施例である。 １０１、ｄ・・・・・・出力負論理信号、１０２．ｏｂ
・・・・・・出力ハイインピーダンス信号、１０３．ｄ
・・・・・・出力正論理信号、１０４．Ｖｃｃ・・・・
・・電源、１０５．Ｄ・・・・・・出力端子、１０６．
Ｍｌ・・・・・・出力プルアップ用トランジスタ、１０
７．Ｍ２・・・・・・出力シンク用トランジスタ、１０
８．ＮＯＲ・・・・・・Ｍ１駆動回路、１０９．ＮＯＲ
・・・・・・Ｍ２駆動回路、２０１．ｄ・・・・・・出
力正論理信号、２０２、ｄ・・・・・・出力負論理信号
、２０３．Ａ・・・・・・Ｍ１ゲート信号、２０５．Ｃ
・・・・・・押し上げ回路単独の場合の出力波形、２０
６．φ・・−・・・リーク保償回路の入力になるクロッ
ク信号１．２０７．Ｅ・・・・・・リーク保償回路の出
力波形、２０８．Ｄ・・・・・・出力波形、３０１．ｄ
・・・・・・出力正論理信号、３０２．ｄ・・・・・・
出力負論理信号、３０３．ｏｂ・・・・・・出力ハイイ
ンピーダンス正論理信号、３０４．ｏｂ・・・・・・出
力ハイイイピーダンス負論理信号、３０５．Ｖｃｃ・・
・・・・電源、３０６．Ｃ８・・・・・・チップセレク
ト信号、３０８．φ・・・・・・クロック信号、３０９
．Ｍｌ・・・・・・出力プルアップ用トランジスタ、３
１０．Ｍ２・・・・・・出力シンク用トランジスタ、３
１１、Ｄ・・・・・・出力端子。 １）１鳴 ） ＼ 〜 勺 を 発 艶 ａンｄ 乙４Ｂ １！７２図
Claims (1)
- 【特許請求の範囲】 １、電源と出力端子との間に接続した出力プルアップ用
トランジスタと出力端子とグランドとの間に接続した出
力シンク用トランジスタと、出力プルアップ用トランジ
スタのゲートを駆動するＮＯＲ回路と出力シンク用トラ
ンジスタのゲートを駆動するＮＯＲ回路と、出力プルア
ップ用トランジスタのゲート信号を入力とする遅延信号
を容量を介して出力プルアップ用トランジスタのゲート
信号に接続してなる押し上げ回路と、クロック信号によ
り出力プルアップ用トランジスタのゲート電位を保持す
るリーク保償回路と、出力プルアップ用トランジスタの
ゲートをアノードとし電源をカソードとするダイオード
を含むことを特徴とする出力回路。 ２、押し上げ回路はインバータ若しくはＮＡＮＤの奇数
段接続からなる遅延回路とソースをグランド、ゲートを
遅延回路の出力とする第１のトランジスタと、第１のト
ランジスタのドレインをソースとしゲートを出力プルア
ップ用トランジスタのゲートに接続する第２のトランジ
スタと遅延回路の出力に接続するインバータ若しくはＮ
ＡＮＤと出力をゲート信号としてドレインを電源、ソー
スを第２のトランジスタのドレインに接続する第３のト
ランジスタからなり、第１と第２のトランジスタの接続
点を出力とすることを特徴とする特許請求の範囲第１項
記載の出力回路。 ３、リーク補償回路はクロック信号をドレインとし、出
力プルアップ用トランジスタのゲートをゲートとする第
４のトランジスタと第４のトランジスタのソースを容量
に接続し容量の一端を第５のトランジスタのゲート、ド
レインに接続しソースを出力プルアップ用トランジスタ
のゲート信号に接続し、前記容量の一端はまた第６のト
ランジスタのソースに接続しゲートを電源にドレインを
第７のトランジスタのソースに接続し、ゲートを出力プ
ルアップ用トランジスタのゲート信号としドレインを電
源に接続するトランジスタを有してなる特許請求の範囲
第１項、第２項記載の出力回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61165907A JPS6320913A (ja) | 1986-07-14 | 1986-07-14 | 出力回路 |
| US07/073,130 US4806798A (en) | 1986-07-14 | 1987-07-14 | Output circuit having a broad dynamic range |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61165907A JPS6320913A (ja) | 1986-07-14 | 1986-07-14 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6320913A true JPS6320913A (ja) | 1988-01-28 |
Family
ID=15821268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61165907A Pending JPS6320913A (ja) | 1986-07-14 | 1986-07-14 | 出力回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4806798A (ja) |
| JP (1) | JPS6320913A (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6437797A (en) * | 1987-08-03 | 1989-02-08 | Oki Electric Ind Co Ltd | Eprom device |
| IT1228509B (it) * | 1988-10-28 | 1991-06-19 | Sgs Thomson Microelectronics | Dispositivo per generare una tensione di alimentazione flottante per un circuito bootstrap capacitivo |
| USRE35745E (en) * | 1988-10-28 | 1998-03-17 | Sgs-Thomson Microelectronics S.R.L. | Device for generating a reference voltage for a switching circuit including a capacitive bootstrap circuit |
| US5117130A (en) * | 1990-06-01 | 1992-05-26 | At&T Bell Laboratories | Integrated circuits which compensate for local conditions |
| US5128563A (en) * | 1990-11-28 | 1992-07-07 | Micron Technology, Inc. | CMOS bootstrapped output driver method and circuit |
| KR940005509B1 (ko) * | 1992-02-14 | 1994-06-20 | 삼성전자 주식회사 | 승압단속회로및이를구비하는출력버퍼회로 |
| US5274276A (en) * | 1992-06-26 | 1993-12-28 | Micron Technology, Inc. | Output driver circuit comprising a programmable circuit for determining the potential at the output node and the method of implementing the circuit |
| US5324996A (en) * | 1993-02-16 | 1994-06-28 | Ast Research, Inc. | Floating fault tolerant input buffer circuit |
| JPH0738410A (ja) * | 1993-07-21 | 1995-02-07 | Oki Electric Ind Co Ltd | 出力バッファ回路 |
| US5457433A (en) * | 1993-08-25 | 1995-10-10 | Motorola, Inc. | Low-power inverter for crystal oscillator buffer or the like |
| JP3238826B2 (ja) * | 1994-04-13 | 2001-12-17 | 富士通株式会社 | 出力回路 |
| KR0154157B1 (ko) * | 1994-04-29 | 1998-12-15 | 김주용 | 반도체 소자의 부스트랩 회로 |
| US5519340A (en) * | 1994-11-01 | 1996-05-21 | Motorola Inc. | Line driver having maximum output voltage capacity |
| US5495195A (en) * | 1994-11-17 | 1996-02-27 | Advanced Micro Devices, Inc. | Output buffer for a high density programmable logic device |
| JPH08148986A (ja) * | 1994-11-21 | 1996-06-07 | Mitsubishi Electric Corp | 出力バッファ回路 |
| KR960043524A (ko) * | 1995-05-23 | 1996-12-23 | 홍-치우 후 | 출력 버퍼링 장치 |
| KR101548242B1 (ko) * | 2008-07-21 | 2015-09-04 | 삼성전자주식회사 | 반도체 장치의 출력구동장치, 이의 동작 방법, 및 이를 포함하는 전자 처리 장치 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4585958A (en) * | 1983-12-30 | 1986-04-29 | At&T Bell Laboratories | IC chip with noise suppression circuit |
-
1986
- 1986-07-14 JP JP61165907A patent/JPS6320913A/ja active Pending
-
1987
- 1987-07-14 US US07/073,130 patent/US4806798A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4806798A (en) | 1989-02-21 |
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