KR101548242B1 - 반도체 장치의 출력구동장치, 이의 동작 방법, 및 이를 포함하는 전자 처리 장치 - Google Patents

반도체 장치의 출력구동장치, 이의 동작 방법, 및 이를 포함하는 전자 처리 장치 Download PDF

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Abstract

전원공급이 없을 때에도 출력단을 통한 외부 전류유입을 방지하는 출력구동장치가 개시된다. 그러한 출력구동장치는, 출력구동 동작에서는 공급전원을 받아 출력단을 로우 임피던스 상태로 유지하여 데이터 출력구동 동작을 행하고 비출력구동 동작에서는 상기 공급전원을 받아 상기 출력단을 하이 임피던스 상태로 유지하는 출력 회로와; 상기 출력 회로의 상기 출력단에 접속되며 상기 출력 회로에 상기 공급전원이 공급되지 않을 경우에 상기 출력단을 통한 상기 출력 회로로의 전류유입을 방지하는 누설 차단부를 구비한다. 본 발명의 실시 예에 따르면, 전원공급이 없는 경우에 출력단이 다른 외부 장치에 의해 구동되더라도 누설 전류 패쓰가 장치 내부에 형성되지 않는 효과가 있다.
반도체 장치, 출력구동장치, 하이임피던스, 고전압 발생기, 전압 더블러

Description

반도체 장치의 출력구동장치, 이의 동작 방법, 및 이를 포함하는 전자 처리 장치{Output driving device in semiconductor device, method thereof, and electronic processing device having the same}
본 발명은 반도체 장치의 출력구동장치에 관한 것으로, 특히 전원공급이 없을 때에도 출력단을 통한 외부 전류유입을 방지하는 출력구동장치에 관한 것이다.
통상적으로, 전자처리 장치 또는 반도체 장치는 출력 데이터의 구동을 위하여 출력구동장치를 갖는다. 그러한 출력구동장치는 전원공급을 받아 비출력구동 동작에서는 하이 임피던스 상태를 유지하도록 되어 있지만 전원공급이 없는 경우에는 장치의 출력단이 하이 임피던스 상태를 유지하기 어려워 출력단을 통한 외부 전류유입이 이루어질 수 있다. 따라서, 전원공급이 없는 경우에도 출력단이 하이 임피던스 상태로 유지되도록 하는 개선된 기술이 필요해진다.
본 발명의 목적은 반도체 장치의 출력구동장치를 제공함에 있다.
본 발명의 다른 목적은 장치의 전원공급이 없는 경우에 누설전류 패쓰를 장치내부에 갖지 않는 출력구동장치를 제공함에 있다.
본 발명의 또 다른 목적은 전원공급이 없을 때에도 출력단을 통한 외부 전류유입을 방지하는 출력구동장치를 제공함에 있다.
본 발명의 또 다른 목적은 전원공급이 차단된 경우에 외부 연결장치에 의해 출력단이 구동되더라도 전류패쓰를 형성하지 않는 전자처리 장치 및 출력단 유입전류 차단방법을 제공함에 있다.
상기한 본 발명의 목적들을 달성하기 위하여 본 발명의 실시예적인 양상(an aspect)에 따라, 출력구동장치는,
출력구동 동작에서는 공급전원을 받아 출력단을 로우 임피던스 상태로 유지하여 데이터 출력구동 동작을 행하고 비출력구동 동작에서는 상기 공급전원을 받아 상기 출력단을 하이 임피던스 상태로 유지하는 출력 회로와;
상기 출력 회로의 상기 출력단에 접속된 누설 차단부를 포함하고, 상기 누설 차단부는 상기 출력 회로와 상기 누설 차단부로 상기 공급전원이 공급되지 않을 경우에 상기 출력단을 통해 상기 출력 회로로의 전류유입을 방지한다.
본 발명의 실시 예에서, 상기 출력 회로는,
상기 출력구동 동작에서는 게이트 단자의 논리 상태에 따라 소오스 단자에 인가되는 상기 공급전원을 드레인 단자가 연결된 상기 출력단으로 제공하거나 차단하며, 상기 비출력구동 동작에서는 게이트 단자가 상기 공급전원의 레벨로 유지되는 제1 도전형 모오스 트랜지스터와;
상기 제1 도전형 모오스 트랜지스터의 드레인 단자가 연결된 상기 출력단에 드레인 단자가 연결되고 소오스 단자가 접지에 연결되며, 상기 출력구동 동작에서는 게이트 단자의 논리 상태에 따라 드레인 단자의 전압레벨이 그대로 유지되도록 하거나 접지전압 레벨로 변화되도록 하며, 상기 비출력구동 동작에서는 상기 게이트 단자가 상기 접지전압 레벨로 유지되는 제2 도전형 모오스 트랜지스터를 포함한다.
또한, 상기 누설 차단부는,
상기 제1 도전형 모오스 트랜지스터의 드레인 단자와 상기 출력단 사이에 연결되어, 상기 출력구동 동작에서는 상기 제1 도전형 모오스 트랜지스터의 드레인 출력전압을 상기 출력단에 레벨 변동 없이 전달하며, 상기 출력 회로에 상기 공급전원이 공급되지 않을 경우에 상기 출력단을 통해 유입될 수 있는 상기 외부 전류가 상기 제1 도전형 모오스 트랜지스터의 드레인 단자로 인가되는 것을 방지하는 스위칭 트랜지스터를 구비한다.
바람직하기로, 상기 출력구동 동작에서는 상기 스위칭 트랜지스터의 게이트 단자에 상기 공급전원의 전압레벨보다 높은 레벨을 고전압을 인가하며, 상기 출력 회로에 상기 공급전원이 공급되지 않을 경우에는 상기 스위칭 트랜지스터가 완전히 턴오프되도록 하기 위한 전압을 상기 스위칭 트랜지스터의 게이트 단자에 인가하는 고전압 발생부를 더 구비될 수 있다.
본 발명의 실시 예에서, 상기 제1 도전형 모오스 트랜지스터가 피형 모오스 트랜지스터인 경우에 상기 제2 도전형 모오스 트랜지스터는 엔형 모오스 트랜지스터일 수 있다.
또한, 상기 스위칭 트랜지스터는 엔형 모오스 트랜지스터로 구성될 수 있으며, 상기 출력구동장치는 유에스비(USB)방식의 출력구동장치에 적절히 적용될 수 있다.
본 발명의 다른 실시예적 양상에 따라, 출력구동장치는,
공급전원을 받아 데이터의 출력구동을 위한 풀업 트랜지스터와;
상기 풀업 트랜지스터의 드레인 단자에 연결된 출력단에 드레인-소오스 채널이 접속된 풀다운 트랜지스터와;
상기 풀업 및 풀다운 트랜지스터들 사이에 연결되고, 상기 풀업 또는 풀다운 트랜지스터가 동작되는 경우에는 배선 라인으로서 기능하며, 상기 공급전원이 상기 풀업 트랜지스터에 인가되지 않는 경우에는 상기 출력단에 유입 가능한 외부유입 전류가 상기 풀업 트랜지스터의 드레인 단자에 인가되어지는 것을 차단하기 위한 전류패쓰 차단부를 구비한다.
본 발명의 실시 예에서, 상기 전류패쓰 차단부는,
상기 풀업 트랜지스터와 상기 풀다운 트랜지스터의 채널 사이에 채널이 연결된 스위칭 트랜지스터와;
상기 공급전원이 인가되는 경우에 상기 스위칭 트랜지스터의 게이트 단자에 상기 공급전원보다 높은 레벨의 고전압을 인가하며, 상기 공급전원이 인가되지 않는 상태에서 상기 출력단에 외부전원이 인가되더라도 상기 스위칭 트랜지스터가 턴오프되는 조건이 되도록 하는 전압을 상기 게이트 단자에 인가하는 고전압 발생부를 구비할 수 있다.
본 발명의 실시 예에서, 고전압 발생부는 전압 더블러를 이용한 스텝 업 컨버터로써 구현될 수 있으며, 상기 공급전원은 레귤레이터로부터 얻어진 전원일 수 있다.
본 발명의 실시 예에서 상기 전압 더블러는 상기 공급전원을 입력전원으로서 받아 상기 공급전원의 2배가 되는 전압을 생성하거나, 스위칭 트랜지스터의 내압 특성이 약한 경우에 상기 전압 더블러는 상기 공급전원보다 낮은 전압을 입력전원으로서 받아 상기 공급전원의 2배보다 낮은 전압을 생성할 수 있다.
본 발명의 또 다른 실시예적 양상에 따라, 레귤레이터를 구비한 전자처리 장치는,
상기 레귤레이터로부터 인가되는 공급전원을 받아 데이터의 출력구동을 위한 풀업 트랜지스터와;
상기 풀업 트랜지스터의 드레인 단자에 연결된 출력단에 드레인-소오스 채널이 접속된 풀다운 트랜지스터와;
상기 풀업 또는 풀다운 트랜지스터가 동작되는 경우에는 상기 출력단과 상기 풀업 트랜지스터의 드레인 단자 사이의 전기적 연결을 위한 연결라인으로서 기능하며, 상기 공급전원이 상기 풀업 트랜지스터에 인가되지 않는 상태에서 상기 출력단 에 외부 전기적 신호가 인가되는 경우에 내부 유입을 차단하기 위해 하이 임피던스 상태를 유지하는 전류패쓰 차단부를 구비한다.
본 발명의 실시 예에서, 상기 전류패쓰 차단부는,
상기 풀업 트랜지스터와 상기 풀다운 트랜지스터의 채널 사이에 채널이 연결된 스위칭 트랜지스터와;
상기 공급전원이 인가되는 경우에 상기 스위칭 트랜지스터의 게이트 단자에 상기 공급전원보다 높은 레벨의 고전압을 인가하며, 상기 공급전원이 인가되지 않는 상태에서 상기 출력단에 외부전원이 인가되더라도 상기 스위칭 트랜지스터가 턴오프되는 조건이 되도록 하는 전압을 상기 게이트 단자에 인가하는 고전압 발생부를 구비한다.
본 발명의 또 다른 실시예적 양상에 따라, 채널이 서로 직렬로 연결된 풀업 및 풀다운 트랜지스터를 갖는 출력회로를 구비한 데이터 출력구동장치는:
동작전원을 받아 레귤레이팅된 전압을 공급전원으로서 생성하는 레귤레이터와;
상기 풀업 트랜지스터의 게이트 단자에 연결된 풀업 드라이버와;
상기 풀다운 트랜지스터의 게이트 단자에 연결된 풀다운 드라이버와;
상기 공급전원을 받아 상기 공급전원보다 높은 고전압을 생성하는 고전압 발생기와;
상기 고전압에 응답하여 상기 풀업 트랜지스터의 드레인 단자에 나타나는 풀업 전압을 전압 드롭없이 출력단에 연결하며, 상기 출력단에 외부 전기적 신호가 인가되는 경우에 상기 풀업 트랜지스터로의 유입을 차단하는 스위칭 트랜지스터를 구비한다.
본 발명의 실시예에서, 상기 고전압 발생기는 상기 공급전원의 존재 시에 상기 스위칭 트랜지스터의 게이트 단자에 상기 공급전원의 2배보다 낮은 전압을 인가하고, 상기 공급전원의 부존재 시에 상기 게이트 단자에 접지전압을 인가한다.
본 발명의 또 다른 실시예적 양상에 따라, 채널이 서로 직렬로 연결된 풀업 및 풀다운 트랜지스터를 구비한 데이터 출력구동장치에서의 출력단 유입전류 차단방법은,
상기 풀업 트랜지스터와 상기 출력단 사이에 일방향 스위칭 소자를 설치하는 단계와;
상기 데이터 출력구동장치가 동작모드인 경우에는 상기 일방향 스위칭 소자를 전기적 손실없이 스위칭 온 상태로 유지하고, 상기 데이터 출력구동장치에 공급전원이 인가되지 않는 경우에는 상기 일방향 스위칭 소자를 스위칭 오프 상태로 유지하여 상기 출력단에서 내부로 유입 가능한 전기적 신호를 차단하기 위한 단계를 구비한다.
바람직하기로, 상기 일방향 스위칭 소자는 문턱전압 드롭을 보상하는 동작을 가지는 엔형 모오스 트랜지스터로 구성될 수 있다.
상기한 바와 같은 본 발명의 실시 예적 구성에 따르면, 전원공급이 없는 경 우에 출력단이 다른 외부 장치에 의해 구동되더라도 하이 임피던스 상태를 유지하므로 누설 전류 패쓰가 장치 내부에 형성되지 않는 효과가 있다.
이하에서는 전원공급이 없을 경우에 출력단을 통한 외부 전류유입을 방지하는 출력구동장치에 관한 바람직한 실시 예가 첨부된 도면들을 참조로 설명될 것이다.
이하의 실시예에서 많은 특정 상세들이 도면을 따라 예를 들어 설명되고 있지만, 이는 본 분야의 통상의 지식을 가진 자에게 본 발명의 보다 철저한 이해를 돕기 위한 의도 이외에는 다른 의도 없이 설명되었음을 주목(note)하여야 한다. 그렇지만, 본 발명이 이들 특정한 상세들 없이도 실시될 수 있을 것임은 본 분야의 숙련된 자들에 의해 이해될 수 있을 것이다. 공지의 하이 임피던스 상태, 풀업 및 풀다운 동작과 관련된 기능적 회로들은 본 발명의 요지를 흐리지 않도록 하기 위해 상세히 설명되지 않는다.
우선, 후술되는 본 발명의 실시 예에 대한 기능 및 동작이 보다 철저히 이해되도록 하기 위해, 도 1 내지 도 6을 참조하여, 전원공급이 없는 경우에 누설전류 패쓰가 형성되는 것이 보다 구체적으로 설명될 것이다.
도 1은 반도체 메모리 장치에 적용된 통상적 출력구동장치의 회로도이다. 그리고, 도 2는 도 1에 따른 동작 타이밍도이다.
도 1을 참조하면, 데이터 출력 버퍼로서 기능하기 위해, 드라이버 구동 제어 부(10)와, 출력 드라이버(25)를 포함하는 데이터 출력 드라이버(20)를 포함하는 구성이 보여진다.
도 2에서 보여지는 바와 같이, 먼저, 리드 명령(READ)이 입력되면 출력 인에이블 신호 OE가 하이가 되고, 제 1레벨 시프터(11)의 출력이 하이가 되어 제 1출력 제어부(12)에 출력 제어신호 DOFFZ가 입력된다. 제 1출력 제어부(12)는 인버터 IV2에 의해 출력 제어신호 DOFFZ를 반전하여 출력 제어신호 DOFF를 로우레벨로 출력한다. 이때, 메모리 셀로부터 인가된 데이타 신호 RDO가 데이타 출력 드라이버(20)의 데이타 출력단에 인가된다. 이후에, 리드 명령(READ)이 인가되지 않는 NOP의 동작 구간 동안 출력 제어신호 DOFF가 하이가 되어 제 1출력 드라이버(25)의 출력을 하이 임피던스 상태로 만든다.
다음에, 반도체 소자가 사용되지 않을때 전력 소비를 줄이기 위해 딥 파워 다운 모드(Deep Power Down Mode)로 진입하게 되면, 반도체 메모리 소자의 내부에서 사용되는 모든 내부 전원 전압의 공급이 중단된다. 이때, 데이타 출력 드라이버(20)의 출력을 제어하는 출력 제어신호 DOFF 및 출력 제어신호 DOFFZ의 레벨이 불안정하게 된다. 따라서, 데이타 출력 드라이버(20)의 제 1풀업 제어부(23) 및 제 1풀다운 제어부(24)의 풀업신호 UPZ 및 풀다운 신호 DN가 안정된 레벨의 상태를 유지할 수 없게 된다. 여기서, 데이타 출력 드라이버(20)에 외부 전원을 사용할 경우 풀업신호 UPZ가 로우가 되면 제 1출력 드라이버(25)의 PMOS트랜지스터 P8가 온되어 있는 상태(case1)이므로 출력 데이타는 하이가 된다. 그리고, 풀다운 신호 DN이 하이가 되면 제 1출력 드라이버(25)의 NMOS트랜지스터 N10가 온되어 있는 상 태(case2)이므로 출력 데이타가 로우가 된다. 또한, 풀업신호 UPZ가 로우이고 풀다운 신호 DN이 하이가 되면 PMOS트랜지스터 P8 및 NMOS트랜지스터 N10가 모두 온 되어 있는 상태(case3)이므로 출력 드라이버(25)의 출력단에 전류 경로가 형성된다. 반면에, 데이타 출력 드라이버(20)에 내부 전원을 사용할 경우, 상술된 case1,2의 경우 데이타 버스라인과 각각 PMOS트랜지스터 P8 및 NMOS트랜지스터 N10를 통해 전류 경로가 형성된다. 또한, 상술된 case3의 경우 데이타 버스라인과 내부 전원 전압 사이에 전류 경로가 형성된다.
결국, 딥 파워 다운 모드시에는 출력 데이타가 하이 임피던스 상태를 유지해야 하는데, 전류 경로의 형성으로 인해 출력 데이타가 하이 임피던스 상태를 유지하지 못하고 출력단으로 출력 데이타가 발생하게 된다. 따라서, 데이타 버스라인에서 데이타 컨텐션 문제가 발생하여 전류 소모가 불필요하게 발생된다.
한편, 도 3은 도 1의 출력구동장치와 유사한 또 다른 통상적 회로도이다. 반도체 소자의 딥 파워 다운 모드에서 출력단인 DQ 단자를 통해 외부에서 내부로 신호가 유입되지 않도록 함으로써 전류 소모를 방지할 수 있는 도 3의 출력회로는 SRAM과 같은 반도체 소자에 적용될 수 있는 회로이다.
딥 파워 다운 모드에서 파워 바 신호(powerb)가 하이 상태로 인가되면 도 3의 PMOS 트랜지스터(P28) 및 NMOS 트랜지스터(N30)는 하이 임피던스 상태로 되기 때문에 외부에서는 도 3의 출력회로의 DQ 단자(DQ)를 통해 내부로 전기적 신호가 유입되지 않게 된다.
보다 구체적으로, 딥 파워 다운 모드에서 파워 바 신호(powerb)가 하이 상태 로 인가되면 제 1 PMOS 트랜지스터(P21)가 턴오프되어 제 1 외부 전원(Vextq)이 제 2 외부 전원(Vextiq)로서 공급되지 않는다. 따라서, 제 1 및 제 2 레벨 쉬프터(22및 24)는 플로팅 상태가 된다. 그리고, 제 3 NMOS 트랜지스터(N23)가 턴온되어 제 3 노드(Q23)는 로우 상태를 유지하게 되며, 제 4 PMOS 트랜지스터(P24)가 턴오프되어 제 2 외부 전원(Vextiq)이 공급되지 않기 때문에 제 4 인버터(I24)는 동작되지 않아 제 4 노드(Q24)는 플로팅 상태가 된다. 이때, 하이 상태로 인가되는 파워 바 신호(powerb)는 제 5 인버터(I25)에 의해 로우 상태로 반전되어 제 5 노드(Q25)는 로우 상태를 유지하게 된다. 로우 상태를 유지하는 제 5 노드(Q25)의 전위에 의해 제 7 PMOS 트랜지스터(P27)는 턴온되어 제 1 외부 전원(Vextq)이 제 4 노드(Q24)로 공급된다. 따라서, 제 4 노드(Q24)는 하이 상태를 유지하게 되고, 이에 의해 제 8 PMOS 트랜지스터(P28)는 턴오프된다.
그리고, 하이 상태로 인가되는 파워 바 신호(powerb)에 의해 제 9 NMOS 트랜지스터(N29)가 턴온되어 제 9 노드(Q29)는 로우 상태를 유지하게 되고, 이에 의해 제 10 NMOS 트랜지스터(N30)는 턴오프된다.
이제부터는 반도체 메모리 장치의 출력회로를 벗어나서, 통상적인 전자처리 장치에 적용된 출력구동장치가 설명될 것이다.
도 4 및 도 5는 전자처리 장치에 적용된 통상적 출력구동장치의 회로도들이다.
먼저, 도 4를 참조하면, 풀업 드라이버(2)에 연결된 피형 모오스 트랜지스터(PM2)와, 풀다운 드라이버(4)에 연결된 엔형 모오스 트랜지스터(NM2)와, 디세이 블용 트랜지스터들(PM1,NM1)로서 구성된 출력구동장치의 예가 보여진다.
출력구동 동작에서, 인에이블 신호(en)는 논리 하이로서 인가된다. 이에 따라, 상기 디세이블용 트랜지스터들(PM1,NM1)은 턴오프되고, 데이터 출력단(Data out)은 로우 임피던스 상태로 유지된다. 상기 풀업 및 풀다운 드라이버(2,4)의 출력이 논리 로우인 경우에 데이터 출력단(Data out)의 출력은 논리 하이로서 출력되고, 상기 풀업 및 풀다운 드라이버(2,4)의 출력이 논리 하이인 경우에 데이터 출력단(Data out)의 출력은 논리 로우로서 출력된다.
비출력구동 동작에서, 상기 인에이블 신호(en)는 논리 로우로서 인가된다. 이에 따라, 상기 디세이블용 트랜지스터들(PM1,NM1)은 모두 턴온되고, 상기 풀업 및 풀다운 드라이버(2,4)의 출력은 디세이블 상태로 된다. 이 경우에 데이터 출력단(Data out)의 출력은 하이 임피던스 상태로 유지된다.
만약, 도 4의 회로에서 공급전원(pwr)이 인가되지 않는 상태에서, 상기 데이터 출력단(Data out)에 전기적 신호가 나타난다면, 상기 피형 모오스 트랜지스터(PM2)가 턴온되는 조건이 이루어져, 내부 회로에 누설전류가 흐를 수 있다.
도 5를 참조하면, 4개의 모오스 트랜지스터들(M1,M2,M3,M4)이 서로 직렬로 접속된 회로가 보여진다. 풀업 드라이버(2)에는 피형 모오스 트랜지스터(M2)가 연결되어 있고, 풀다운 드라이버(4)에는 엔형 모오스 트랜지스터(M3)가 연결되어 있다. 상기 모오스 트랜지스터들(M1,M4)은 디세이블용 트랜지스터로서 기능한다.
출력구동 동작에서, 인에이블 신호(en)는 논리 하이로서 인가된다. 이에 따라, 상기 디세이블용 트랜지스터들(M1,M4)은 턴온되고, 데이터 출력단(Data out)은 로우 임피던스 상태로 유지된다. 상기 풀업 및 풀다운 드라이버(2,4)의 출력이 논리 로우인 경우에 데이터 출력단(Data out)의 출력은 논리 하이로서 출력되고, 상기 풀업 및 풀다운 드라이버(2,4)의 출력이 논리 하이인 경우에 데이터 출력단(Data out)의 출력은 논리 로우로서 출력된다.
비출력구동 동작에서, 상기 인에이블 신호(en)는 논리 로우로서 인가된다. 이에 따라, 상기 디세이블용 트랜지스터들(M1,M4)은 모두 턴오프되고, 상기 풀업 및 풀다운 드라이버(2,4)의 출력은 디세이블 상태로 된다. 이 경우에 데이터 출력단(Data out)의 출력은 하이 임피던스 상태로 유지된다.
만약, 도 5의 회로에서 공급전원(pwr)이 인가되지 않는 상태에서, 상기 데이터 출력단(Data out)에 전기적 신호가 나타난다면, 상기 피형 모오스 트랜지스터(M2)가 턴온되는 조건이 이루어져, 내부 회로에 누설전류가 흐를 수 있다. 이러한 것은 도 6을 통하여 보다 상세히 설명될 것이다.
도 6은 도 4 및 도 5에 따른 전류패쓰 형성의 문제를 설명하기 위해 제시된 도면이다. 결국, 도 4 및 도 5에 따르면, 장치에 전원이 인가되는 경우에는 출력단이 하이 임피던스 상태를 유지하지만, 전원이 인가되지 않는 상태에서 출력단에 전기적 신호가 인가되는 경우에는 출력단에서 내부 회로소자의 접지로 연결되는 전류 패쓰(Pth1)가 형성되어 누설 전류가 흐르게 된다. 이와 같이, 출력단에서 내부 소자를 통하여 접지로의 전류패쓰가 형성되어 누설전류가 존재하면 장치의 소자 파손이나 노이즈의 영향을 피하기 어렵다. 따라서, 이를 해결할 수 있는 개선된 기술이 요망되는 것이다.
이하에서는 상기한 도 6에서와 같이 누설전류가 생성되는 문제를 해결하는 것에 대한 설명이 도 7 내지 도 10을 참조로 설명될 것이다.
먼저, 도 7은 본 발명의 실시 예에 따른 출력구동장치의 블록도이다.
도 7에서 출력구동장치는, 출력회로(50)와 상기 출력회로(50)에 연결된 누설 차단부(100)를 구비한다.
상기 출력회로(50)는, 출력구동 동작에서는 공급전원을 받아 출력단을 로우 임피던스 상태로 유지하여 데이터 출력구동 동작을 행하고 비출력구동 동작에서는 상기 공급전원을 받아 상기 출력단을 하이 임피던스 상태로 유지한다.
상기 누설 차단부(100)는, 상기 출력 회로(50)의 상기 출력단(OUT)에 접속되며 상기 출력 회로(50)에 상기 공급전원이 공급되지 않을 경우에 상기 출력단(OUT)을 통한 상기 출력 회로(50)로의 전류유입을 방지하는 역할을 한다.
도 7의 구체적 구현 예에 따른 회로는 도 8에 보여진다.
도 8에서, 풀업 트랜지스터로서 기능하는 피형(제1 도전형) 모오스 트랜지스터(PM2)와, 풀다운 트랜지스터로서 기능하는 엔형(제2 도전형) 모오스 트랜지스터(NM2)는 상기 출력회로(50)에 기본적으로 포함된다.
상기 피형 모오스 트랜지스터(PM2)는, 상기 출력구동 동작에서는 게이트 단자의 논리 상태에 따라 소오스 단자에 인가되는 상기 공급전원을 드레인 단자가 연결된 상기 출력단(VOUT)으로 제공하거나 차단하며, 상기 비출력구동 동작에서는 게이트 단자가 상기 공급전원의 레벨로 유지된다.
상기 엔형 모오스 트랜지스터(NM2)는, 상기 피형 모오스 트랜지스터(PM2)의 드레인 단자가 연결된 상기 출력단(VOUT)에 드레인 단자가 연결되고 소오스 단자가 접지에 연결되며, 상기 출력구동 동작에서는 게이트 단자의 논리 상태에 따라 드레인 단자의 전압레벨이 그대로 유지되도록 하거나 접지전압 레벨로 변화되도록 하며, 상기 비출력구동 동작에서는 상기 게이트 단자가 상기 접지전압 레벨로 유지된다.
상기 누설 차단부(100)는,
상기 피형 모오스 트랜지스터(PM2)의 드레인 단자와 상기 출력단 사이에 연결되어, 상기 출력구동 동작에서는 상기 피형 모오스 트랜지스터(PM2)의 드레인 출력전압을 상기 출력단에 레벨 변동 없이 전달하며, 상기 출력 회로에 상기 공급전원이 공급되지 않을 경우에 상기 출력단을 통해 유입될 수 있는 상기 외부 전류가 상기 피형 모오스 트랜지스터(PM2)의 드레인 단자로 인가되는 것을 방지하는 스위칭 트랜지스터(120)와;
상기 출력구동 동작에서는 상기 스위칭 트랜지스터(120)의 게이트 단자에 상기 공급전원의 전압레벨보다 높은 레벨을 고전압을 인가하며, 상기 출력 회로에 상기 공급전원이 공급되지 않을 경우에는 상기 스위칭 트랜지스터(120)가 완전히 턴오프되도록 하기 위한 전압을 상기 스위칭 트랜지스터(120)의 게이트 단자에 인가하는 고전압 발생부(110)를 포함한다.
도 8에서, 풀업 드라이버(2)는 상기 피형 모오스 트랜지스터(PM2)의 게이트 단자에 연결되어 로직 하이 또는 로직 로우의 데이터를 출력한다. 또한, 풀다운 드라이버(4)는 상기 엔형 모오스 트랜지스터(NM2)의 게이트 단자에 연결되어 로직 하 이 또는 로직 로우의 데이터를 출력한다.
비출력구동 동작에서, 피형 모오스 트랜지스터(PM1)는 논리 로우로서 인가되는 인에이블 신호(en)에 응답하여 턴온된다. 이에 따라 상기 풀업 드라이버(2)는 디세이블된다.
또한, 비출력구동 동작에서 엔형 모오스 트랜지스터(NM1)는 논리 하이로서 인가되는 인에이블 바아신호(en/)에 응답하여 턴온된다. 이에 따라 상기 풀다운 드라이버(4)는 디세이블된다.
상기 비출력구동 동작에서 공급전원(pwr)이 인가되는 경우 상기 피형 및 엔형 모오스 트랜지스터들(PM1,NM1)의 턴온동작에 의해, 출력단(VOUT)은 하이 임피던스 상태로 된다.
스위칭 트랜지스터로서 기능하는 엔형(n-type)모오스 트랜지스터(120)는 출력구동 동작에서 상기 피형 모오스 트랜지스터(PM2)의 드레인 출력전압을 상기 출력단(VOUT)에 레벨 변동 없이 전달하는 역할을 한다. 즉, 전기적 연결 배선과 같은 기능을 하는 것이다.
한편, 상기 엔형 모오스 트랜지스터(120)는 상기 출력 회로에 상기 공급전원이 공급되지 않을 경우에 상기 출력단(VOUT)을 통해 유입될 수 있는 외부 전류가 상기 피형 모오스 트랜지스터(PM2)의 드레인 단자로 인가되는 것을 방지하는 역할을 한다. 공급전원이 공급되지 않는 경우에, 상기 엔형 모오스 트랜지스터(120)의 게이트 단자는 접지전압의 레벨로 되고, 소오스 단자는 외부의 장치에 의해 구동되는 경우에 +3볼트 등과 같은 포지티브 전압레벨로 되므로, VGS(게이트-소오스간 전 압)-Vth(문턱전압)이 0볼트 이하가 되어 턴오프 조건을 충분히 만족한다.
결국, 상기 엔형 모오스 트랜지스터(120)는 일방향 스위치로서 기능하는 셈이다. 이에 따라, 도 6을 통해 설명된 바와 같은 전류 패쓰(Pth1)는 도 8의 회로에서는 형성되지 않는다.
도 9는 도 8의 변형 실시 예에 따른 모디파이드 회로도로서, 레귤레이터(10)로부터 출력된 정전압을 도 8의 공급전원(pwr)으로서 사용되는 것이 나타나 있다.
도 9에서, 상기 레귤레이터(10)는, 비교기(COMP1), 구동용 트랜지스터(PM1), 전압 디바이더용 저항들(R1,R2), 및 커패시터(C1)를 구비하고 있다. 고전압 발생부(110)가 전압 더블러 등을 사용한 스텝 업 컨버터로 구현되는 경우에 발진기(201)가 채용된다. 상기 고전압 발생부(110)는 입력노드(NDA)의 레귤레이팅된 입력전압을 컨버팅하여 입력전압의 2배가 되는 고전압을 출력 노드(NDB)에 제공한다.
상기 출력 노드(NDB)를 공급전원(pwr)의 2배의 레벨로 올리는 이유는, 상기 스위칭 트랜지스터(120)를 풀리 도통 시켜서 턴온 저항에 의한 전압 드롭을 최소화하기 위해서이다. 이에 따라, 상기 스위칭 트랜지스터(120)는 턴온 동작 시 마치 전원 배선과 같은 역할을 한다. 상기 스위칭 트랜지스터(120)의 드레인-소오스 간 채널 내압 특성이 충분히 설계되기 어려운 경우에 상기 고전압 발생부(110)의 입력전압은 보다 낮은 레벨의 전압이 채택될 수 있다. 이에 대한 변형은 도 10을 통해 설명될 것이다.
도 10은 도 9의 변형 실시 예에 따른 또 다른 회로도이다. 도 10을 참조하면, 고전압 발생부로서 기능하는 전압 더블러(110)의 입력 전압은 레귤레이터(11) 의 저항분배 노드(B)로부터 제공되는 것이 보여진다. 한편, 이 경우에 발진기(201) 및 피형 모오스 트랜지스터(PM10)가 사용하는 공급전원은 저항분배 노드(A)로부터 제공된다.
도 10은 상기 스위칭 트랜지스터(120)의 내압특성이 낮아서 레귤레이터(11)의 출력전압의 2배전압으로서 구동하기 어려운 경우를 고려하여 강구된 회로이다. 그러한 경우에 전압 더블러(110)의 입력 전압은 레귤레이터(11)의 저항분배 노드(A)가 아니라, 저항분배 노드(A)의 전압보다 낮은 전압이 나타나는 노드(B)로부터 얻어진다.
여기서, 상기 저항분배 노드(B)의 선택 지점은, 상기 저항분배 노드(B)에 나타나는 전압의 2배 전압이 상기 스위칭 트랜지스터(120)의 내압을 넘지 않으면서, 상기 스위칭 트랜지스터(120)의 온 저항이 충분히 작게 되도록 하는 지점으로서 결정되어야 한다.
상기 전압 더블러(110)로 인가되는 전류(I1)는 상기 스위칭 트랜지스터(120)의 게이트를 구동할 정도의 용량이면 되므로, 큰 용량을 필요로 하지 않는다.
도 10의 경우에도, 채널이 서로 직렬로 연결된 풀업 및 풀다운 트랜지스터를 구비한 데이터 출력구동장치에서의 출력단 유입전류 차단 스킴은, 상기 풀업 트랜지스터(PM10)와 상기 출력단(OUT) 사이에 일방향 스위칭 소자인 엔형 모오스트랜지스터(120)를 설치함에 의해 달성된다.
즉, 도 10의 데이터 출력구동장치가 동작모드인 경우에는 상기 일방향 스위칭 소자를 전기적 손실없이 스위칭 온 상태로 유지하고, 상기 데이터 출력구동장치 에 공급전원이 인가되지 않는 경우에는 상기 일방향 스위칭 소자를 스위칭 오프 상태로 유지하는 것이다. 이에 따라, 공급전원이 인가되지 않는 경우에는 상기 출력단에서 내부로 유입 가능한 전기적 신호가 원천적으로 차단된다.
도 10과 같은 회로의 구체적인 적용은 컴퓨터, HHP등과 같은 전자처리 장치의 USB 방식의 출력구동장치가 될 수 있다. USB 방식의 출력구동장치는 3.3볼트의 출력 하이 값을 유지하기 위해서 내부에 레귤레이터를 구비하고 있다. 또한, 출력단자가 외부에서 다른 버스 방식으로 구동되는 경우를 대비하여 누설전류 차단 대책이 있어야 한다. 즉, 예를 들어 5 볼트의 전원입력이 없을 경우에 출력단자가 3.6볼트의 전기적 신호로서 구동되더라도 출력구동장치의 내부회로가 전기적으로 영향을 받거나 누설 경로를 갖는 문제점이 있어서는 곤란하기 때문이다.
상술한 바와 같이, 본 발명의 실시 예에 따르면, 전원공급이 없는 경우에 출력단이 다른 외부 장치에 의해 구동되더라도 하이 임피던스 상태를 유지하므로 누설 전류 패쓰가 장치 내부에 형성되지 않는다.
상기한 설명에서는 본 발명의 실시 예를 위주로 도면을 따라 예를 들어 설명하였지만, 본 발명의 기술적 사상의 범위 내에서 본 발명을 다양하게 변형 또는 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이다. 예를 들어, 사안이 다른 경우에 본 발명의 기술적 사상을 벗어남이 없이 누설 차단부의 구성 소자를 모오스 트랜지스터 이외에도 타의 스위칭 소자로서 구현할 수 있을 것이다.
또한, 본 발명이 적용되는 전자처리 장치는 퍼스널 컴퓨터, 노트북 컴퓨터, HHP나 PMP 등의 휴대용 전자기기 등이 될 수 있으며, 반도체 메모리 장치는 DRAM, SRAM, 플래쉬(flash)메모리 등과 같은 NVM 이 될 수 있다.
도 1은 반도체 메모리 장치에 적용된 통상적 출력구동장치의 회로도
도 2는 도 1에 따른 동작 타이밍도
도 3은 도 1의 출력구동장치와 유사한 또 다른 통상적 회로도
도 4 및 도 5는 전자처리 장치에 적용된 통상적 출력구동장치의 회로도들
도 6은 도 4 및 도 5에 따른 전류패쓰 형성의 문제를 설명하기 위해 제시된 도면
도 7은 본 발명의 실시 예에 따른 출력구동장치의 블록도
도 8은 도 7의 구체적 구현 예에 따른 회로도
도 9는 도 8의 변형 실시 예에 따른 모디파이드 회로도
도 10은 도 9의 변형 실시 예에 따른 또 다른 회로도

Claims (20)

  1. 출력구동 동작에서는 공급전원을 받아 출력단을 로우 임피던스 상태로 유지하여 데이터 출력구동 동작을 행하고 비출력구동 동작에서는 상기 공급전원을 받아 상기 출력단을 하이 임피던스 상태로 유지하는 출력 회로; 및
    상기 출력 회로의 상기 출력단에 접속된 누설 차단부를 포함하고,
    상기 누설 차단부는, 상기 출력 회로와 상기 누설 차단부로 상기 공급전원이 공급되지 않을 경우, 상기 출력단을 통해 상기 출력 회로로의 전류유입을 방지하는 출력구동장치.
  2. 제1항에 있어서, 상기 출력 회로는,
    제1드레인, 제1소오스, 및 제1게이트를 포함하는 제1 도전형 모오스 트랜지스터; 및
    상기 출력단에 접속된 제2드레인, 접지에 접속된 제2소오스, 및 제2게이트를 포함하는 제2 도전형 모오스 트랜지스터를 포함하고,
    상기 제1 도전형 모오스 트랜지스터는 상기 출력구동 동작에서는 상기 제1게이트의 논리 상태에 따라 상기 제1소오스로 공급되는 상기 공급전원을 상기 제1드레인에 연결된 상기 출력단으로 제공하거나 차단하고, 상기 비출력구동 동작에서는 상기 제1게이트의 전압 레벨을 상기 공급전원의 레벨로 유지하고,
    상기 제2 도전형 모오스 트랜지스터는 상기 출력구동 동작에서는 상기 제2게이트의 논리 상태에 따라 상기 제2드레인의 전압 레벨을 그대로 유지하거나 접지전압 레벨로 변화시키고 상기 비출력구동 동작에서는 상기 제2게이트의 상기 전압 레벨을 상기 접지전압 레벨로 유지하는 출력구동장치.
  3. 제2항에 있어서, 상기 누설 차단부는,
    상기 제1드레인과 상기 출력단 사이에 연결되고 제3게이트를 포함하는 스위칭 트랜지스터; 및
    상기 제1소오스와 상기 제3게이트 사이에 접속된 고전압 발생부를 포함하고,
    상기 스위칭 트랜지스터는 상기 출력구동 동작에서는 상기 제1드레인의 출력전압을 상기 출력단으로 레벨 변동 없이 전달하고, 상기 제1소오스와 상기 고전압 발생부로 상기 공급전원이 공급되지 않을 경우에 상기 출력단을 통해 유입될 수 있는 외부 전류가 상기 제1드레인으로 유입되는 것을 방지하고,
    상기 고전압 발생부는 상기 출력구동 동작에서는 상기 공급전원의 전압레벨보다 높은 레벨을 갖는 전압을 상기 제3게이트로 인가하고, 상기 제1소오스와 상기 고전압 발생부로 상기 공급전원이 공급되지 않을 경우에 상기 스위칭 트랜지스터가 완전히 턴오프되도록 하는 전압을 상기 제3게이트로 인가하는 출력구동장치.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 출력단을 포함하는 출력구동장치에 있어서,
    공급전원을 받아 데이터의 출력구동을 위한 풀업 트랜지스터;
    상기 출력단과 접지 사이에 접속된 풀다운 트랜지스터; 및
    상기 풀업 트랜지스터의 드레인과 상기 출력단 사이에 연결된 전류패쓰 차단부를 포함하고,
    상기 전류패쓰 차단부는,
    상기 공급전원이 상기 풀업 트랜지스터의 소오스와 상기 전류패쓰 차단부로 공급되고 상기 풀업 트랜지스터와 상기 풀다운 트랜지스터 중에서 어느 하나가 동작하는 경우에는 배선 라인의 기능을 하고,
    상기 공급전원이 상기 풀업 트랜지스터의 상기 소오스와 상기 전류패쓰 차단부로 인가되지 않는 경우에는 상기 출력단으로 유입 가능한 외부유입 전류가 상기 풀업 트랜지스터의 상기 드레인으로 유입되는 것을 차단하는 출력구동장치.
  9. 제8항에 있어서, 상기 전류패쓰 차단부는,
    상기 풀업 트랜지스터의 상기 드레인과 상기 출력단 사이에 연결되고 게이트를 포함하는 스위칭 트랜지스터; 및
    상기 풀업 트랜지스터의 상기 소오스와 상기 스위칭 트랜지스터의 상기 게이트 사이에 접속된 고전압 발생부를 포함하고.
    상기 고전압 발생부는,
    상기 공급전원이 상기 풀업 트랜지스터의 상기 소오스와 상기 고전압 발생부로 인가되는 경우에 상기 스위칭 트랜지스터의 상기 게이트로 상기 공급전원의 전압 레벨보다 높은 레벨을 갖는 전압을 인가하고, 상기 공급전원이 상기 풀업 트랜지스터의 상기 소오스와 상기 고전압 발생부로 인가되지 않는 상태에서 상기 출력단으로 외부전원이 인가되더라도 상기 스위칭 트랜지스터가 턴오프되는 조건이 되도록 하는 전압을 상기 게이트로 인가하는 출력구동장치.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 레귤레이터와 출력구동장치를 구비한 전자처리 장치에 있어서,
    상기 출력구동장치는,
    상기 레귤레이터로부터 인가되는 공급전원을 받아 데이터의 출력구동을 위한 풀업 트랜지스터;
    상기 출력구동장치의 출력단과 접지 사이에 접속된 풀다운 트랜지스터; 및
    상기 풀업 트랜지스터의 드레인과 상기 출력단 사이에 연결된 전류패쓰 차단부를 포함하고,
    상기 전류패쓰 차단부는,
    상기 공급전원이 상기 풀업 트랜지스터의 소오스와 상기 전류패쓰 차단부로 공급되고 상기 풀업 트랜지스터와 상기 풀다운 트랜지스터 중에서 어느 하나가 동작하는 경우에는 배선 라인의 기능을 하고,
    상기 공급전원이 상기 풀업 트랜지스터의 상기 소오스와 상기 전류패쓰 차단부로 인가되지 않는 경우에는 상기 출력단으로 유입 가능한 외부유입 전류가 상기 풀업 트랜지스터의 상기 드레인으로 유입되는 것을 차단하는 전자처리 장치.
  15. 제14항에 있어서, 상기 전류패쓰 차단부는,
    상기 풀업 트랜지스터의 상기 드레인과 상기 출력단 사이에 연결되고 게이트를 포함하는 스위칭 트랜지스터; 및
    상기 풀업 트랜지스터의 상기 소오스와 상기 스위칭 트랜지스터의 상기 게이트 사이에 접속된 고전압 발생부를 포함하고.
    상기 고전압 발생부는,
    상기 공급전원이 상기 풀업 트랜지스터의 상기 소오스와 상기 고전압 발생부로 인가되는 경우에 상기 스위칭 트랜지스터의 상기 게이트로 상기 공급전원의 전압 레벨보다 높은 레벨을 갖는 전압을 인가하고, 상기 공급전원이 상기 풀업 트랜지스터의 상기 소오스와 상기 고전압 발생부로 인가되지 않는 상태에서 상기 출력단으로 외부전원이 인가되더라도 상기 스위칭 트랜지스터가 턴오프되는 조건이 되도록 하는 전압을 상기 게이트로 인가하는 전자처리 장치.
  16. 각각의 채널이 서로 직렬로 연결된 풀업 트랜지스터와 풀다운 트랜지스터를 포함하는 출력회로를 구비한 출력구동장치에 있어서:
    동작전원을 받아 레귤레이팅된 전압을 공급전원으로서 생성하는 레귤레이터;
    상기 풀업 트랜지스터의 게이트에 연결된 풀업 드라이버;
    상기 풀다운 트랜지스터의 게이트에 연결된 풀다운 드라이버;
    상기 공급전원을 받아 상기 공급전원의 레벨보다 높은 레벨을 갖는 전압을 생성하는 고전압 발생기; 및
    상기 고전압 발생기로부터 출력된 상기 전압에 응답하여 상기 풀업 트랜지스터의 드레인을 통해 출력된 풀업 전압을 전압 강하 없이 상기 출력구동장치의 출력단으로 공급하고, 상기 풀업 트랜지스터의 소오스와 상기 고전압 발생기로 상기 공급전원이 인가되지 않고 상기 출력단으로 외부 전기 신호가 인가되는 경우에 상기 외부 전기 신호가 상기 풀업 트랜지스터의 상기 드레인으로 유입되는 것을 차단하는 스위칭 트랜지스터를 포함하는 출력구동장치.
  17. 삭제
  18. 제16항에 있어서,
    상기 고전압 발생기는 상기 풀업 트랜지스터의 상기 소오스와 상기 고전압 발생기로 상기 공급전원이 인가될 때에는 상기 스위칭 트랜지스터의 게이트로 상기 공급전원의 레벨의 2배보다 낮은 레벨을 갖는 전압을 인가하고, 상기 풀업 트랜지스터의 상기 소오스와 상기 고전압 발생기로 상기 공급전원이 인가되지 않을 때 상기 스위칭 트랜지스터의 상기 게이트로 접지전압을 인가하는 출력구동장치.
  19. 각각의 채널이 서로 직렬로 연결된 풀업 트랜지스터와 풀다운 트랜지스터를 구비한 출력구동장치의 출력단으로 유입되는 유입전류 차단방법에 있어서,
    상기 풀업 트랜지스터와 상기 출력단 사이에 스위칭 소자를 설치하는 단계; 및
    상기 출력구동장치가 동작모드인 경우에는 상기 스위칭 소자를 전기적 손실 없이 스위칭 온 상태로 유지하고, 상기 풀업 트랜지스터와 상기 출력구동장치로 공급전원이 인가되지 않는 경우에는 상기 스위칭 소자를 스위칭 오프 상태로 유지하여 상기 출력단으로부터 상기 출력구동장치의 내부로 유입 가능한 전기적 신호를 차단하기 위한 단계를 포함하는 유입전류 차단방법.
  20. 삭제
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080086078A (ko) * 2007-03-21 2008-09-25 삼성전자주식회사 잉크젯 화상형성장치의 잉크 레벨 검출장치 및 그 제어방법
US8791724B1 (en) 2013-02-27 2014-07-29 Taiwan Semiconductor Manufacturing Co., Ltd. Post driver for high density integrated circuits
US9197199B2 (en) * 2013-03-13 2015-11-24 Taiwan Semiconductor Manufacturing Co., Ltd. Level shifter for high density integrated circuits
CN104252216B (zh) * 2013-06-28 2017-06-06 鸿富锦精密工业(武汉)有限公司 防漏电usb供电电路
CN104639149B (zh) * 2013-11-11 2018-03-30 京微雅格（北京）科技有限公司 三模高速的电平向上转换电路

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4622479A (en) * 1982-12-14 1986-11-11 Thomson Components-Mostek Corporation Bootstrapped driver circuit for high speed applications
US4649300A (en) * 1985-08-12 1987-03-10 Intel Corporation Bootstrap buffer
JPS6320913A (ja) * 1986-07-14 1988-01-28 Nec Corp 出力回路
US4689505A (en) * 1986-11-13 1987-08-25 Microelectronics And Computer Technology Corporation High speed bootstrapped CMOS driver
US5128563A (en) * 1990-11-28 1992-07-07 Micron Technology, Inc. CMOS bootstrapped output driver method and circuit
US5128560A (en) * 1991-03-22 1992-07-07 Micron Technology, Inc. Boosted supply output driver circuit for driving an all N-channel output stage
JP3253389B2 (ja) * 1992-03-31 2002-02-04 株式会社東芝 半導体集積回路装置
US5369317A (en) * 1992-06-26 1994-11-29 Micron Technology, Inc. Circuit and method for controlling the potential of a digit line and in limiting said potential to a maximum value
US5274276A (en) * 1992-06-26 1993-12-28 Micron Technology, Inc. Output driver circuit comprising a programmable circuit for determining the potential at the output node and the method of implementing the circuit
US5387826A (en) * 1993-02-10 1995-02-07 National Semiconductor Corporation Overvoltage protection against charge leakage in an output driver
EP0702860B1 (en) * 1993-06-07 1997-12-29 National Semiconductor Corporation Overvoltage protection
US5399920A (en) * 1993-11-09 1995-03-21 Texas Instruments Incorporated CMOS driver which uses a higher voltage to compensate for threshold loss of the pull-up NFET
KR0169157B1 (ko) * 1993-11-29 1999-02-01 기다오까 다까시 반도체 회로 및 mos-dram
JP3562725B2 (ja) * 1993-12-24 2004-09-08 川崎マイクロエレクトロニクス株式会社 出力バッファ回路、および入出力バッファ回路
US5519340A (en) * 1994-11-01 1996-05-21 Motorola Inc. Line driver having maximum output voltage capacity
JPH08203270A (ja) * 1995-01-27 1996-08-09 Matsushita Electron Corp 半導体集積回路
US5646809A (en) * 1995-08-28 1997-07-08 Hewlett-Packard Company High voltage tolerant CMOS input/output pad circuits
US5880605A (en) * 1996-11-12 1999-03-09 Lsi Logic Corporation Low-power 5 volt tolerant input buffer
US5804998A (en) * 1996-12-26 1998-09-08 International Business Machines Corporation Voltage upwardly compliant CMOS off-chip driver
US5917348A (en) * 1997-09-02 1999-06-29 Industrial Technology Research Institute--Computer & Communication Research Labs. CMOS bidirectional buffer for mixed voltage applications
KR100266901B1 (ko) * 1997-09-04 2000-10-02 윤종용 내부 전원 전압 발생 회로 및 그것을 이용한 반도체 메모리 장치
US5852540A (en) * 1997-09-24 1998-12-22 Intel Corporation Circuit for protecting the input/output stage of a low voltage integrated circuit device from a failure of the internal voltage supply or a difference in the power-up sequencing of supply voltage levels
US6118326A (en) * 1997-11-06 2000-09-12 Analog Devices, Inc. Two-phase bootstrapped CMOS switch drive technique and circuit
JP3627481B2 (ja) 1997-12-03 2005-03-09 富士ゼロックス株式会社 インターフェイス回路
US6121795A (en) * 1998-02-26 2000-09-19 Xilinx, Inc. Low-voltage input/output circuit with high voltage tolerance
US6141200A (en) * 1998-04-20 2000-10-31 International Business Machines Corporation Stacked PFET off-chip driver with a latch bias generator for overvoltage protection
TW408340B (en) * 1998-06-26 2000-10-11 Nanya Plastics Corp Input buffer with high-voltage operation range
US6166561A (en) * 1999-02-26 2000-12-26 International Business Machines Corporation Method and apparatus for protecting off chip driver circuitry employing a split rail power supply
US6141263A (en) * 1999-03-01 2000-10-31 Micron Technology, Inc. Circuit and method for a high data transfer rate output driver
US6822495B2 (en) * 1999-05-06 2004-11-23 Telefonaktiebolaget L M Ericsson (Publ) System and method for implementing a skew-tolerant true-single-phase-clocking flip-flop
US6628142B1 (en) * 2000-08-30 2003-09-30 Micron Technology, Inc. Enhanced protection for input buffers of low-voltage flash memories
US6559690B2 (en) * 2001-03-15 2003-05-06 Micron Technology, Inc. Programmable dual drive strength output buffer with a shared boot circuit
KR100465599B1 (ko) 2001-12-07 2005-01-13 주식회사 하이닉스반도체 데이타 출력 버퍼
KR100541158B1 (ko) 2003-05-28 2006-01-10 주식회사 하이닉스반도체 출력 회로
JP4054727B2 (ja) * 2003-07-14 2008-03-05 株式会社リコー 出力バッファ回路及び出力バッファ回路を使用したインタフェース回路
KR100728950B1 (ko) * 2004-03-11 2007-06-15 주식회사 하이닉스반도체 내부전압 발생장치
US7633321B2 (en) * 2007-07-24 2009-12-15 Infineon Technologies Ag Driver circuit; electronic circuit having driver circuit and corresponding method

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