JP4054727B2 - 出力バッファ回路及び出力バッファ回路を使用したインタフェース回路 - Google Patents
出力バッファ回路及び出力バッファ回路を使用したインタフェース回路 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、３ステートのバッファ回路からなる出力バッファ回路に関し、特に高耐圧トランジスタを使用せずに複数の電源電圧で使用することができる出力バッファ回路及び出力バッファ回路を使用したインタフェース回路に関する。
【０００２】
【従来の技術】
図４は、従来の出力バッファ回路の例を示した回路図である（例えば、特許文献１参照。）。
図４における出力バッファ回路１００では、高電圧、例えば５Ｖの出力をドライブするために高耐圧トランジスタＰＴ４１を使用している。また、出力バッファ回路１００は、トランジスタＰＴ４１のゲート電圧を所定の基準電圧ＶＲＥＦから５Ｖの電圧に変換するために、レベルシフト回路１３２を備えており、レベルシフト回路１３２は、図５で示すような回路構成をなしている。
【０００３】
【特許文献１】
特開平１１−４１０８２号公報
【０００４】
【発明が解決しようとする課題】
しかし、図４及び図５で示した出力バッファ回路は、コスト的に不利となる要素を含んでいる。すなわち、高耐圧トランジスタを使用することによってプロセスコストが上昇すると共に、レベルシフト回路１３２を備えることによって使用トランジスタ数の増加に伴うチップ面積コストが上昇するという問題があった。更に、高耐圧トランジスタＰＴ４１を使用することにより、ＰＭＯＳトランジスタであるトランジスタＰＴ４１のソースに低電圧、例えば３.３Ｖの電圧が印加された場合に、パッドＰａｄから出力される信号の立ち上がり時間が遅くなるという問題があった。
【０００５】
本発明は、上記のような問題を解決するためになされたものであり、高耐圧トランジスタ及びレベルシフト回路を使用することなく、簡単な回路構成で、３.３Ｖの低電圧入力信号に対して３.３Ｖの低電圧信号又は５Ｖの高電圧信号のいずれかを出力することができる出力バッファ回路及び出力バッファ回路を使用したインタフェース回路を得ることを目的とする。
【０００６】
【課題を解決するための手段】
この発明に係る出力バッファ回路は、入力されたアウトプットイネーブル信号に応じて入力信号に関係なく出力端がハイインピーダンス状態になる３ステートのバッファ回路をなす出力バッファ回路において、
制御信号入力端に入力された信号に応じて前記出力端に正側電源電圧からの電流を出力する、サブストレートゲートが該正側電源電圧に接続されたＰチャネル型ＭＯＳトランジスタからなる第１のトランジスタと、
該第１のトランジスタと前記出力端との間に接続され、制御信号入力端に正側電源電圧に応じた所定の電圧が入力された、サブストレートゲートが該正側電源電圧に接続されたＰチャネル型ＭＯＳトランジスタからなる第２のトランジスタと、
制御信号入力端に入力された信号に応じて、前記出力端から負側電源電圧に電流を出力する第３のトランジスタと、
前記出力端と該第３のトランジスタとの間に接続され、制御信号入力端に所定の電圧が入力された第４のトランジスタと、
入力された制御信号に応じて、前記正側電源電圧と負側電源電圧との電圧差に応じた所定の電圧Ｖｒｅｆを生成して前記第１のトランジスタの制御信号入力端に出力する電圧生成回路部と、
前記アウトプットイネーブル信号及び入力信号に応じて、前記第３のトランジスタ及び電圧生成回路部に対する各制御信号をそれぞれ生成して出力する入力回路部と、
を備え、
前記電圧生成回路部は、
前記正側電源電圧と負側電源電圧との電圧差を所定の分圧比で分圧して前記所定の電圧Ｖｒｅｆを生成し出力する分圧回路と、
前記入力回路部からの制御信号に応じて、該分圧回路を正側電源電圧と負側電源電圧との間に接続する接続回路と、
を備え、
前記分圧回路は、接続回路によって、正側電源電圧と負側電源電圧との間に接続されると所定の電圧Ｖｒｅｆを生成して出力し、正側電源電圧と負側電源電圧との間の接続が遮断されると正側電源電圧を電圧Ｖｒｅｆとして出力するものである。
【０００７】
また、この発明に係る出力バッファ回路は、入力されたアウトプットイネーブル信号に応じて入力信号に関係なく出力端がハイインピーダンス状態になる３ステートのバッファ回路をなす出力バッファ回路において、
制御信号入力端に入力された信号に応じて前記出力端に正側電源電圧からの電流を出力するＰチャネル型ＭＯＳトランジスタからなる第１のトランジスタと、
該第１のトランジスタと前記出力端との間に接続され、制御信号入力端に正側電源電圧に応じた所定の電圧が入力されたＰチャネル型ＭＯＳトランジスタからなる第２のトランジスタと、
制御信号入力端に入力された信号に応じて、前記出力端から負側電源電圧に電流を出力する第３のトランジスタと、
前記出力端と該第３のトランジスタとの間に接続され、制御信号入力端に所定の電圧が入力された第４のトランジスタと、
前記出力端の電圧レベルに応じて前記第２のトランジスタのサブストレートゲートに第２のトランジスタの耐電圧以下の電圧を供給する第５のトランジスタと、
入力された制御信号に応じて、前記正側電源電圧と負側電源電圧との電圧差に応じた所定の電圧Ｖｒｅｆを生成して前記第１のトランジスタの制御信号入力端に出力する電圧生成回路部と、
前記アウトプットイネーブル信号及び入力信号に応じて、前記第３のトランジスタ及び電圧生成回路部に対する各制御信号をそれぞれ生成して出力する入力回路部と、
を備え、
前記電圧生成回路部は、
前記正側電源電圧と負側電源電圧との電圧差を所定の分圧比で分圧して前記所定の電圧Ｖｒｅｆを生成し出力する分圧回路と、
前記入力回路部からの制御信号に応じて、該分圧回路を正側電源電圧と負側電源電圧との間に接続する接続回路と、
を備え、
前記分圧回路は、接続回路によって、正側電源電圧と負側電源電圧との間に接続されると所定の電圧Ｖｒｅｆを生成して出力し、正側電源電圧と負側電源電圧との間の接続が遮断されると正側電源電圧を電圧Ｖｒｅｆとして出力するものである。
【０００９】
また、具体的には、前記第２のトランジスタの制御信号入力端は、前記第１のトランジスタの耐電圧以下の電圧が入力されるようにした。
【００１１】
また、前記接続回路は、
前記入力回路部からの制御信号に応じて、前記分圧回路を正側電源電圧と負側電源電圧との間に接続する第６のトランジスタと、
前記分圧回路と該第６のトランジスタとの間に接続され、制御信号入力端に所定の電圧が入力された第７のトランジスタと、
を備えるようにした。
【００１２】
前記第１から第４の各トランジスタ、電圧生成回路部及び入力回路部は１つのＩＣに集積されるようにしてもよい。
【００１３】
前記第１から第５の各トランジスタ、電圧生成回路部及び入力回路部は１つのＩＣに集積されるようにしてもよい。
【００１４】
また、この発明に係るインタフェース回路は、入力されたアウトプットイネーブル信号に応じて入力信号に関係なく出力端がハイインピーダンス状態になる３ステートのバッファ回路をなす出力バッファ回路を使用したインタフェース回路において、
前記出力バッファ回路は、
制御信号入力端に入力された信号に応じて前記出力端に正側電源電圧からの電流を出力する、サブストレートゲートが該正側電源電圧に接続されたＰチャネル型ＭＯＳトランジスタからなる第１のトランジスタと、
該第１のトランジスタと前記出力端との間に接続され、制御信号入力端に正側電源電圧に応じた所定の電圧が入力された、サブストレートゲートが該正側電源電圧に接続されたＰチャネル型ＭＯＳトランジスタからなる第２のトランジスタと、
制御信号入力端に入力された信号に応じて、前記出力端から負側電源電圧に電流を出力する第３のトランジスタと、
前記出力端と該第３のトランジスタとの間に接続され、制御信号入力端に所定の電圧が入力された第４のトランジスタと、
入力された制御信号に応じて、前記正側電源電圧と負側電源電圧との電圧差に応じた所定の電圧Ｖｒｅｆを生成して前記第１のトランジスタの制御信号入力端に出力する電圧生成回路部と、
前記アウトプットイネーブル信号及び入力信号に応じて、前記第３のトランジスタ及び電圧生成回路部に対する各制御信号をそれぞれ生成して出力する入力回路部と、
を備え、
前記電圧生成回路部は、
前記正側電源電圧と負側電源電圧との電圧差を所定の分圧比で分圧して前記所定の電圧Ｖｒｅｆを生成し出力する分圧回路と、
前記入力回路部からの制御信号に応じて、該分圧回路を正側電源電圧と負側電源電圧との間に接続する接続回路と、
を備え、
前記分圧回路は、接続回路によって、正側電源電圧と負側電源電圧との間に接続されると所定の電圧Ｖｒｅｆを生成して出力し、正側電源電圧と負側電源電圧との間の接続が遮断されると正側電源電圧を電圧Ｖｒｅｆとして出力するものである。
【００１５】
また、この発明に係るインタフェース回路は、入力されたアウトプットイネーブル信号に応じて入力信号に関係なく出力端がハイインピーダンス状態になる３ステートのバッファ回路をなす出力バッファ回路を使用したインタフェース回路において、
前記出力バッファ回路は、
制御信号入力端に入力された信号に応じて前記出力端に正側電源電圧からの電流を出力するＰチャネル型ＭＯＳトランジスタからなる第１のトランジスタと、
該第１のトランジスタと前記出力端との間に接続され、制御信号入力端に正側電源電圧に応じた所定の電圧が入力されたＰチャネル型ＭＯＳトランジスタからなる第２のトランジスタと、
制御信号入力端に入力された信号に応じて、前記出力端から負側電源電圧に電流を出力する第３のトランジスタと、
前記出力端と該第３のトランジスタとの間に接続され、制御信号入力端に所定の電圧が入力された第４のトランジスタと、
前記出力端の電圧レベルに応じて前記第２のトランジスタのサブストレートゲートに第２のトランジスタの耐電圧以下の電圧を供給する第５のトランジスタと、
入力された制御信号に応じて、前記正側電源電圧と負側電源電圧との電圧差に応じた所定の電圧Ｖｒｅｆを生成して前記第１のトランジスタの制御信号入力端に出力する電圧生成回路部と、
前記アウトプットイネーブル信号及び入力信号に応じて、前記第３のトランジスタ及び電圧生成回路部に対する各制御信号をそれぞれ生成して出力する入力回路部と、
を備え、
前記電圧生成回路部は、
前記正側電源電圧と負側電源電圧との電圧差を所定の分圧比で分圧して前記所定の電圧Ｖｒｅｆを生成し出力する分圧回路と、
前記入力回路部からの制御信号に応じて、該分圧回路を正側電源電圧と負側電源電圧との間に接続する接続回路と、
を備え、
前記分圧回路は、接続回路によって、正側電源電圧と負側電源電圧との間に接続されると所定の電圧Ｖｒｅｆを生成して出力し、正側電源電圧と負側電源電圧との間の接続が遮断されると正側電源電圧を電圧Ｖｒｅｆとして出力するものである。
【００１６】
具体的には、前記第２のトランジスタの制御信号入力端は、前記第１のトランジスタの耐電圧以下の電圧が入力されるようにした。
【００１７】
また、前記接続回路は、
前記入力回路部からの制御信号に応じて、前記分圧回路を正側電源電圧と負側電源電圧との間に接続する第６のトランジスタと、
前記分圧回路と該第６のトランジスタとの間に接続され、制御信号入力端に所定の電圧が入力された第７のトランジスタと、
を備えるようにした。
前記出力バッファ回路は１つのＩＣに集積されるようにしてもよい。
【００１８】
【発明の実施の形態】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における出力バッファ回路の例を示した回路図である。
図１において、出力バッファ回路１は、入力されているアウトプットイネーブル信号ＯＥがアサートされると、デジタル信号である入力信号Ｓｉに応じた信号Ｓｏを出力端ＯＵＴから出力し、該アウトプットイネーブル信号ＯＥがネゲートされると出力端ＯＵＴはハイインピーダンス状態になる３ステートのバッファ回路をなしている。
【００１９】
出力バッファ回路１は、外部から入力されたアウトプットイネーブル信号ＯＥ及び入力信号Ｓｉから内部信号Ｐｉ及びＮｉを生成して出力する入力回路部２と、入力回路部２からの内部信号Ｐｉに応じて所定の電圧Ｖｒｅｆを生成して出力するＶｒｅｆ生成回路部３と、入力回路部２からの内部信号Ｎｉ及びＶｒｅｆ生成回路部３からの電圧Ｖｒｅｆに応じたデジタル信号を生成して出力する出力回路部４とを備えている。なお、出力バッファ回路１は、１つのＩＣに集積されるようにしてもよい。
【００２０】
入力回路部２は、ＮＡＮＤ回路１１、ＮＯＲ回路１２及びインバータ１３で構成されており、ＮＡＮＤ回路１１及びＮＯＲ回路１２の一方の入力端にはそれぞれ入力信号Ｓｉが入力されている。また、アウトプットイネーブル信号ＯＥは、ＮＡＮＤ回路１１の他方の入力端に入力されると共にインバータ１３を介してＮＯＲ回路１２の他方の入力端に接続されている。ＮＡＮＤ回路１１の出力信号が内部信号Ｐｉをなし、ＮＯＲ回路１２の出力信号が内部信号Ｎｉをなす。
【００２１】
Ｖｒｅｆ生成回路部３は、インバータ２１、ＮＭＯＳトランジスタ２２，２３及び抵抗２４，２５で構成されている。正側電源電圧をなす電源電圧ＶＣＣ１と負側電源電圧をなす接地電圧との間には抵抗２４，２５及びＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと呼ぶ）２２，２３が直列に接続されている。また、異なる電圧が選択されて電源電圧ＶＣＣ１として入力され、例えば５Ｖ又は３.３Ｖのいずれかの電圧が電源電圧ＶＣＣ１として入力される。ＮＭＯＳトランジスタ２２のゲートには３.３Ｖの定電圧が入力され、ＮＭＯＳトランジスタ２３のゲートには、インバータ２１を介して入力回路部２からの内部信号Ｐｉが入力されている。
【００２２】
ＮＭＯＳトランジスタ２２のしきい値電圧をＶｔｈ１とすると、ＮＭＯＳトランジスタ２２によって、ＮＭＯＳトランジスタ２３のドレイン電圧は（３.３Ｖ−Ｖｔｈ１）となる。例えば、しきい値電圧Ｖｔｈ１を０.６Ｖとすると、ＮＭＯＳトランジスタ２３のドレイン電圧は２.７Ｖになる。このようにすることにより、電源電圧ＶＣＣ１が高電圧、例えば５Ｖになった場合においても、ＮＭＯＳトランジスタ２３のドレイン電圧を（３.３Ｖ−Ｖｔｈ１）にすることができ、ＮＭＯＳトランジスタ２３に耐電圧が５Ｖ以上の高耐圧のトランジスタを使用しなくてもよいようにすることができる。抵抗２４及び２５の接続部から電圧Ｖｒｅｆが出力される。
【００２３】
出力回路部４は、Ｐチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）３１，３２及びＮＭＯＳトランジスタ３３，３４で構成されている。電源電圧ＶＣＣ１と接地電圧の間には、ＰＭＯＳトランジスタ３１，３２及びＮＭＯＳトランジスタ３３，３４が直列に接続されており、ＰＭＯＳトランジスタ３２とＮＭＯＳトランジスタ３３との接続部が、出力バッファ回路１の出力端ＯＵＴをなしている。ＰＭＯＳトランジスタ３１のゲートにはＶｒｅｆ生成回路部３からの電圧Ｖｒｅｆが入力されており、ＰＭＯＳトランジスタ３１のサブストレートゲート（バックゲートともいう）には電源電圧ＶＣＣ１が入力されている。
【００２４】
ＰＭＯＳトランジスタ３２のゲートには定電圧Ｖ１が入力されており、ＰＭＯＳトランジスタ３２のサブストレートゲートには電源電圧ＶＣＣ１が入力されている。ＮＭＯＳトランジスタ３３のゲートには３.３Ｖの定電圧が入力されており、ＮＭＯＳトランジスタ３４のゲートには入力回路部２からの内部信号Ｎｉが入力されている。ＮＭＯＳトランジスタ３３においても、ＮＭＯＳトランジスタ２２と同様の働きをなす。ＮＭＯＳトランジスタ３３のしきい値電圧もＮＭＯＳトランジスタ２２と同様にＶｔｈ１として説明すると、ＮＭＯＳトランジスタ３４に耐電圧が５Ｖ以上の高耐圧なトランジスタを使用することなく、出力端ＯＵＴが５Ｖになった場合でもＮＭＯＳトランジスタ３４のドレイン電圧を（３.３Ｖ−Ｖｔｈ１）にすることができる。
【００２５】
なお、Ｖｒｅｆ生成回路部３は電圧生成回路部をなし、ＰＭＯＳトランジスタ３１が第１のトランジスタを、ＰＭＯＳトランジスタ３２が第２のトランジスタを、ＮＭＯＳトランジスタ３４が第３のトランジスタを、ＮＭＯＳトランジスタ３３が第４のトランジスタを、ＰＭＯＳトランジスタ３５が第５のトランジスタをそれぞれなす。また、抵抗２４及び２５が分圧回路をなし、インバータ２１を含めてＮＭＯＳトランジスタ２２及び２３が接続回路をなし、ＮＭＯＳトランジスタ２２が第７のトランジスタを、ＮＭＯＳトランジスタ２３が第６のトランジスタをそれぞれなす。
【００２６】
このような構成において、入力回路部２では、アウトプットイネーブル信号ＯＥがハイレベルになってアサートされると、入力信号Ｓｉがハイレベルのときは、内部信号Ｐｉ及びＮｉは共にローレベルになり、入力信号Ｓｉがローレベルのときは、内部信号Ｐｉ及びＮｉは共にハイレベルになる。次に、入力回路部２において、アウトプットイネーブル信号ＯＥがローレベルになってネゲートされると、内部信号Ｐｉは入力信号Ｓｉの信号レベルに関係なくハイレベルになり、内部信号Ｎｉは入力信号Ｓｉの信号レベルに関係なくローレベルになる。
【００２７】
ここで、電源電圧ＶＣＣ１が５Ｖ、定電圧Ｖ１が１.８Ｖ、入力信号Ｓｉのハイレベルは３.３Ｖでローレベルは０Ｖである場合について説明する。
まず、内部信号Ｐｉが３.３Ｖのハイレベルで内部信号Ｎｉが０Ｖのローレベルである場合について説明する。Ｖｒｅｆ生成回路部３において、内部信号Ｐｉがハイレベルになると、ＮＭＯＳトランジスタ２３はオフして遮断状態になるため、電圧Ｖｒｅｆは５Ｖになる。出力回路部４において、ＰＭＯＳトランジスタ３１及びＮＭＯＳトランジスタ３４は共にオフして遮断状態になり、出力端ＯＵＴはハイインピーダンス状態になる。
【００２８】
次に、内部信号Ｐｉ及びＮｉが共に０Ｖのローレベルである場合について説明する。Ｖｒｅｆ生成回路部３において、内部信号Ｐｉがローレベルになると、ＮＭＯＳトランジスタ２３はオンする。電圧Ｖｒｅｆは、電源電圧ＶＣＣ１の５Ｖを、抵抗２４の抵抗値と、抵抗２５、ＮＭＯＳトランジスタ２２及び２３の各オン抵抗の合成抵抗値との比で分圧した電圧となり、５Ｖよりも低下する。このため、電圧Ｖｒｅｆは、ＰＭＯＳトランジスタ３１をオン状態にするが、ＰＭＯＳトランジスタ３１のゲート・ソース間電圧Ｖｇｓの定格耐電圧値を超えない範囲になるように抵抗２４及び２５の各抵抗値を設定しておく。例えば、この場合、抵抗２４の抵抗値を１５ｋΩに、抵抗２５の抵抗値を５ｋΩにそれぞれする。このようにすることにより、ＰＭＯＳトランジスタ３１に、耐電圧が５Ｖ以上の高耐圧のトランジスタを使用しなくてもよい。
【００２９】
一方、出力回路部４において、ＮＭＯＳトランジスタ３４は、オフして遮断状態になる。ＰＭＯＳトランジスタ３１及び３２は共にオンし、ＰＭＯＳトランジスタ３１のドレイン電圧が５Ｖになると、ゲートに１.８Ｖの電圧が入力されているＰＭＯＳトランジスタ３２もオン状態になり、出力端ＯＵＴは５Ｖのハイレベルになる。このとき、ＰＭＯＳトランジスタ３２のサブストレートゲートは５Ｖであり、ＰＭＯＳトランジスタ３２においても耐電圧が５Ｖ以上の高耐圧のトランジスタを使用しなくてもよい。
【００３０】
次に、内部信号Ｐｉ及びＮｉが共に３.３Ｖのハイレベルである場合について説明する。Ｖｒｅｆ生成回路部３において、内部信号Ｐｉがハイレベルになると、ＮＭＯＳトランジスタ２３はオフする。このため、電圧Ｖｒｅｆは、電源電圧ＶＣＣ１の５Ｖになり、ＰＭＯＳトランジスタ３１をオフさせて遮断状態にする。また、出力回路部４において、ＮＭＯＳトランジスタ３４はオンし、ＰＭＯＳトランジスタ３１がオフして遮断状態になることから、出力端ＯＵＴは０Ｖのローレベルになる。このとき、ＰＭＯＳトランジスタ３２のしきい値電圧をＶｔｈ２とすると、ＰＭＯＳトランジスタ３２のソース電圧、すなわちＰＭＯＳトランジスタ３１のドレイン電圧は、（１.８Ｖ＋Ｖｔｈ２）となり、ＰＭＯＳトランジスタ３１に、耐電圧が５Ｖ以上の高耐圧のトランジスタを使用しなくてもよい。
【００３１】
次に、電源電圧ＶＣＣ１が３.３Ｖ、定電圧Ｖ１が０Ｖ、入力信号Ｓｉのハイレベルは３.３Ｖである場合について説明する。
まず、内部信号Ｐｉが３.３Ｖのハイレベルで内部信号Ｎｉが０Ｖのローレベルである場合について説明する。Ｖｒｅｆ生成回路部３において、内部信号Ｐｉがハイレベルになると、ＮＭＯＳトランジスタ２３はオフして遮断状態になるため、電圧Ｖｒｅｆは３.３Ｖになる。出力回路部４において、ＰＭＯＳトランジスタ３１及びＮＭＯＳトランジスタ３４は共にオフして遮断状態になり、出力端ＯＵＴはハイインピーダンス状態になる。
【００３２】
次に、内部信号Ｐｉ及びＮｉが共に０Ｖのローレベルである場合について説明する。Ｖｒｅｆ生成回路部３において、内部信号Ｐｉがローレベルになると、ＮＭＯＳトランジスタ２３はオンする。電圧Ｖｒｅｆは、電源電圧ＶＣＣ１の３.３Ｖを、抵抗２４の抵抗値と、抵抗２５、ＮＭＯＳトランジスタ２２及び２３の各オン抵抗の合成抵抗値との比で分圧した電圧となり、３.３Ｖよりも低下する。このため、電圧Ｖｒｅｆは、ＰＭＯＳトランジスタ３１をオン状態にする。
【００３３】
一方、出力回路部４において、ＮＭＯＳトランジスタ３４は、オフして遮断状態になる。ＰＭＯＳトランジスタ３１のドレイン電圧が３.３Ｖになると、ゲートに０Ｖの電圧が入力されているＰＭＯＳトランジスタ３２もオン状態になり、出力端ＯＵＴは３.３Ｖのハイレベルになる。このとき、ＰＭＯＳトランジスタ３２のゲート電圧を１.８Ｖにしておくと、出力端ＯＵＴから出力される信号の立ち上がり時間が長くなり、出力端ＯＵＴから出力される信号の立ち上がり特性が悪くなる。このため、ＰＭＯＳトランジスタ３２のゲート電圧を、１.８Ｖから０Ｖに変える。
【００３４】
次に、内部信号Ｐｉ及びＮｉが共に３.３Ｖのハイレベルである場合について説明する。Ｖｒｅｆ生成回路部３において、内部信号Ｐｉがハイレベルになると、ＮＭＯＳトランジスタ２３はオフする。このため、電圧Ｖｒｅｆは、電源電圧ＶＣＣ１の３.３Ｖになり、ＰＭＯＳトランジスタ３１をオフさせて遮断状態にする。また、出力回路部４において、ＮＭＯＳトランジスタ３４はオンし、ＰＭＯＳトランジスタ３１がオフして遮断状態になることから、出力端ＯＵＴは０Ｖのローレベルになる。
【００３５】
このような出力バッファ回路１はインタフェース回路に使用され、図２は、出力バッファ回路１がインタフェース回路に使用された例を示したブロック図である。なお、図２では、パソコンＰＣに使用されるＰＣカードのインタフェース回路を例にして示している。
図２において、スマートカード等を接続したカードアダプタやＰＣカード等のカード４１が接続されるＰＣカードコネクタ４２は、ＰＣカードコントローラ４３を介してチップセット４４に接続されている。ＰＣカードコントローラ４３は、ＰＣＭＣＩＡコントローラやＵＳＢホストコントローラ等をなすコントローラ４５、インタフェース回路４６及びカード検出回路４７を備えている。
【００３６】
ＰＣカードコネクタ４２に接続されたカード４１に信号を出力する場合、チップセット４３から出力された信号は、コントローラ４５からインタフェース回路４６の少なくとも１つの出力バッファ回路１を介してＰＣカードコネクタ４２に接続されたカード４１に出力される。ここで、ＰＣカードは３.３Ｖで作動し、スマートカードは５Ｖで作動する。このため、カード検出回路４７は、ＰＣカードコネクタ４１に接続されたカード４１を識別し、該識別した結果に応じてインタフェース回路４６の出力バッファ回路１に出力する電源電圧ＶＣＣ１及び定電圧Ｖ１の各電圧値を変える。
【００３７】
すなわち、カード検出回路４７は、ＰＣカードコネクタ４１にＰＣカードが接続されると、出力バッファ回路１に３.３Ｖの電源電圧ＶＣＣ１と０Ｖの定電圧Ｖ１をそれぞれ出力する。また、カード検出回路４７は、ＰＣカードコネクタ４１にスマートカードが接続されると、出力バッファ回路１に５Ｖの電源電圧ＶＣＣ１と１.８Ｖの定電圧Ｖ１をそれぞれ出力する。なお、出力バッファ回路１に出力される電源電圧ＶＣＣ１及び定電圧Ｖ１は、カード検出回路４７からの制御信号に応じて３.３Ｖと０Ｖ、又は５Ｖと１.８Ｖを選択的に出力する定電圧回路（図示せず）から供給されるようにしてもよい。この場合、ＮＭＯＳトランジスタ２２及び２３のゲートには該定電圧回路から常時供給されるようにしてもよい。
【００３８】
このように、本第１の実施の形態における出力バッファ回路は、電源電圧ＶＣＣ１の電圧に応じてＰＭＯＳトランジスタ３１のゲート電圧である電圧Ｖｒｅｆを変えると共に、ＰＭＯＳトランジスタ３１にＰＭＯＳトランジスタ３２を直列に接続しＰＭＯＳトランジスタ３２のゲート電圧を電源電圧ＶＣＣ１の電圧に応じて変えるようにした。このことから、高耐圧トランジスタ及びレベルシフト回路を使用することなく、簡単な回路構成で、３.３Ｖの低電圧入力信号に対して３.３Ｖの低電圧信号又は５Ｖの高電圧信号のいずれかを出力することができる。
【００３９】
第２の実施の形態．
前記第１の実施の形態では、電源電圧ＶＣＣ１が５Ｖで出力端ＯＵＴがローレベルのとき、ＰＭＯＳトランジスタ３２のドレインとサブストレートゲートとの間の電圧は５Ｖになり、場合によってはＰＭＯＳトランジスタ３２に高耐圧のトランジスタを使用する必要性が生じる。このため、出力端ＯＵＴがローレベルのときに、ＰＭＯＳトランジスタ３２のサブストレートゲートの電圧を低下させるようにしてもよく、このようにしたものを本発明の第２の実施の形態とする。
【００４０】
図３は、本発明の第２の実施の形態における出力バッファ回路の例を示した回路図である。なお、図３では、図１と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図１との相違点のみ説明する。
図３における図１との相違点は、図１の出力回路部４にＰＭＯＳトランジスタ３５と抵抗３６を追加したことにあり、これに伴って、図１の出力回路部４は出力回路部４ａに、図１の出力バッファ回路１を出力バッファ回路１ａにそれぞれした。
【００４１】
図３において、出力回路部４ａは、ＰＭＯＳトランジスタ３１，３２，３５、ＮＭＯＳトランジスタ３３，３４及び抵抗３６で構成されている。３.３Ｖの電圧とＰＭＯＳトランジスタ３２のサブストレートゲートとの間にＰＭＯＳトランジスタ３５が接続され、出力端ＯＵＴとＰＭＯＳトランジスタ３５のゲートとの間に抵抗３６が接続されている。ＰＭＯＳトランジスタ３５のサブストレートゲートはＰＭＯＳトランジスタ３２のサブストレートゲートに接続されている。
【００４２】
このような構成において、電源電圧ＶＣＣ１が５Ｖで定電圧Ｖ１が１.８Ｖの場合、出力端ＯＵＴがハイレベルのときは、ＰＭＯＳトランジスタ３５はオフして遮断状態になることから、ＰＭＯＳトランジスタ３２のサブストレートゲートは５Ｖになり、出力端ＯＵＴがローレベルのときは、ＰＭＯＳトランジスタ３５はオンし、ＰＭＯＳトランジスタ３２のサブストレートゲートは３.３Ｖになる。同様に、電源電圧ＶＣＣ１が３.３Ｖで定電圧Ｖ１が０Ｖの場合、出力端ＯＵＴがハイレベルのときは、ＰＭＯＳトランジスタ３５はオフして遮断状態になることから、ＰＭＯＳトランジスタ３２のサブストレートゲートは３.３Ｖになり、出力端ＯＵＴがローレベルのときは、ＰＭＯＳトランジスタ３５はオンし、ＰＭＯＳトランジスタ３２のサブストレートゲートは３.３Ｖになる。
【００４３】
このように、本第２の実施の形態における出力バッファ回路は、出力端ＯＵＴがローレベルのときにＰＭＯＳトランジスタ３５がオンし、ＰＭＯＳトランジスタ３２のサブストレートゲートが３.３Ｖになるようにした。このことから、前記第１の実施の形態と同様の効果を得ることができると共に、出力端ＯＵＴがローレベルのときもＰＭＯＳトランジスタ３２のサブストレートゲートの電圧を３.３Ｖにすることができ、ＰＭＯＳトランジスタ３２に高耐圧のトランジスタを使用する必要性をなくすことができる。
【００４４】
【発明の効果】
上記の説明から明らかなように、本発明によれば、回路を構成するすべてのトランジスタを、正側電源電圧と負側電源電圧の電圧差の最小値の耐電圧を有する低耐圧のトランジスタにすることができ、プロセスコストを安価にすることができ、正側電源電圧と負側電源電圧の電圧差の最大値の耐電圧を有する高耐圧のトランジスタを使用した場合に生じる出力信号の立ち上がり時間の遅延を小さくすることができる。更に、高耐圧トランジスタ及びレベルシフト回路を使用することなく、簡単な回路構成で実現することができ、回路規模を小さくしてコストの低減を図ることができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態における出力バッファ回路の例を示した回路図である。
【図２】 図１の出力バッファ回路が使用されたインタフェース回路の例を示した図である。
【図３】 本発明の第２の実施の形態における出力バッファ回路の例を示した回路図である。
【図４】 従来の出力バッファ回路の例を示した回路図である。
【図５】 図４のレベルシフト回路３２の回路例を示した図である。
【符号の説明】
１，１ａ 出力バッファ回路
２ 入力回路部
３ Ｖｒｅｆ生成回路部
４，４ａ 出力回路部
１１ ＮＡＮＤ回路
１２ ＮＯＲ回路
１３，２１ インバータ
２２，２３，３３，３４ ＮＭＯＳトランジスタ
２４，２５，３６ 抵抗
３１，３２，３５ ＰＭＯＳトランジスタ
４１ カード
４２ ＰＣカードコネクタ
４３ ＰＣカードコントローラ
４４ チップセット
４５ コントローラ
４６ インタフェース回路
４７ カード検出回路
【発明の属する技術分野】
本発明は、３ステートのバッファ回路からなる出力バッファ回路に関し、特に高耐圧トランジスタを使用せずに複数の電源電圧で使用することができる出力バッファ回路及び出力バッファ回路を使用したインタフェース回路に関する。
【０００２】
【従来の技術】
図４は、従来の出力バッファ回路の例を示した回路図である（例えば、特許文献１参照。）。
図４における出力バッファ回路１００では、高電圧、例えば５Ｖの出力をドライブするために高耐圧トランジスタＰＴ４１を使用している。また、出力バッファ回路１００は、トランジスタＰＴ４１のゲート電圧を所定の基準電圧ＶＲＥＦから５Ｖの電圧に変換するために、レベルシフト回路１３２を備えており、レベルシフト回路１３２は、図５で示すような回路構成をなしている。
【０００３】
【特許文献１】
特開平１１−４１０８２号公報
【０００４】
【発明が解決しようとする課題】
しかし、図４及び図５で示した出力バッファ回路は、コスト的に不利となる要素を含んでいる。すなわち、高耐圧トランジスタを使用することによってプロセスコストが上昇すると共に、レベルシフト回路１３２を備えることによって使用トランジスタ数の増加に伴うチップ面積コストが上昇するという問題があった。更に、高耐圧トランジスタＰＴ４１を使用することにより、ＰＭＯＳトランジスタであるトランジスタＰＴ４１のソースに低電圧、例えば３.３Ｖの電圧が印加された場合に、パッドＰａｄから出力される信号の立ち上がり時間が遅くなるという問題があった。
【０００５】
本発明は、上記のような問題を解決するためになされたものであり、高耐圧トランジスタ及びレベルシフト回路を使用することなく、簡単な回路構成で、３.３Ｖの低電圧入力信号に対して３.３Ｖの低電圧信号又は５Ｖの高電圧信号のいずれかを出力することができる出力バッファ回路及び出力バッファ回路を使用したインタフェース回路を得ることを目的とする。
【０００６】
【課題を解決するための手段】
この発明に係る出力バッファ回路は、入力されたアウトプットイネーブル信号に応じて入力信号に関係なく出力端がハイインピーダンス状態になる３ステートのバッファ回路をなす出力バッファ回路において、
制御信号入力端に入力された信号に応じて前記出力端に正側電源電圧からの電流を出力する、サブストレートゲートが該正側電源電圧に接続されたＰチャネル型ＭＯＳトランジスタからなる第１のトランジスタと、
該第１のトランジスタと前記出力端との間に接続され、制御信号入力端に正側電源電圧に応じた所定の電圧が入力された、サブストレートゲートが該正側電源電圧に接続されたＰチャネル型ＭＯＳトランジスタからなる第２のトランジスタと、
制御信号入力端に入力された信号に応じて、前記出力端から負側電源電圧に電流を出力する第３のトランジスタと、
前記出力端と該第３のトランジスタとの間に接続され、制御信号入力端に所定の電圧が入力された第４のトランジスタと、
入力された制御信号に応じて、前記正側電源電圧と負側電源電圧との電圧差に応じた所定の電圧Ｖｒｅｆを生成して前記第１のトランジスタの制御信号入力端に出力する電圧生成回路部と、
前記アウトプットイネーブル信号及び入力信号に応じて、前記第３のトランジスタ及び電圧生成回路部に対する各制御信号をそれぞれ生成して出力する入力回路部と、
を備え、
前記電圧生成回路部は、
前記正側電源電圧と負側電源電圧との電圧差を所定の分圧比で分圧して前記所定の電圧Ｖｒｅｆを生成し出力する分圧回路と、
前記入力回路部からの制御信号に応じて、該分圧回路を正側電源電圧と負側電源電圧との間に接続する接続回路と、
を備え、
前記分圧回路は、接続回路によって、正側電源電圧と負側電源電圧との間に接続されると所定の電圧Ｖｒｅｆを生成して出力し、正側電源電圧と負側電源電圧との間の接続が遮断されると正側電源電圧を電圧Ｖｒｅｆとして出力するものである。
【０００７】
また、この発明に係る出力バッファ回路は、入力されたアウトプットイネーブル信号に応じて入力信号に関係なく出力端がハイインピーダンス状態になる３ステートのバッファ回路をなす出力バッファ回路において、
制御信号入力端に入力された信号に応じて前記出力端に正側電源電圧からの電流を出力するＰチャネル型ＭＯＳトランジスタからなる第１のトランジスタと、
該第１のトランジスタと前記出力端との間に接続され、制御信号入力端に正側電源電圧に応じた所定の電圧が入力されたＰチャネル型ＭＯＳトランジスタからなる第２のトランジスタと、
制御信号入力端に入力された信号に応じて、前記出力端から負側電源電圧に電流を出力する第３のトランジスタと、
前記出力端と該第３のトランジスタとの間に接続され、制御信号入力端に所定の電圧が入力された第４のトランジスタと、
前記出力端の電圧レベルに応じて前記第２のトランジスタのサブストレートゲートに第２のトランジスタの耐電圧以下の電圧を供給する第５のトランジスタと、
入力された制御信号に応じて、前記正側電源電圧と負側電源電圧との電圧差に応じた所定の電圧Ｖｒｅｆを生成して前記第１のトランジスタの制御信号入力端に出力する電圧生成回路部と、
前記アウトプットイネーブル信号及び入力信号に応じて、前記第３のトランジスタ及び電圧生成回路部に対する各制御信号をそれぞれ生成して出力する入力回路部と、
を備え、
前記電圧生成回路部は、
前記正側電源電圧と負側電源電圧との電圧差を所定の分圧比で分圧して前記所定の電圧Ｖｒｅｆを生成し出力する分圧回路と、
前記入力回路部からの制御信号に応じて、該分圧回路を正側電源電圧と負側電源電圧との間に接続する接続回路と、
を備え、
前記分圧回路は、接続回路によって、正側電源電圧と負側電源電圧との間に接続されると所定の電圧Ｖｒｅｆを生成して出力し、正側電源電圧と負側電源電圧との間の接続が遮断されると正側電源電圧を電圧Ｖｒｅｆとして出力するものである。
【０００９】
また、具体的には、前記第２のトランジスタの制御信号入力端は、前記第１のトランジスタの耐電圧以下の電圧が入力されるようにした。
【００１１】
また、前記接続回路は、
前記入力回路部からの制御信号に応じて、前記分圧回路を正側電源電圧と負側電源電圧との間に接続する第６のトランジスタと、
前記分圧回路と該第６のトランジスタとの間に接続され、制御信号入力端に所定の電圧が入力された第７のトランジスタと、
を備えるようにした。
【００１２】
前記第１から第４の各トランジスタ、電圧生成回路部及び入力回路部は１つのＩＣに集積されるようにしてもよい。
【００１３】
前記第１から第５の各トランジスタ、電圧生成回路部及び入力回路部は１つのＩＣに集積されるようにしてもよい。
【００１４】
また、この発明に係るインタフェース回路は、入力されたアウトプットイネーブル信号に応じて入力信号に関係なく出力端がハイインピーダンス状態になる３ステートのバッファ回路をなす出力バッファ回路を使用したインタフェース回路において、
前記出力バッファ回路は、
制御信号入力端に入力された信号に応じて前記出力端に正側電源電圧からの電流を出力する、サブストレートゲートが該正側電源電圧に接続されたＰチャネル型ＭＯＳトランジスタからなる第１のトランジスタと、
該第１のトランジスタと前記出力端との間に接続され、制御信号入力端に正側電源電圧に応じた所定の電圧が入力された、サブストレートゲートが該正側電源電圧に接続されたＰチャネル型ＭＯＳトランジスタからなる第２のトランジスタと、
制御信号入力端に入力された信号に応じて、前記出力端から負側電源電圧に電流を出力する第３のトランジスタと、
前記出力端と該第３のトランジスタとの間に接続され、制御信号入力端に所定の電圧が入力された第４のトランジスタと、
入力された制御信号に応じて、前記正側電源電圧と負側電源電圧との電圧差に応じた所定の電圧Ｖｒｅｆを生成して前記第１のトランジスタの制御信号入力端に出力する電圧生成回路部と、
前記アウトプットイネーブル信号及び入力信号に応じて、前記第３のトランジスタ及び電圧生成回路部に対する各制御信号をそれぞれ生成して出力する入力回路部と、
を備え、
前記電圧生成回路部は、
前記正側電源電圧と負側電源電圧との電圧差を所定の分圧比で分圧して前記所定の電圧Ｖｒｅｆを生成し出力する分圧回路と、
前記入力回路部からの制御信号に応じて、該分圧回路を正側電源電圧と負側電源電圧との間に接続する接続回路と、
を備え、
前記分圧回路は、接続回路によって、正側電源電圧と負側電源電圧との間に接続されると所定の電圧Ｖｒｅｆを生成して出力し、正側電源電圧と負側電源電圧との間の接続が遮断されると正側電源電圧を電圧Ｖｒｅｆとして出力するものである。
【００１５】
また、この発明に係るインタフェース回路は、入力されたアウトプットイネーブル信号に応じて入力信号に関係なく出力端がハイインピーダンス状態になる３ステートのバッファ回路をなす出力バッファ回路を使用したインタフェース回路において、
前記出力バッファ回路は、
制御信号入力端に入力された信号に応じて前記出力端に正側電源電圧からの電流を出力するＰチャネル型ＭＯＳトランジスタからなる第１のトランジスタと、
該第１のトランジスタと前記出力端との間に接続され、制御信号入力端に正側電源電圧に応じた所定の電圧が入力されたＰチャネル型ＭＯＳトランジスタからなる第２のトランジスタと、
制御信号入力端に入力された信号に応じて、前記出力端から負側電源電圧に電流を出力する第３のトランジスタと、
前記出力端と該第３のトランジスタとの間に接続され、制御信号入力端に所定の電圧が入力された第４のトランジスタと、
前記出力端の電圧レベルに応じて前記第２のトランジスタのサブストレートゲートに第２のトランジスタの耐電圧以下の電圧を供給する第５のトランジスタと、
入力された制御信号に応じて、前記正側電源電圧と負側電源電圧との電圧差に応じた所定の電圧Ｖｒｅｆを生成して前記第１のトランジスタの制御信号入力端に出力する電圧生成回路部と、
前記アウトプットイネーブル信号及び入力信号に応じて、前記第３のトランジスタ及び電圧生成回路部に対する各制御信号をそれぞれ生成して出力する入力回路部と、
を備え、
前記電圧生成回路部は、
前記正側電源電圧と負側電源電圧との電圧差を所定の分圧比で分圧して前記所定の電圧Ｖｒｅｆを生成し出力する分圧回路と、
前記入力回路部からの制御信号に応じて、該分圧回路を正側電源電圧と負側電源電圧との間に接続する接続回路と、
を備え、
前記分圧回路は、接続回路によって、正側電源電圧と負側電源電圧との間に接続されると所定の電圧Ｖｒｅｆを生成して出力し、正側電源電圧と負側電源電圧との間の接続が遮断されると正側電源電圧を電圧Ｖｒｅｆとして出力するものである。
【００１６】
具体的には、前記第２のトランジスタの制御信号入力端は、前記第１のトランジスタの耐電圧以下の電圧が入力されるようにした。
【００１７】
また、前記接続回路は、
前記入力回路部からの制御信号に応じて、前記分圧回路を正側電源電圧と負側電源電圧との間に接続する第６のトランジスタと、
前記分圧回路と該第６のトランジスタとの間に接続され、制御信号入力端に所定の電圧が入力された第７のトランジスタと、
を備えるようにした。
前記出力バッファ回路は１つのＩＣに集積されるようにしてもよい。
【００１８】
【発明の実施の形態】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における出力バッファ回路の例を示した回路図である。
図１において、出力バッファ回路１は、入力されているアウトプットイネーブル信号ＯＥがアサートされると、デジタル信号である入力信号Ｓｉに応じた信号Ｓｏを出力端ＯＵＴから出力し、該アウトプットイネーブル信号ＯＥがネゲートされると出力端ＯＵＴはハイインピーダンス状態になる３ステートのバッファ回路をなしている。
【００１９】
出力バッファ回路１は、外部から入力されたアウトプットイネーブル信号ＯＥ及び入力信号Ｓｉから内部信号Ｐｉ及びＮｉを生成して出力する入力回路部２と、入力回路部２からの内部信号Ｐｉに応じて所定の電圧Ｖｒｅｆを生成して出力するＶｒｅｆ生成回路部３と、入力回路部２からの内部信号Ｎｉ及びＶｒｅｆ生成回路部３からの電圧Ｖｒｅｆに応じたデジタル信号を生成して出力する出力回路部４とを備えている。なお、出力バッファ回路１は、１つのＩＣに集積されるようにしてもよい。
【００２０】
入力回路部２は、ＮＡＮＤ回路１１、ＮＯＲ回路１２及びインバータ１３で構成されており、ＮＡＮＤ回路１１及びＮＯＲ回路１２の一方の入力端にはそれぞれ入力信号Ｓｉが入力されている。また、アウトプットイネーブル信号ＯＥは、ＮＡＮＤ回路１１の他方の入力端に入力されると共にインバータ１３を介してＮＯＲ回路１２の他方の入力端に接続されている。ＮＡＮＤ回路１１の出力信号が内部信号Ｐｉをなし、ＮＯＲ回路１２の出力信号が内部信号Ｎｉをなす。
【００２１】
Ｖｒｅｆ生成回路部３は、インバータ２１、ＮＭＯＳトランジスタ２２，２３及び抵抗２４，２５で構成されている。正側電源電圧をなす電源電圧ＶＣＣ１と負側電源電圧をなす接地電圧との間には抵抗２４，２５及びＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと呼ぶ）２２，２３が直列に接続されている。また、異なる電圧が選択されて電源電圧ＶＣＣ１として入力され、例えば５Ｖ又は３.３Ｖのいずれかの電圧が電源電圧ＶＣＣ１として入力される。ＮＭＯＳトランジスタ２２のゲートには３.３Ｖの定電圧が入力され、ＮＭＯＳトランジスタ２３のゲートには、インバータ２１を介して入力回路部２からの内部信号Ｐｉが入力されている。
【００２２】
ＮＭＯＳトランジスタ２２のしきい値電圧をＶｔｈ１とすると、ＮＭＯＳトランジスタ２２によって、ＮＭＯＳトランジスタ２３のドレイン電圧は（３.３Ｖ−Ｖｔｈ１）となる。例えば、しきい値電圧Ｖｔｈ１を０.６Ｖとすると、ＮＭＯＳトランジスタ２３のドレイン電圧は２.７Ｖになる。このようにすることにより、電源電圧ＶＣＣ１が高電圧、例えば５Ｖになった場合においても、ＮＭＯＳトランジスタ２３のドレイン電圧を（３.３Ｖ−Ｖｔｈ１）にすることができ、ＮＭＯＳトランジスタ２３に耐電圧が５Ｖ以上の高耐圧のトランジスタを使用しなくてもよいようにすることができる。抵抗２４及び２５の接続部から電圧Ｖｒｅｆが出力される。
【００２３】
出力回路部４は、Ｐチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）３１，３２及びＮＭＯＳトランジスタ３３，３４で構成されている。電源電圧ＶＣＣ１と接地電圧の間には、ＰＭＯＳトランジスタ３１，３２及びＮＭＯＳトランジスタ３３，３４が直列に接続されており、ＰＭＯＳトランジスタ３２とＮＭＯＳトランジスタ３３との接続部が、出力バッファ回路１の出力端ＯＵＴをなしている。ＰＭＯＳトランジスタ３１のゲートにはＶｒｅｆ生成回路部３からの電圧Ｖｒｅｆが入力されており、ＰＭＯＳトランジスタ３１のサブストレートゲート（バックゲートともいう）には電源電圧ＶＣＣ１が入力されている。
【００２４】
ＰＭＯＳトランジスタ３２のゲートには定電圧Ｖ１が入力されており、ＰＭＯＳトランジスタ３２のサブストレートゲートには電源電圧ＶＣＣ１が入力されている。ＮＭＯＳトランジスタ３３のゲートには３.３Ｖの定電圧が入力されており、ＮＭＯＳトランジスタ３４のゲートには入力回路部２からの内部信号Ｎｉが入力されている。ＮＭＯＳトランジスタ３３においても、ＮＭＯＳトランジスタ２２と同様の働きをなす。ＮＭＯＳトランジスタ３３のしきい値電圧もＮＭＯＳトランジスタ２２と同様にＶｔｈ１として説明すると、ＮＭＯＳトランジスタ３４に耐電圧が５Ｖ以上の高耐圧なトランジスタを使用することなく、出力端ＯＵＴが５Ｖになった場合でもＮＭＯＳトランジスタ３４のドレイン電圧を（３.３Ｖ−Ｖｔｈ１）にすることができる。
【００２５】
なお、Ｖｒｅｆ生成回路部３は電圧生成回路部をなし、ＰＭＯＳトランジスタ３１が第１のトランジスタを、ＰＭＯＳトランジスタ３２が第２のトランジスタを、ＮＭＯＳトランジスタ３４が第３のトランジスタを、ＮＭＯＳトランジスタ３３が第４のトランジスタを、ＰＭＯＳトランジスタ３５が第５のトランジスタをそれぞれなす。また、抵抗２４及び２５が分圧回路をなし、インバータ２１を含めてＮＭＯＳトランジスタ２２及び２３が接続回路をなし、ＮＭＯＳトランジスタ２２が第７のトランジスタを、ＮＭＯＳトランジスタ２３が第６のトランジスタをそれぞれなす。
【００２６】
このような構成において、入力回路部２では、アウトプットイネーブル信号ＯＥがハイレベルになってアサートされると、入力信号Ｓｉがハイレベルのときは、内部信号Ｐｉ及びＮｉは共にローレベルになり、入力信号Ｓｉがローレベルのときは、内部信号Ｐｉ及びＮｉは共にハイレベルになる。次に、入力回路部２において、アウトプットイネーブル信号ＯＥがローレベルになってネゲートされると、内部信号Ｐｉは入力信号Ｓｉの信号レベルに関係なくハイレベルになり、内部信号Ｎｉは入力信号Ｓｉの信号レベルに関係なくローレベルになる。
【００２７】
ここで、電源電圧ＶＣＣ１が５Ｖ、定電圧Ｖ１が１.８Ｖ、入力信号Ｓｉのハイレベルは３.３Ｖでローレベルは０Ｖである場合について説明する。
まず、内部信号Ｐｉが３.３Ｖのハイレベルで内部信号Ｎｉが０Ｖのローレベルである場合について説明する。Ｖｒｅｆ生成回路部３において、内部信号Ｐｉがハイレベルになると、ＮＭＯＳトランジスタ２３はオフして遮断状態になるため、電圧Ｖｒｅｆは５Ｖになる。出力回路部４において、ＰＭＯＳトランジスタ３１及びＮＭＯＳトランジスタ３４は共にオフして遮断状態になり、出力端ＯＵＴはハイインピーダンス状態になる。
【００２８】
次に、内部信号Ｐｉ及びＮｉが共に０Ｖのローレベルである場合について説明する。Ｖｒｅｆ生成回路部３において、内部信号Ｐｉがローレベルになると、ＮＭＯＳトランジスタ２３はオンする。電圧Ｖｒｅｆは、電源電圧ＶＣＣ１の５Ｖを、抵抗２４の抵抗値と、抵抗２５、ＮＭＯＳトランジスタ２２及び２３の各オン抵抗の合成抵抗値との比で分圧した電圧となり、５Ｖよりも低下する。このため、電圧Ｖｒｅｆは、ＰＭＯＳトランジスタ３１をオン状態にするが、ＰＭＯＳトランジスタ３１のゲート・ソース間電圧Ｖｇｓの定格耐電圧値を超えない範囲になるように抵抗２４及び２５の各抵抗値を設定しておく。例えば、この場合、抵抗２４の抵抗値を１５ｋΩに、抵抗２５の抵抗値を５ｋΩにそれぞれする。このようにすることにより、ＰＭＯＳトランジスタ３１に、耐電圧が５Ｖ以上の高耐圧のトランジスタを使用しなくてもよい。
【００２９】
一方、出力回路部４において、ＮＭＯＳトランジスタ３４は、オフして遮断状態になる。ＰＭＯＳトランジスタ３１及び３２は共にオンし、ＰＭＯＳトランジスタ３１のドレイン電圧が５Ｖになると、ゲートに１.８Ｖの電圧が入力されているＰＭＯＳトランジスタ３２もオン状態になり、出力端ＯＵＴは５Ｖのハイレベルになる。このとき、ＰＭＯＳトランジスタ３２のサブストレートゲートは５Ｖであり、ＰＭＯＳトランジスタ３２においても耐電圧が５Ｖ以上の高耐圧のトランジスタを使用しなくてもよい。
【００３０】
次に、内部信号Ｐｉ及びＮｉが共に３.３Ｖのハイレベルである場合について説明する。Ｖｒｅｆ生成回路部３において、内部信号Ｐｉがハイレベルになると、ＮＭＯＳトランジスタ２３はオフする。このため、電圧Ｖｒｅｆは、電源電圧ＶＣＣ１の５Ｖになり、ＰＭＯＳトランジスタ３１をオフさせて遮断状態にする。また、出力回路部４において、ＮＭＯＳトランジスタ３４はオンし、ＰＭＯＳトランジスタ３１がオフして遮断状態になることから、出力端ＯＵＴは０Ｖのローレベルになる。このとき、ＰＭＯＳトランジスタ３２のしきい値電圧をＶｔｈ２とすると、ＰＭＯＳトランジスタ３２のソース電圧、すなわちＰＭＯＳトランジスタ３１のドレイン電圧は、（１.８Ｖ＋Ｖｔｈ２）となり、ＰＭＯＳトランジスタ３１に、耐電圧が５Ｖ以上の高耐圧のトランジスタを使用しなくてもよい。
【００３１】
次に、電源電圧ＶＣＣ１が３.３Ｖ、定電圧Ｖ１が０Ｖ、入力信号Ｓｉのハイレベルは３.３Ｖである場合について説明する。
まず、内部信号Ｐｉが３.３Ｖのハイレベルで内部信号Ｎｉが０Ｖのローレベルである場合について説明する。Ｖｒｅｆ生成回路部３において、内部信号Ｐｉがハイレベルになると、ＮＭＯＳトランジスタ２３はオフして遮断状態になるため、電圧Ｖｒｅｆは３.３Ｖになる。出力回路部４において、ＰＭＯＳトランジスタ３１及びＮＭＯＳトランジスタ３４は共にオフして遮断状態になり、出力端ＯＵＴはハイインピーダンス状態になる。
【００３２】
次に、内部信号Ｐｉ及びＮｉが共に０Ｖのローレベルである場合について説明する。Ｖｒｅｆ生成回路部３において、内部信号Ｐｉがローレベルになると、ＮＭＯＳトランジスタ２３はオンする。電圧Ｖｒｅｆは、電源電圧ＶＣＣ１の３.３Ｖを、抵抗２４の抵抗値と、抵抗２５、ＮＭＯＳトランジスタ２２及び２３の各オン抵抗の合成抵抗値との比で分圧した電圧となり、３.３Ｖよりも低下する。このため、電圧Ｖｒｅｆは、ＰＭＯＳトランジスタ３１をオン状態にする。
【００３３】
一方、出力回路部４において、ＮＭＯＳトランジスタ３４は、オフして遮断状態になる。ＰＭＯＳトランジスタ３１のドレイン電圧が３.３Ｖになると、ゲートに０Ｖの電圧が入力されているＰＭＯＳトランジスタ３２もオン状態になり、出力端ＯＵＴは３.３Ｖのハイレベルになる。このとき、ＰＭＯＳトランジスタ３２のゲート電圧を１.８Ｖにしておくと、出力端ＯＵＴから出力される信号の立ち上がり時間が長くなり、出力端ＯＵＴから出力される信号の立ち上がり特性が悪くなる。このため、ＰＭＯＳトランジスタ３２のゲート電圧を、１.８Ｖから０Ｖに変える。
【００３４】
次に、内部信号Ｐｉ及びＮｉが共に３.３Ｖのハイレベルである場合について説明する。Ｖｒｅｆ生成回路部３において、内部信号Ｐｉがハイレベルになると、ＮＭＯＳトランジスタ２３はオフする。このため、電圧Ｖｒｅｆは、電源電圧ＶＣＣ１の３.３Ｖになり、ＰＭＯＳトランジスタ３１をオフさせて遮断状態にする。また、出力回路部４において、ＮＭＯＳトランジスタ３４はオンし、ＰＭＯＳトランジスタ３１がオフして遮断状態になることから、出力端ＯＵＴは０Ｖのローレベルになる。
【００３５】
このような出力バッファ回路１はインタフェース回路に使用され、図２は、出力バッファ回路１がインタフェース回路に使用された例を示したブロック図である。なお、図２では、パソコンＰＣに使用されるＰＣカードのインタフェース回路を例にして示している。
図２において、スマートカード等を接続したカードアダプタやＰＣカード等のカード４１が接続されるＰＣカードコネクタ４２は、ＰＣカードコントローラ４３を介してチップセット４４に接続されている。ＰＣカードコントローラ４３は、ＰＣＭＣＩＡコントローラやＵＳＢホストコントローラ等をなすコントローラ４５、インタフェース回路４６及びカード検出回路４７を備えている。
【００３６】
ＰＣカードコネクタ４２に接続されたカード４１に信号を出力する場合、チップセット４３から出力された信号は、コントローラ４５からインタフェース回路４６の少なくとも１つの出力バッファ回路１を介してＰＣカードコネクタ４２に接続されたカード４１に出力される。ここで、ＰＣカードは３.３Ｖで作動し、スマートカードは５Ｖで作動する。このため、カード検出回路４７は、ＰＣカードコネクタ４１に接続されたカード４１を識別し、該識別した結果に応じてインタフェース回路４６の出力バッファ回路１に出力する電源電圧ＶＣＣ１及び定電圧Ｖ１の各電圧値を変える。
【００３７】
すなわち、カード検出回路４７は、ＰＣカードコネクタ４１にＰＣカードが接続されると、出力バッファ回路１に３.３Ｖの電源電圧ＶＣＣ１と０Ｖの定電圧Ｖ１をそれぞれ出力する。また、カード検出回路４７は、ＰＣカードコネクタ４１にスマートカードが接続されると、出力バッファ回路１に５Ｖの電源電圧ＶＣＣ１と１.８Ｖの定電圧Ｖ１をそれぞれ出力する。なお、出力バッファ回路１に出力される電源電圧ＶＣＣ１及び定電圧Ｖ１は、カード検出回路４７からの制御信号に応じて３.３Ｖと０Ｖ、又は５Ｖと１.８Ｖを選択的に出力する定電圧回路（図示せず）から供給されるようにしてもよい。この場合、ＮＭＯＳトランジスタ２２及び２３のゲートには該定電圧回路から常時供給されるようにしてもよい。
【００３８】
このように、本第１の実施の形態における出力バッファ回路は、電源電圧ＶＣＣ１の電圧に応じてＰＭＯＳトランジスタ３１のゲート電圧である電圧Ｖｒｅｆを変えると共に、ＰＭＯＳトランジスタ３１にＰＭＯＳトランジスタ３２を直列に接続しＰＭＯＳトランジスタ３２のゲート電圧を電源電圧ＶＣＣ１の電圧に応じて変えるようにした。このことから、高耐圧トランジスタ及びレベルシフト回路を使用することなく、簡単な回路構成で、３.３Ｖの低電圧入力信号に対して３.３Ｖの低電圧信号又は５Ｖの高電圧信号のいずれかを出力することができる。
【００３９】
第２の実施の形態．
前記第１の実施の形態では、電源電圧ＶＣＣ１が５Ｖで出力端ＯＵＴがローレベルのとき、ＰＭＯＳトランジスタ３２のドレインとサブストレートゲートとの間の電圧は５Ｖになり、場合によってはＰＭＯＳトランジスタ３２に高耐圧のトランジスタを使用する必要性が生じる。このため、出力端ＯＵＴがローレベルのときに、ＰＭＯＳトランジスタ３２のサブストレートゲートの電圧を低下させるようにしてもよく、このようにしたものを本発明の第２の実施の形態とする。
【００４０】
図３は、本発明の第２の実施の形態における出力バッファ回路の例を示した回路図である。なお、図３では、図１と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図１との相違点のみ説明する。
図３における図１との相違点は、図１の出力回路部４にＰＭＯＳトランジスタ３５と抵抗３６を追加したことにあり、これに伴って、図１の出力回路部４は出力回路部４ａに、図１の出力バッファ回路１を出力バッファ回路１ａにそれぞれした。
【００４１】
図３において、出力回路部４ａは、ＰＭＯＳトランジスタ３１，３２，３５、ＮＭＯＳトランジスタ３３，３４及び抵抗３６で構成されている。３.３Ｖの電圧とＰＭＯＳトランジスタ３２のサブストレートゲートとの間にＰＭＯＳトランジスタ３５が接続され、出力端ＯＵＴとＰＭＯＳトランジスタ３５のゲートとの間に抵抗３６が接続されている。ＰＭＯＳトランジスタ３５のサブストレートゲートはＰＭＯＳトランジスタ３２のサブストレートゲートに接続されている。
【００４２】
このような構成において、電源電圧ＶＣＣ１が５Ｖで定電圧Ｖ１が１.８Ｖの場合、出力端ＯＵＴがハイレベルのときは、ＰＭＯＳトランジスタ３５はオフして遮断状態になることから、ＰＭＯＳトランジスタ３２のサブストレートゲートは５Ｖになり、出力端ＯＵＴがローレベルのときは、ＰＭＯＳトランジスタ３５はオンし、ＰＭＯＳトランジスタ３２のサブストレートゲートは３.３Ｖになる。同様に、電源電圧ＶＣＣ１が３.３Ｖで定電圧Ｖ１が０Ｖの場合、出力端ＯＵＴがハイレベルのときは、ＰＭＯＳトランジスタ３５はオフして遮断状態になることから、ＰＭＯＳトランジスタ３２のサブストレートゲートは３.３Ｖになり、出力端ＯＵＴがローレベルのときは、ＰＭＯＳトランジスタ３５はオンし、ＰＭＯＳトランジスタ３２のサブストレートゲートは３.３Ｖになる。
【００４３】
このように、本第２の実施の形態における出力バッファ回路は、出力端ＯＵＴがローレベルのときにＰＭＯＳトランジスタ３５がオンし、ＰＭＯＳトランジスタ３２のサブストレートゲートが３.３Ｖになるようにした。このことから、前記第１の実施の形態と同様の効果を得ることができると共に、出力端ＯＵＴがローレベルのときもＰＭＯＳトランジスタ３２のサブストレートゲートの電圧を３.３Ｖにすることができ、ＰＭＯＳトランジスタ３２に高耐圧のトランジスタを使用する必要性をなくすことができる。
【００４４】
【発明の効果】
上記の説明から明らかなように、本発明によれば、回路を構成するすべてのトランジスタを、正側電源電圧と負側電源電圧の電圧差の最小値の耐電圧を有する低耐圧のトランジスタにすることができ、プロセスコストを安価にすることができ、正側電源電圧と負側電源電圧の電圧差の最大値の耐電圧を有する高耐圧のトランジスタを使用した場合に生じる出力信号の立ち上がり時間の遅延を小さくすることができる。更に、高耐圧トランジスタ及びレベルシフト回路を使用することなく、簡単な回路構成で実現することができ、回路規模を小さくしてコストの低減を図ることができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態における出力バッファ回路の例を示した回路図である。
【図２】 図１の出力バッファ回路が使用されたインタフェース回路の例を示した図である。
【図３】 本発明の第２の実施の形態における出力バッファ回路の例を示した回路図である。
【図４】 従来の出力バッファ回路の例を示した回路図である。
【図５】 図４のレベルシフト回路３２の回路例を示した図である。
【符号の説明】
１，１ａ 出力バッファ回路
２ 入力回路部
３ Ｖｒｅｆ生成回路部
４，４ａ 出力回路部
１１ ＮＡＮＤ回路
１２ ＮＯＲ回路
１３，２１ インバータ
２２，２３，３３，３４ ＮＭＯＳトランジスタ
２４，２５，３６ 抵抗
３１，３２，３５ ＰＭＯＳトランジスタ
４１ カード
４２ ＰＣカードコネクタ
４３ ＰＣカードコントローラ
４４ チップセット
４５ コントローラ
４６ インタフェース回路
４７ カード検出回路
Claims (11)
- 入力されたアウトプットイネーブル信号に応じて入力信号に関係なく出力端がハイインピーダンス状態になる３ステートのバッファ回路をなす出力バッファ回路において、
制御信号入力端に入力された信号に応じて前記出力端に正側電源電圧からの電流を出力する、サブストレートゲートが該正側電源電圧に接続されたＰチャネル型ＭＯＳトランジスタからなる第１のトランジスタと、
該第１のトランジスタと前記出力端との間に接続され、制御信号入力端に正側電源電圧に応じた所定の電圧が入力された、サブストレートゲートが該正側電源電圧に接続されたＰチャネル型ＭＯＳトランジスタからなる第２のトランジスタと、
制御信号入力端に入力された信号に応じて、前記出力端から負側電源電圧に電流を出力する第３のトランジスタと、
前記出力端と該第３のトランジスタとの間に接続され、制御信号入力端に所定の電圧が入力された第４のトランジスタと、
入力された制御信号に応じて、前記正側電源電圧と負側電源電圧との電圧差に応じた所定の電圧Ｖｒｅｆを生成して前記第１のトランジスタの制御信号入力端に出力する電圧生成回路部と、
前記アウトプットイネーブル信号及び入力信号に応じて、前記第３のトランジスタ及び電圧生成回路部に対する各制御信号をそれぞれ生成して出力する入力回路部と、
を備え、
前記電圧生成回路部は、
前記正側電源電圧と負側電源電圧との電圧差を所定の分圧比で分圧して前記所定の電圧Ｖｒｅｆを生成し出力する分圧回路と、
前記入力回路部からの制御信号に応じて、該分圧回路を正側電源電圧と負側電源電圧との間に接続する接続回路と、
を備え、
前記分圧回路は、接続回路によって、正側電源電圧と負側電源電圧との間に接続されると所定の電圧Ｖｒｅｆを生成して出力し、正側電源電圧と負側電源電圧との間の接続が遮断されると正側電源電圧を電圧Ｖｒｅｆとして出力することを特徴とする出力バッファ回路。 - 入力されたアウトプットイネーブル信号に応じて入力信号に関係なく出力端がハイインピーダンス状態になる３ステートのバッファ回路をなす出力バッファ回路において、
制御信号入力端に入力された信号に応じて前記出力端に正側電源電圧からの電流を出力するＰチャネル型ＭＯＳトランジスタからなる第１のトランジスタと、
該第１のトランジスタと前記出力端との間に接続され、制御信号入力端に正側電源電圧に応じた所定の電圧が入力されたＰチャネル型ＭＯＳトランジスタからなる第２のトランジスタと、
制御信号入力端に入力された信号に応じて、前記出力端から負側電源電圧に電流を出力する第３のトランジスタと、
前記出力端と該第３のトランジスタとの間に接続され、制御信号入力端に所定の電圧が入力された第４のトランジスタと、
前記出力端の電圧レベルに応じて前記第２のトランジスタのサブストレートゲートに第２のトランジスタの耐電圧以下の電圧を供給する第５のトランジスタと、
入力された制御信号に応じて、前記正側電源電圧と負側電源電圧との電圧差に応じた所定の電圧Ｖｒｅｆを生成して前記第１のトランジスタの制御信号入力端に出力する電圧生成回路部と、
前記アウトプットイネーブル信号及び入力信号に応じて、前記第３のトランジスタ及び電圧生成回路部に対する各制御信号をそれぞれ生成して出力する入力回路部と、
を備え、
前記電圧生成回路部は、
前記正側電源電圧と負側電源電圧との電圧差を所定の分圧比で分圧して前記所定の電圧Ｖｒｅｆを生成し出力する分圧回路と、
前記入力回路部からの制御信号に応じて、該分圧回路を正側電源電圧と負側電源電圧との間に接続する接続回路と、
を備え、
前記分圧回路は、接続回路によって、正側電源電圧と負側電源電圧との間に接続されると所定の電圧Ｖｒｅｆを生成して出力し、正側電源電圧と負側電源電圧との間の接続が遮断されると正側電源電圧を電圧Ｖｒｅｆとして出力することを特徴とする出力バッファ回路。 - 前記第２のトランジスタの制御信号入力端は、前記第１のトランジスタの耐電圧以下の電圧が入力されることを特徴とする請求項１又は２記載の出力バッファ回路。
- 前記接続回路は、
前記入力回路部からの制御信号に応じて、前記分圧回路を正側電源電圧と負側電源電圧との間に接続する第６のトランジスタと、
前記分圧回路と該第６のトランジスタとの間に接続され、制御信号入力端に所定の電圧が入力された第７のトランジスタと、
を備えることを特徴とする請求項１、２又は３記載の出力バッファ回路。 - 前記第１から第４の各トランジスタ、電圧生成回路部及び入力回路部は１つのＩＣに集積されることを特徴とする請求項１記載の出力バッファ回路。
- 前記第１から第５の各トランジスタ、電圧生成回路部及び入力回路部は１つのＩＣに集積されることを特徴とする請求項２記載の出力バッファ回路。
- 入力されたアウトプットイネーブル信号に応じて入力信号に関係なく出力端がハイインピーダンス状態になる３ステートのバッファ回路をなす出力バッファ回路を使用したインタフェース回路において、
前記出力バッファ回路は、
制御信号入力端に入力された信号に応じて前記出力端に正側電源電圧からの電流を出力する、サブストレートゲートが該正側電源電圧に接続されたＰチャネル型ＭＯＳトランジスタからなる第１のトランジスタと、
該第１のトランジスタと前記出力端との間に接続され、制御信号入力端に正側電源電圧に応じた所定の電圧が入力された、サブストレートゲートが該正側電源電圧に接続されたＰチャネル型ＭＯＳトランジスタからなる第２のトランジスタと、
制御信号入力端に入力された信号に応じて、前記出力端から負側電源電圧に電流を出力する第３のトランジスタと、
前記出力端と該第３のトランジスタとの間に接続され、制御信号入力端に所定の電圧が入力された第４のトランジスタと、
入力された制御信号に応じて、前記正側電源電圧と負側電源電圧との電圧差に応じた所定の電圧Ｖｒｅｆを生成して前記第１のトランジスタの制御信号入力端に出力する電圧生成回路部と、
前記アウトプットイネーブル信号及び入力信号に応じて、前記第３のトランジスタ及び電圧生成回路部に対する各制御信号をそれぞれ生成して出力する入力回路部と、
を備え、
前記電圧生成回路部は、
前記正側電源電圧と負側電源電圧との電圧差を所定の分圧比で分圧して前記所定の電圧Ｖｒｅｆを生成し出力する分圧回路と、
前記入力回路部からの制御信号に応じて、該分圧回路を正側電源電圧と負側電源電圧との間に接続する接続回路と、
を備え、
前記分圧回路は、接続回路によって、正側電源電圧と負側電源電圧との間に接続される と所定の電圧Ｖｒｅｆを生成して出力し、正側電源電圧と負側電源電圧との間の接続が遮断されると正側電源電圧を電圧Ｖｒｅｆとして出力することを特徴とするインタフェース回路。 - 入力されたアウトプットイネーブル信号に応じて入力信号に関係なく出力端がハイインピーダンス状態になる３ステートのバッファ回路をなす出力バッファ回路を使用したインタフェース回路において、
前記出力バッファ回路は、
制御信号入力端に入力された信号に応じて前記出力端に正側電源電圧からの電流を出力するＰチャネル型ＭＯＳトランジスタからなる第１のトランジスタと、
該第１のトランジスタと前記出力端との間に接続され、制御信号入力端に正側電源電圧に応じた所定の電圧が入力されたＰチャネル型ＭＯＳトランジスタからなる第２のトランジスタと、
制御信号入力端に入力された信号に応じて、前記出力端から負側電源電圧に電流を出力する第３のトランジスタと、
前記出力端と該第３のトランジスタとの間に接続され、制御信号入力端に所定の電圧が入力された第４のトランジスタと、
前記出力端の電圧レベルに応じて前記第２のトランジスタのサブストレートゲートに第２のトランジスタの耐電圧以下の電圧を供給する第５のトランジスタと、
入力された制御信号に応じて、前記正側電源電圧と負側電源電圧との電圧差に応じた所定の電圧Ｖｒｅｆを生成して前記第１のトランジスタの制御信号入力端に出力する電圧生成回路部と、
前記アウトプットイネーブル信号及び入力信号に応じて、前記第３のトランジスタ及び電圧生成回路部に対する各制御信号をそれぞれ生成して出力する入力回路部と、
を備え、
前記電圧生成回路部は、
前記正側電源電圧と負側電源電圧との電圧差を所定の分圧比で分圧して前記所定の電圧Ｖｒｅｆを生成し出力する分圧回路と、
前記入力回路部からの制御信号に応じて、該分圧回路を正側電源電圧と負側電源電圧との間に接続する接続回路と、
を備え、
前記分圧回路は、接続回路によって、正側電源電圧と負側電源電圧との間に接続されると所定の電圧Ｖｒｅｆを生成して出力し、正側電源電圧と負側電源電圧との間の接続が遮断されると正側電源電圧を電圧Ｖｒｅｆとして出力することを特徴とするインタフェース回路。 - 前記第２のトランジスタの制御信号入力端は、前記第１のトランジスタの耐電圧以下の電圧が入力されることを特徴とする請求項７又は８記載のインタフェース回路。
- 前記接続回路は、
前記入力回路部からの制御信号に応じて、前記分圧回路を正側電源電圧と負側電源電圧との間に接続する第６のトランジスタと、
前記分圧回路と該第６のトランジスタとの間に接続され、制御信号入力端に所定の電圧が入力された第７のトランジスタと、
を備えることを特徴とする請求項７、８又は９記載のインタフェース回路。 - 前記出力バッファ回路は１つのＩＣに集積されることを特徴とする請求項７、８、９又は１０記載のインタフェース回路。
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