CN110350909B - 一种接口电路 - Google Patents

一种接口电路 Download PDF

Info

Publication number
CN110350909B
CN110350909B CN201910261727.8A CN201910261727A CN110350909B CN 110350909 B CN110350909 B CN 110350909B CN 201910261727 A CN201910261727 A CN 201910261727A CN 110350909 B CN110350909 B CN 110350909B
Authority
CN
China
Prior art keywords
type transistor
circuit
control
voltage
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910261727.8A
Other languages
English (en)
Other versions
CN110350909A (zh
Inventor
陈郁仁
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
MediaTek Inc
Original Assignee
MediaTek Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by MediaTek Inc filed Critical MediaTek Inc
Publication of CN110350909A publication Critical patent/CN110350909A/zh
Application granted granted Critical
Publication of CN110350909B publication Critical patent/CN110350909B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
    • H03K17/6872—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor using complementary field-effect transistors
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
    • Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
    • Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)

Abstract

本发明实施例提供一种电路，包括：输出缓冲器，包括至少一个P型晶体管和至少一个N型晶体管，其中所述至少一个P型晶体管耦接在电源电压和焊盘之间，并且所述至少一个N型晶体管耦接在地电压和所述焊盘之间；跟踪电路，与所述焊盘耦接，用于根据所述焊盘处的电压电平产生跟踪信号；以及预驱动器，与所述跟踪电路耦接，用于根据所述跟踪信号产生控制信号，以控制至少一个P型晶体管或所述至少一个N型晶体管。采用本发明的技术方案，可以容忍高电压输入。

Description

一种接口电路
技术领域
本发明涉及电路技术领域，特别涉及具有高压输入容限的接口电路。
背景技术
在传统的通用输入/输出(general purpose input/output，GPIO)设计中，输出缓冲器和输入缓冲器连接到同一焊盘pad，并且一个或多个晶体管被添加到输出缓冲器和输入缓冲器中以防止当输入信号具有大摆幅时缓冲器内的晶体管被损坏。然而，在先进的半导体工艺中，晶体管的耐压性(voltage endurance)变弱，因此传统的GPIO设计可能遭受稳定性和可靠性问题。例如，假设晶体管的耐压性为1.8V且输出缓冲器的电源电压(supplyvoltage)为3.3V，如果输入信号的峰值为5V，则电源电压会被来自焊盘的高压(5V)充电，例如电源电压被提升。由于高栅极-漏极电压，位于低侧的晶体管可能被损坏。
发明内容
因此，本发明的一个目的是提供一种GPIO设计，其使用焊盘跟踪机制来控制输出缓冲器，以解决上述问题。
根据本发明的一个实施例，提供一种电路，包括：输出缓冲器，和控制电路。该输出缓冲器包括至少一个P型晶体管和至少一个N型晶体管，其中所述至少一个P型晶体管耦接在电源电压和焊盘之间，并且所述至少一个N型晶体管耦接在地电压和所述焊盘之间；该控制电路与所述焊盘耦接，用于根据所述焊盘处的电压电平产生跟踪信号；以及根据所述跟踪信号获得控制信号，以控制至少一个P型晶体管或所述至少一个N型晶体管。其中，该电路可以是接口电路。
根据本发明的一个实施例，该控制电路包括跟踪电路和预驱动器，其中输出缓冲器包括至少一个P型晶体管和至少一个N型晶体管。所述至少一个P型晶体管耦接在电源电压和焊盘之间，并且所述至少一个N型晶体管耦接在地电压和焊盘之间。在电路的操作中，跟踪电路被配置为根据焊盘处的电压电平产生跟踪信号，并且预驱动器被配置为根据跟踪信号产生控制信号以控制至少一个P型晶体管或者至少一个N型晶体管。
其中，所述至少一个P型晶体管和/或所述至少一个N型晶体管中的一个或者多个晶体管是高压器件，该高压器件可以是横向扩散金属氧化物半导体器件。
本发明实施例通过根据焊盘处的电压电平产生跟踪信号，并根据跟踪信号产生控制信号，来控制输出缓冲器中的晶体管。
在阅读了在各个附图中示出的优选实施例的以下详细描述之后，本发明的这些和其他目的无疑将对本领域普通技术人员变得显而易见。
附图说明
图1是根据本发明一实施例示出的操作在输入模式的电路；
图2是根据本发明一实施例示出的当电路操作在输入模式时的控制信号；
图3是图1所示出的一些信号的波形；
图4是根据本发明一实施例示出的操作在输出模式的电路；
图5是根据本发明一实施例示出的当电路操作在输出模式时的控制信号；
图6是根据本发明一实施例示出的图1中跟踪电路和至少一部分预驱动器的示意图；
图7是根据本发明另一实施例示出的输出缓冲器；
图8是根据本发明另一实施例示出的电路；
图9是根据本发明一实施例示出的当电路操作在输入模式和输出模式时的控制信号；
图10是根据本发明另一实施例示出的图8中跟踪电路和至少一部分预驱动器的示意图。
具体实施方式
在整个以下描述和权利要求中使用某些术语来指代特定系统组件。如本领域技术人员将理解的，制造商可以通过不同的名称来指代组件。本申请无意区分名称不同但功能相同的组件。在以下讨论和权利要求中，术语“包括”和“包含”以开放式的方式使用，因此应该被解释为表示“包括但不限于......”。术语“耦接”旨在表示间接或直接电连接。因此，如果第一设备与第二设备耦接，则该耦接可以通过直接电连接，或通过经由其他设备和连接的间接电连接。
根据本发明的一个实施例，提供一种电路，包括：输出缓冲器，和控制电路。该输出缓冲器包括至少一个P型晶体管和至少一个N型晶体管，其中所述至少一个P型晶体管耦接在电源电压和焊盘之间，并且所述至少一个N型晶体管耦接在地电压和所述焊盘之间；该控制电路与所述焊盘耦接，用于根据所述焊盘处的电压电平产生跟踪信号；以及根据所述跟踪信号获得控制信号，以控制至少一个P型晶体管或所述至少一个N型晶体管。其中，该电路可以是后续图1中的接口电路。
图1示出了根据本发明一实施例的电路100。如图1所示，电路100包括输出缓冲器110，跟踪电路120，预驱动器130和输入缓冲器140。输出缓冲器110包括串联连接的两个P型晶体管MP1和MP2以及串联连接的三个N型晶体管MN1-MN3，其中P型晶体管MP1的源极耦接到电源电压2xVDD，P型晶体管MP2的源极耦接到P型晶体管MP1的漏极，并且P型晶体管MP2的漏极耦接到焊盘IO_PAD；并且N型晶体管MN1的漏极耦接到焊盘IO_PAD，N型晶体管MN2的漏极耦接到N型晶体管MN1的源极，N型晶体管MN3的漏极耦接到N型晶体管MN2的源极，并且N型晶体管MN3的源极耦接到地电压。跟踪电路120耦接在焊盘IO_PAD和预驱动器130之间。预驱动器130用作由两个电源电压(VDD和2xVDD)提供的模式选择器(mode selector)和电压调节器(voltage regulator)。输入缓冲器140包括由电源电压VDD供电的N型晶体管MN4和缓冲器142。
电路100用作能够以输入模式或输出模式操作的接口电路。当电路100操作在输入模式中时，预驱动器130禁用输出缓冲器110，并且输入缓冲器140被启用以从焊盘IO_PAD和N型晶体管MN1接收输入信号(即输入缓冲器140接收图1所示的信号IO_Nx)，以产生缓冲的输入信号Vin'到后续电路。当电路100操作在输出模式中时，预驱动器130控制输出缓冲器110以产生输出信号到焊盘IO_PAD，并且输入缓冲器140被禁用。图1示出了电路100的输入模式。
在图1中所示的电路100中，器件通过先进的半导体工艺制造，并且诸如N型晶体管MN1-MN3和其他器件的器件具有较低的耐压性的薄栅极，并且输出缓冲器110由电源电压2xVDD供电以产生具有较大摆幅的输出信号(即2xVDD)。在该实施例中，如果电路100操作在输入模式中并且焊盘IO_PAD接收摆幅大于2xVDD的输入信号Vin(例如3xVDD)，则为了避免电流从焊盘IO_PAD流向电源电压2xVDD以对电源电压2xVDD充电，跟踪电路120用于根据焊盘IO_PAD的电压电平产生跟踪信号PTRK，并且预驱动器130根据跟踪信号PTRK产生控制信号Vc1，以完全关闭P型晶体管MP2。另外，为了防止N型晶体管被大摆幅的输入信号Vin损坏，预驱动器130还根据跟踪信号PTRK产生控制信号Vc2，以控制N型晶体管MN1，并且N型晶体管MN1-MN3用作分压器(voltage divider)以降低MN1-MN3中每个N型晶体管的栅极-漏极电压(gate-drain voltage)。
注意，术语“VDD”，“2xVDD”和“3xVDD”用于描述本发明的实施例，并不意味着2xVDD恰好是VDD的两倍，也不意味着3xVDD是VDD的三倍。实际上，2xVDD可以是大于VDD的任何合适的电压，并且3xVDD可以是大于2xVDD的任何合适的电压，例如，VDD可以是1.8V，2xVDD可以是3.3V，并且3xVDD可以是5V。
具体地，图2是根据本发明一个实施例示出的当电路100操作在输入模式中时的控制信号Vc1和Vc2。如图1和图2所示，当电路100操作在输入模式中时，如果输入信号Vin大于VDD，预驱动器130产生2xVDD到P型晶体管MP1的栅极，并且，施加到P型晶体管MP2的栅极的控制信号Vc1的电压电平与输入信号Vin的电压电平成正比(在该实施例中，控制信号Vc1等于输入信号Vin)。在一实施方式中，如果输入信号Vin大于VDD，控制信号Vc1的电压电平随着输入信号Vin的电压电平的变化而变化,输入信号Vin的电压电平越大，则控制信号Vc1的电压电平也越大，输入信号Vin的电压电平越小，则控制信号Vc1的电压电平也越小。通过在输入信号Vin大于2xVDD时使用电压电平等于输入信号Vin的控制信号Vc1，可以完全关闭P型晶体管MP2以避免漏电流，因此电源电压2xVDD可能不会受具有较高摆幅的输入信号Vin(例如3xVDD)影响。另外，通过将控制信号Vc2用于N型晶体管MN1，将VDD施加到N型晶体管MN2的栅极，将零电压施加到N型晶体管MN3的栅极，N型晶体管MN1-MN3可以用作分压器，使MN1-MN3的栅极-漏极电压低于耐压电压。其中，在一种实施方式中，MN2晶体管的栅极可以被低于电源电压(例如2xVDD)的第一偏置电压(例如VDD)偏置，所述MN3晶体管的栅极被低于第一偏置电压的第二偏置电压偏置；如图2所示，如果输入信号的电压电平大于输出缓冲器的电源电压(例如2xVDD)，则预驱动器产生电压电平等于电源电压(例如2xVDD)的控制信号Vc2，以控制MN1晶体管的栅极；如果输入信号的电压电平在电源电压(例如2xVDD)和第一偏置电压(例如VDD)之间，则预驱动器产生电压电平与输入信号的电压电平成正比的控制信号Vc2，以控制所述MN1晶体管的栅极；如果输入信号的电压电平低于第一偏置电压，则预驱动器产生电压电平等于第一偏置电压(例如VDD)的控制信号，以控制MN1晶体管的栅极。
在一个实施例中，当电路100操作在输入模式中时，可以控制P型晶体管MP2以具有浮阱(floating well)，以更完全地关闭P型晶体管MP2。
关于输入缓冲器140，参考图3中所示的波形。通过将控制信号Vc2施加到N型晶体管MN1并且输入缓冲器140接收在N型晶体管MN1的源极处的信号IO_Nx，信号IO_Nx的摆幅被限制为(2xVDD-Vt)其中“Vt”是N型晶体管MN1的阈值电压。因此，即使输入信号Vin具有诸如3xVDD的大摆幅，输入缓冲器140接收的信号IO_Nx也具有范围从0V到(2xVDD-Vt)的摆幅，并且输入缓冲器140的设计变得更易于节省制造和设计成本。
图4是根据本发明一个实施例示出的电路100的输出模式。图5是根据本发明一个实施例示出的当电路100操作在输出模式中时的控制信号Vc1和Vc2。在图4和图5所示的实施例中，预驱动器130产生电压电平等于VDD的控制信号Vc1以始终导通P型晶体管MP2，通过施加电压电平等于或大于VDD的控制信号Vc2始终导通N型晶体管MN1，并且通过将VDD施加到N型晶体管MN2的栅极也能始终导通N型晶体管MN2。当电路100想要逻辑“0”(即低电压电平)时，预驱动器130产生具有任何合适电平的控制信号VP以关闭P型晶体管MP1，并产生具有任何合适电平的控制信号VN以导通N型晶体管MN3。当电路100想要逻辑“1”(即本实施例中的高电压电平，例如2xVDD)时，预驱动器130产生具有任何合适电平的控制信号VP以导通P型晶体管MP1，并且产生等于0V的控制信号VN以关闭N型晶体管MN3，以产生输出信号Vout，例如时钟输出信号。
图6是根据本发明一个实施例示出的跟踪电路120和预驱动器130的至少一部分的示意图。如图6所示，预驱动器130至少包括模式选择器和电压调节器，其中模式选择器包括多路复用器632，用于参考模式选择信号Vs，如果电路100操作在输出模式中时则输出VDD，如果电路100操作在输入模式中时则输出控制信号Vc2；电压调节器包括N型晶体管MN4和P型晶体管MP3，N型晶体管MN4和P型晶体管MP3的栅极连接到2xVDD，N型晶体管MN4的一端耦接多路复用器632的输出，N型晶体管MN4的另一端耦接MP2的栅极和P型晶体管MP3的一端，P型晶体管MP3的另一端耦接跟踪电路120的一输出以接收跟踪信号PTRK。跟踪电路120包括P型晶体管MP4-MP6和N型晶体管MN5和MN6。应注意，图6中所示的实施例仅用于说明目的，并不是对本发明的限制。只要根据跟踪信号PTRK或焊盘IO_PAD处的电压产生控制信号Vc1和Vc2，跟踪电路120和预驱动器130可以具有其他电路设计，或者跟踪电路120和预驱动器130可以集成在一起。
另外，为了得到更好的可靠性，可以修改输出缓冲器110以包括多于两个P型晶体管。参阅图7，图1中输出缓冲器的修改后的输出缓冲器110’可以进一步包括耦接在P型晶体管MP1和MP2之间的P型晶体管MP3，并且P型晶体管MP3的栅极可以被电压Vpq1偏置。在一个实施例中，电压Vpq1可以是图6中所示的多路复用器632的输出信号。
图8是根据本发明另一实施例示出的电路800。如图8所示，电路800包括输出缓冲器810，跟踪电路820，预驱动器830和输入缓冲器840。输出缓冲器810包括串联连接的两个高压P型晶体管HVMP1和HVMP2以及一个高压N型晶体管HVMN1，其中高压P型晶体管HVMP1的源极耦接到电源电压2xVDD，高压P型晶体管HVMP2的源极耦接到高压P型晶体管HVMP1的漏极，以及高压P型晶体管HVMP2的漏极耦接到焊盘IO_PAD；高压N型晶体管HVMN1的漏极耦接到焊盘IO_PAD，高压N型晶体管HVMN1的源极耦接到地电压。跟踪电路820耦接在焊盘IO_PAD和预驱动器830之间。预驱动器830包括由两个电源电压VDD和2xVDD提供的模式选择器和电压调节器。输入缓冲器840包括由电源电压VDD供电的高压N型晶体管HVMN2和缓冲器842。
在一个实施例中，高压P型晶体管HVMP1，HVMP2和高压N型晶体管HVMN1，HVMN2中的每一个可以通过诸如横向扩散金属氧化物半导体(laterally diffused metal oxidesemiconductor，LDMOS)的高压器件来实现。
电路800用作能够以输入模式或输出模式操作的接口电路。当电路800操作在输入模式中时，预驱动器830禁用输出缓冲器810，并且输入缓冲器840被启用从焊盘IO_PAD接收输入信号Vin。当电路800操作在输出模式中时，预驱动器830控制输出缓冲器810以产生到焊盘IO_PAD的输出信号Vout，并且输入缓冲器840被禁用。
如果电路800操作在输入模式中并且焊盘IO_PAD接收摆幅大于2xVDD的输入信号Vin(例如3xVDD)，则为了避免电流从焊盘IO_PAD流向电源电压2xVDD以对电源电压2xVDD充电(例如为了避免电流从焊盘IO_PAD流向电源电压以提高电源电压)，跟踪电路820被配置为根据焊盘IO_PAD处的电压电平产生跟踪信号PTRK，并且预驱动器830根据跟踪信号PTRK产生控制信号Vc1以完全关闭高压P型晶体管HVMP2。具体的，图9是根据本发明一个实施例示出的当电路800操作在输入模式中时的控制信号Vc1。正如图8和图9所示，当电路800操作在输入模式中时，如果输入信号Vin大于2xVDD，预驱动器830产生2xVDD到高压P型晶体管HVMP1的栅极，并且，被施加到高压P型晶体管HVMP2的栅极的控制信号Vc1与输入信号Vin的电压电平成正比。在一实施方式中，如果输入信号Vin大于2xVDD，控制信号Vc1的电压电平随着输入信号Vin的电压电平的变化而变化,输入信号Vin的电压电平越大，则控制信号Vc1的电压电平也越大，输入信号Vin的电压电平越小，则控制信号Vc1的电压电平也越小。当输入信号Vin大于2xVDD时，通过使用电压电平与输入信号Vin成正比的控制信号Vc1，可以完全关闭高压P型晶体管HVMP2以避免漏电流，因此电源电压2xVDD可能不受具有较高摆幅的输入信号Vin(例如3xVDD)的影响。
图9是根据本发明一个实施例示出的当电路800操作在输出模式中时的控制信号Vc1。在图8和图9所示的实施例中，预驱动器830产生电压电平等于VDD的控制信号Vc1，以始终导通高压P型晶体管HVMP2。当电路800想要逻辑“0”(即低电压电平)时，预驱动器830产生具有任何合适电平的控制信号以关闭高压P型晶体管HVMP1，并产生具有任何合适电平的控制信号，以导通高压N型晶体管HVMN1；并且当电路800想要逻辑“1”(即，在该实施例中为高电压电平，例如2xVDD)时，预驱动器830产生具有任何合适电平的控制信号以导通高压P型晶体管HVMP1，并产生具有任何合适电平的控制信号，以关闭高压N型晶体管HVMN1，以产生输出信号Vout。
图10是根据本发明一个实施例示出的跟踪电路820和预驱动器830的至少一部分的图。如图8所示，预驱动器830包括高压N型晶体管HVMN3和HVMN4以及两个多路复用器832和834，其中多路复用器832被配置为参考模式选择信号Vs1，如果电路800操作在输出模式中则输出0V，并且如果电路800操作在输入模式时，则输出2xVDD；多路复用器834被配置为参考模式选择信号Vs2，如果电路800操作在输出模式中则输出2xVDD，并且如果电路800操作在输入模式中则输出0V。跟踪电路820由高压P型晶体管HVMP3实现。在图10所示的实施例中，跟踪信号PTRK用作控制信号Vc1。应注意，图10中所示的实施例仅用于说明目的，并不是对本发明的限制。只要根据跟踪信号PTRK或焊盘IO_PAD处的电压产生控制信号Vc1，跟踪电路820和预驱动器830可以具有其他电路设计，或者跟踪电路820和预驱动器830可以集成在一起。
在另一个实施例中，可以通过在焊盘IO_PAD和高压N型晶体管HVMN1之间添加另一个N型晶体管来修改图8中所示的输出缓冲器810。
总之，在本发明的电路中，通过使用焊盘跟踪机制来控制电路输入模式中的输出缓冲器，可以完全关闭P型晶体管以防止电源电压被具有大摆幅的输入信号充电，并且输出缓冲器内的N型晶体管用作分压器以降低栅极-漏极电压。因此，本发明的电路可以通过先进的半导体工艺制造，并具有高电压的输入容限，可以容忍高电压输入。
本领域技术人员将容易地观察到，可以在保留本发明的教导的同时对装置和方法进行多种修改和更改。因此，上述公开内容应被解释为仅受所附权利要求的范围和界限的限制。

Claims (13)

1.一种电路，其特征在于，包括：
输出缓冲器，包括至少一个P型晶体管和至少一个N型晶体管，其中所述至少一个P型晶体管耦接在电源电压和焊盘之间，并且所述至少一个N型晶体管耦接在地电压和所述焊盘之间；
控制电路，用于与所述焊盘耦接，用于根据所述焊盘处的电压电平产生跟踪信号；以及根据所述跟踪信号获得控制信号，以控制至少一个P型晶体管或所述至少一个N型晶体管；
所述至少一个N型晶体管包括：
第一N型晶体管，其中所述第一N型晶体管的漏极与所述焊盘耦接；以及
第二N型晶体管，其中所述第二N型晶体管的漏极与所述第一N型晶体管的源极耦接；以及
第三N型晶体管，其中所述第三N型晶体管的漏极与所述第二N型晶体管的源极耦接，所述第三N型晶体管的源极与所述地电压耦接；
其中，所述第二N型晶体管的栅极被低于所述电源电压的第一偏置电压偏置，所述第三N型晶体管的栅极被低于所述第一偏置电压的第二偏置电压偏置；
其中，所述控制电路参考所述跟踪信号产生所述控制信号，其中，所述控制信号包括第二控制信号，所述第二控制信号用以控制所述第一N型晶体管，且所述第一N型晶体管、所述第二N型晶体管和所述第三N型晶体管用作分压器。
2.根据权利要求1所述的电路，其特征在于，
所述控制电路包括：
跟踪电路，与所述焊盘耦接，用于根据所述焊盘处的电压电平产生跟踪信号；以及
预驱动器，与所述跟踪电路耦接，用于根据所述跟踪信号产生控制信号，以控制至少一个P型晶体管或所述至少一个N型晶体管。
3.根据权利要求1所述的电路，其特征在于，
所述输出缓冲器还包括：串联连接的多个P型晶体管，并且所述控制电路参考所述跟踪信号以产生所述控制信号，所述控制信号还包括第一控制信号，所述第一控制信号用以控制所述多个P型晶体管中的一个的栅极。
4.根据权利要求3所述的电路，其特征在于，所述电路选择性地操作在输入模式或输出模式，当所述电路操作在所述输入模式时，所述电路从所述焊盘接收输入信号，所述输出缓冲器被禁用，所述控制电路参考所述跟踪信号，以产生所述控制信号以控制所述多个P型晶体管中的一个。
5.根据权利要求4所述的电路，其特征在于，如果所述输入信号的电压电平大于所述输出缓冲器的电源电压，施加到所述多个P型晶体管中一个的所述第一控制信号与所述输入信号成正比。
6.根据权利要求5所述的电路，其特征在于，所述多个P型晶体管包括：
第一P型晶体管，其中所述第一P型晶体管的源极与电源电压耦接；以及
第二P型晶体管，其中所述第二P型晶体管的源极与所述第一P型晶体管的漏极耦接，所述第二P型晶体管的漏极与所述焊盘耦接；
其中，如果所述输入信号的电压电平大于所述输出缓冲器的电源电压，则所述控制电路产生电压电平与输入信号的电压电平成正比的所述第一控制信号到所述第二P型晶体管的栅极，以完全关闭所述第二P型晶体管。
7.根据权利要求5所述的电路，其特征在于，所述多个P型晶体管包括：
第一P型晶体管，其中，所述第一P型晶体管的源极与所述电源电压耦接；
第二P型晶体管，其中，所述第二P型晶体管的源极与所述第一P型晶体管的漏极耦接；以及
第三P型晶体管，其中，所述第三P型晶体管的源极与所述第二P型晶体管的漏极耦接，所述第三P型晶体管的漏极与所述焊盘耦接；
其中，如果所述输入信号的电压电平大于所述输出缓冲器的电源电压，则所述控制电路产生电压电平与所述输入信号的电压电平成正比的所述第一控制信号到所述第三P型晶体管的栅极，以完全关闭所述第三P型晶体管。
8.根据权利要求1所述的电路，其特征在于，
所述输出缓冲器包括：串联连接的所述至少一个N型晶体管，并且所述控制电路参考所述跟踪信号以产生所述控制信号，以控制所述第一N型晶体管的栅极。
9.根据权利要求8所述的电路，其特征在于，所述电路选择性地操作在输入模式或输出模式，当所述电路操作在所述输入模式时，所述电路从所述焊盘接收输入信号，所述输出缓冲器被禁用，所述控制电路参考所述跟踪信号，以产生所述控制信号以控制所述第一N型晶体管。
10.根据权利要求9所述的电路，其特征在于，如果所述输入信号的电压电平大于所述输出缓冲器的电源电压，则所述控制电路产生电压电平等于所述电源电压的所述第二控制信号，以控制所述第一N型晶体管的栅极；如果所述输入信号的电压电平在所述电源电压和所述第一偏置电压之间，则所述控制电路产生电压电平与所述输入信号的电压电平成正比的所述第二控制信号，以控制所述第一N型晶体管的栅极；如果所述输入信号的电压电平低于所述第一偏置电压，则所述控制电路产生电压电平等于所述第一偏置电压的所述第二控制信号，以控制所述第一N型晶体管的栅极。
11.根据权利要求9所述的电路，其特征在于，进一步包括：
输入缓冲器，与所述第一N型晶体管的源极耦接；
其中，当所述电路操作在所述输入模式，所述输入缓冲器经由所述焊盘和所述第一N型晶体管接收所述输入信号。
12.根据权利要求1所述的电路，其特征在于，所述至少一个P型晶体管和/或所述至少一个N型晶体管中的一个或者多个晶体管是高压器件。
13.根据权利要求5所述的电路，其特征在于，施加到所述多个P型晶体管中一个的所述第一控制信号大于所述输入信号减去所述一个P型晶体管的阈值电压的差。
CN201910261727.8A 2018-04-02 2019-04-02 一种接口电路 Active CN110350909B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862651328P 2018-04-02 2018-04-02
US62/651,328 2018-04-02
US16/285,213 2019-02-26
US16/285,213 US10903840B2 (en) 2018-04-02 2019-02-26 Pad tracking circuit for high-voltage input-tolerant output buffer

Publications (2)

Publication Number Publication Date
CN110350909A CN110350909A (zh) 2019-10-18
CN110350909B true CN110350909B (zh) 2023-07-18

Family

ID=65766820

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910261727.8A Active CN110350909B (zh) 2018-04-02 2019-04-02 一种接口电路

Country Status (4)

Country Link
US (1) US10903840B2 (zh)
EP (1) EP3550723B1 (zh)
CN (1) CN110350909B (zh)
TW (1) TWI678070B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10707876B1 (en) * 2019-01-18 2020-07-07 Qualcomm Incorporated High-voltage and low-voltage signaling output driver
US11652476B2 (en) 2021-01-28 2023-05-16 Mediatek Inc. Pad-tracking circuit design to prevent leakage current during power ramp up or ramp down of output buffer
US12009821B2 (en) 2021-11-16 2024-06-11 Samsung Electronics Co., Ltd. Output driver and output buffer circuit including the same
US20240072803A1 (en) * 2022-08-31 2024-02-29 Synopsys, Inc. Fail-safe protection architecture for high voltage tolerant input/output circuit
US20240144980A1 (en) * 2022-10-26 2024-05-02 Qualcomm Incorporated Ddr phy power collapse circuit for multimode double data rate synchronous dynamic random access

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW456030B (en) * 1999-02-17 2001-09-21 Hitachi Ltd Semiconductor integrated circuit device
CN101303824A (zh) * 2007-05-11 2008-11-12 三星电子株式会社 源极线驱动器和方法、及包括该源极线驱动器的显示设备
CN101459424A (zh) * 2007-09-06 2009-06-17 王朝钦 输出单元、输入单元以及输入输出元件
CN103095281A (zh) * 2011-11-07 2013-05-08 三星电子株式会社 输出缓冲器，其操作方法及包括输出缓冲器的设备
CN103516350A (zh) * 2012-06-27 2014-01-15 三星电子株式会社 输出驱动器以及使用所述输出驱动器的数据输出驱动电路
CN104426528A (zh) * 2013-09-11 2015-03-18 台湾积体电路制造股份有限公司 多电压输入缓冲器及其相关方法
CN104868905A (zh) * 2014-02-25 2015-08-26 台湾积体电路制造股份有限公司 输入/输出电路

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6859074B2 (en) 2001-01-09 2005-02-22 Broadcom Corporation I/O circuit using low voltage transistors which can tolerate high voltages even when power supplies are powered off
US6552583B1 (en) * 2001-10-11 2003-04-22 Pericom Semiconductor Corp. ESD-protection device with active R-C coupling to gate of large output transistor
US7138836B2 (en) 2001-12-03 2006-11-21 Broadcom Corporation Hot carrier injection suppression circuit
US20080061832A1 (en) * 2006-08-24 2008-03-13 Fang-Ling Hu Protection circuits and methods of protecting circuits
US20090002028A1 (en) 2007-06-28 2009-01-01 Amazing Microelectronic Corporation Mixed-voltage i/o buffer to limit hot-carrier degradation
US8344760B2 (en) * 2008-07-17 2013-01-01 Ati Technologies Ulc Input/output buffer circuit
US7839174B2 (en) 2008-12-09 2010-11-23 Himax Technologies Limited Mixed-voltage tolerant I/O buffer and output buffer circuit thereof
TWM427724U (en) * 2011-12-05 2012-04-21 Hon Hai Prec Ind Co Ltd Buck converting circuit
US9525421B2 (en) * 2015-02-18 2016-12-20 Microsemi SoC Corporation High speed low voltage hybrid output driver for FPGA I/O circuits
JP6461842B2 (ja) 2016-03-14 2019-01-30 株式会社東芝 半導体集積回路

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW456030B (en) * 1999-02-17 2001-09-21 Hitachi Ltd Semiconductor integrated circuit device
CN101303824A (zh) * 2007-05-11 2008-11-12 三星电子株式会社 源极线驱动器和方法、及包括该源极线驱动器的显示设备
CN101459424A (zh) * 2007-09-06 2009-06-17 王朝钦 输出单元、输入单元以及输入输出元件
CN103095281A (zh) * 2011-11-07 2013-05-08 三星电子株式会社 输出缓冲器，其操作方法及包括输出缓冲器的设备
CN103516350A (zh) * 2012-06-27 2014-01-15 三星电子株式会社 输出驱动器以及使用所述输出驱动器的数据输出驱动电路
CN104426528A (zh) * 2013-09-11 2015-03-18 台湾积体电路制造股份有限公司 多电压输入缓冲器及其相关方法
CN104868905A (zh) * 2014-02-25 2015-08-26 台湾积体电路制造股份有限公司 输入/输出电路

Also Published As

Publication number Publication date
US10903840B2 (en) 2021-01-26
TWI678070B (zh) 2019-11-21
EP3550723B1 (en) 2024-05-01
EP3550723A1 (en) 2019-10-09
TW201943208A (zh) 2019-11-01
US20190305778A1 (en) 2019-10-03
CN110350909A (zh) 2019-10-18

Similar Documents

Publication Publication Date Title
CN110350909B (zh) 一种接口电路
EP3197051A1 (en) Driving circuit for non-volatile memory
US8395870B2 (en) Input/output circuit
US8947131B2 (en) Multi-voltage supplied input buffer
US20100264974A1 (en) Input-output device protection
JP5690341B2 (ja) 選択的にａｃ結合又はｄｃ結合されるように適合される集積回路
US20120154051A1 (en) Voltage regulator circuit
US7554361B2 (en) Level shifter and method thereof
KR20100016050A (ko) 트랜지스터 스냅백 보호를 탑재한 레벨 시프터 회로
KR20080087886A (ko) 얇은­산화물 전계 효과 트랜지스터들을 이용하는 디지털 출력 드라이버 및 입력 버퍼
JP3657243B2 (ja) レベルシフタ、半導体集積回路及び情報処理システム
US6784700B1 (en) Input buffer circuit
CN103427813A (zh) 用于驱动半导体开关的驱动器电路
JPWO2003073617A1 (ja) 振幅変換回路
US8957708B2 (en) Output buffer and semiconductor device
JP4054727B2 (ja) 出力バッファ回路及び出力バッファ回路を使用したインタフェース回路
US10802079B2 (en) System and method for bidirectional current sense circuits
US7598791B2 (en) Semiconductor integrated apparatus using two or more types of power supplies
US7808275B1 (en) Input buffer with adaptive trip point
US10541676B2 (en) Symmetrical dual voltage level input-output circuitry
CN110726938B (zh) 电流感测系统及其实现方法和集成电路
US11979155B2 (en) Semiconductor integrated circuit device and level shifter circuit
US8207775B2 (en) VOL up-shifting level shifters
KR101156244B1 (ko) 직류-직류 변환기
US20150162912A1 (en) Level shifter

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant