TWI678070B - 介面電路 - Google Patents

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Abstract

本發明提供一種介面電路，包括：輸出緩衝器，跟蹤電路以及預驅動器。其中，輸出緩衝器包括至少一個P型電晶體和至少一個N型電晶體，其中所述至少一個P型電晶體耦接在電源電壓和焊盤之間，並且所述至少一個N型電晶體耦接在地電壓和所述焊盤之間。在所述電路的操作中，跟蹤電路用於根據所述焊盤處的電壓電平產生跟蹤信號；以及預驅動器用於根據所述跟蹤信號產生控制信號，以控制至少一個P型電晶體或所述至少一個N型電晶體。

Description

介面電路
本發明涉及電路技術領域，特別涉及一種介面電路。
在傳統的通用輸入/輸出(general purpose input/output，GPIO)設計中，輸出緩衝器和輸入緩衝器連接到同一焊盤pad，並且一個或多個電晶體被添加到輸出緩衝器和輸入緩衝器中以防止當輸入信號具有大擺幅時緩衝器內的電晶體被損壞。然而，在先進的半導體工藝中，電晶體的耐壓性(voltage endurance)變弱，因此傳統的GPIO設計可能遭受穩定性和可靠性問題。例如，假設電晶體的耐壓性為1.8V且輸出緩衝器的電源電壓(supply voltage)為3.3V，如果輸入信號的峰值為5V，則電源電壓會被來自焊盤的高壓(5V)充電，例如電源電壓被提升。由於高閘極(gate)-汲極(drain)，位於低側的電晶體可能被損壞。
因此，本發明的一個目的是提供一種GPIO設計，其使用焊盤跟蹤機制來控制輸出緩衝器，以解決上述問題。
根據本發明的一個實施例，提供一種介面電路，包括：輸出緩衝器，包括至少一個P型電晶體和至少一個N型電晶體，其中所述至少一個P型電晶體耦 接在電源電壓和焊盤之間，並且所述至少一個N型電晶體耦接在地電壓和所述焊盤之間；控制電路，與所述焊盤耦接，用於根據所述焊盤處的電壓電平獲得跟蹤信號；以及根據所述跟蹤信號產生控制信號，以控制至少一個P型電晶體或所述至少一個N型電晶體。
根據本發明的一個實施例，控制電路包括跟蹤電路和預驅動器，其中輸出緩衝器包括至少一個P型電晶體和至少一個N型電晶體。所述至少一個P型電晶體耦接在電源電壓和焊盤之間，並且所述至少一個N型電晶體耦接在地電壓和焊盤之間。在電路的操作中，跟蹤電路被配置為根據焊盤處的電壓電平產生跟蹤信號，並且預驅動器被配置為根據跟蹤信號產生控制信號以控制至少一個P型電晶體或者至少一個N型電晶體。
本發明實施例通過根據焊盤處的電壓電平產生跟蹤信號，並根據跟蹤信號產生控制信號，來控制輸出緩衝器中的電晶體。
在閱讀了在各個附圖中示出的優選實施例的以下詳細描述之後，本發明的這些和其他目的無疑將對所屬領域具有通常知識者變得顯而易見。
100‧‧‧電路
110‧‧‧輸出緩衝器
120‧‧‧跟蹤電路
130‧‧‧預驅動器
140‧‧‧輸入緩衝器
142‧‧‧緩衝器
MP1，MP2‧‧‧P型電晶體
MN1-MN4‧‧‧N型電晶體
MP3-MP6‧‧‧P型電晶體
MN5-MN6‧‧‧N型電晶體
110’‧‧‧輸出緩衝器
632‧‧‧多工器
800‧‧‧電路
810‧‧‧輸出緩衝器
820‧‧‧跟蹤電路
830‧‧‧預驅動器
842‧‧‧緩衝器
840‧‧‧輸入緩衝器
HVMN1，HVMN2‧‧‧N型電晶體
HVMP1，HVMP2‧‧‧P型電晶體
HVMN3，HVMN4‧‧‧N型電晶體
HVMP3‧‧‧N型電晶體
832，834‧‧‧多工器
第1圖是根據本發明一實施例示出的操作在輸入模式的電路；第2圖是根據本發明一實施例示出的當電路操作在輸入模式時的控制信號；第3圖是第1圖所示出的一些信號的波形；第4圖是根據本發明一實施例示出的操作在輸出模式的電路； 第5圖是根據本發明一實施例示出的當電路操作在輸出模式時的控制信號；第6圖是根據本發明一實施例示出的第1圖中跟蹤電路和至少一部分預驅動器的示意圖；第7圖是根據本發明另一實施例示出的輸出緩衝器；第8圖是根據本發明另一實施例示出的電路；第9圖是根據本發明一實施例示出的當電路操作在輸入模式和輸出模式時的控制信號；第10圖是根據本發明另一實施例示出的第8圖中跟蹤電路和至少一部分預驅動器的示意圖。
在整個以下描述和申請專利範圍中使用某些術語來指代特定系統元件。如所屬領域具有通常知識者將理解的，製造商可以通過不同的名稱來指代元件。本申請無意區分名稱不同但功能相同的組件。在以下討論和申請專利範圍中，術語“包括”和“包含”以開放式的方式使用，因此應該被解釋為表示“包括但不限於......”。術語“耦接”旨在表示間接或直接電連接。因此，如果第一設備與第二設備耦接，則該耦接可以通過直接電連接，或通過經由其他設備和連接的間接電連接。
第1圖示出了根據本發明一實施例的電路100。如第1圖所示，電路100包括輸出緩衝器110，跟蹤電路120，預驅動器130和輸入緩衝器140。輸出緩衝器110包括串聯連接的兩個P型電晶體MP1和MP2以及串聯連接的三個N型電晶體MN1-MN3，其中P型電晶體MP1的源極耦接到電源電壓2xVDD，P型電晶體MP2的源極耦接到P型電晶體MP1的汲極，並且P型電晶體MP2的汲極耦接到焊 盤IO_PAD；並且N型電晶體MN1的汲極耦接到焊盤IO_PAD，N型電晶體MN2的汲極耦接到N型電晶體MN1的源極，N型電晶體MN3的汲極耦接到N型電晶體MN2的源極，並且N型電晶體MN3的源極耦接到地電壓。跟蹤電路120耦接在焊盤IO_PAD和預驅動器130之間。預驅動器130用作由兩個電源電壓(VDD和2xVDD)提供的模式選擇器(mode selector)和電壓調節器(voltage regulator)。輸入緩衝器140包括由電源電壓VDD供電的N型電晶體MN4和緩衝器142。
電路100用作能夠以輸入模式或輸出模式操作的介面電路。當電路100操作在輸入模式中時，預驅動器130禁用輸出緩衝器110，並且輸入緩衝器140被啟用以從焊盤IO_PAD和N型電晶體MN1接收輸入信號(即輸入緩衝器140接收第1圖所示的信號IO_Nx)，以產生緩衝的輸入信號Vin'到後續電路。當電路100操作在輸出模式中時，預驅動器130控制輸出緩衝器110以產生輸出信號到焊盤IO_PAD，並且輸入緩衝器140被禁用。第1圖示出了電路100的輸入模式。
在第1圖中所示的電路100中，器件通過先進的半導體工藝製造，並且諸如N型電晶體MN1-MN3和其他器件的器件具有較低的耐壓性的薄閘極，並且輸出緩衝器110由電源電壓2xVDD供電以產生具有較大擺幅的輸出信號(即2xVDD)。在該實施例中，如果電路100操作在輸入模式中並且焊盤IO_PAD接收擺幅大於2xVDD的輸入信號Vin(例如3xVDD)，則為了避免電流從焊盤IO_PAD流向電源電壓2xVDD以對電源電壓2xVDD充電，跟蹤電路120用於根據焊盤IO_PAD的電壓電平產生跟蹤信號PTRK，並且預驅動器130根據跟蹤信號PTRK產生控制信號Vc1，以完全關閉P型電晶體MP2。另外，為了防止N型電晶體被大擺幅的輸入信號Vin損壞，預驅動器130還根據跟蹤信號PTRK產生控制信號Vc2，以控制N型電晶體MN1，並且N型電晶體MN1-MN3用作分壓器(voltage divider)以降低MN1-MN3中每個N型電晶體的閘極-汲極電壓(gate-drain voltage)。
注意，術語“VDD”，“2xVDD”和“3xVDD”用於描述本發明的實施例，並不意味著2xVDD恰好是VDD的兩倍，也不意味著3xVDD是VDD的三倍。實際上，2xVDD可以是大於VDD的任何合適的電壓，並且3xVDD可以是大於2xVDD的任何合適的電壓，例如，VDD可以是1.8V，2xVDD可以是3.3V，並且3xVDD可以是5V。
具體地，第2圖是根據本發明一個實施例示出的當電路100操作在輸入模式中時的控制信號Vc1和Vc2。如第1圖和第2圖所示，當電路100操作在輸入模式中時，如果輸入信號Vin大於VDD，預驅動器130產生2xVDD到P型電晶體MP1的閘極，並且，施加到P型電晶體MP2的閘極的控制信號Vc1的電壓電平與輸入信號Vin的電壓電平成正比(在該實施例中，控制信號Vc1等於輸入信號Vin)。在一實施方式中，如果輸入信號Vin大於VDD，控制信號Vc1的電壓電平隨著輸入信號Vin的電壓電平的變化而變化，輸入信號Vin的電壓電平越大，則控制信號Vc1的電壓電平也越大，輸入信號Vin的電壓電平越小，則控制信號Vc1的電壓電平也越小。通過在輸入信號Vin大於2xVDD時使用電壓電平等於輸入信號Vin的控制信號Vc1，可以完全關閉P型電晶體MP2以避免漏電流，因此電源電壓2xVDD可能不會受具有較高擺幅的輸入信號Vin(例如3xVDD)影響。另外，通過將控制信號Vc2用於N型電晶體MN1，將VDD施加到N型電晶體MN2的閘極，將零電壓施加到N型電晶體MN3的閘極，N型電晶體MN1-MN3可以用作分壓器，使MN1-MN3的閘極-汲極電壓低於耐壓電壓。其中，在一種實施方式中，MN2電晶體的閘極可以被低於電源電壓(例如2xVDD)的第一偏置電壓(例如 VDD)偏置，所述MN3電晶體的閘極被低於第一偏置電壓的第二偏置電壓偏置；如第2圖所示，如果輸入信號的電壓電平大於輸出緩衝器的電源電壓(例如2xVDD)，則預驅動器產生電壓電平等於電源電壓(例如2xVDD)的控制信號Vc2，以控制MN1電晶體的閘極；如果輸入信號的電壓電平在電源電壓(例如2xVDD)和第一偏置電壓(例如VDD)之間，則預驅動器產生電壓電平與輸入信號的電壓電平成正比的控制信號Vc2，以控制所述MN1電晶體的閘極；如果輸入信號的電壓電平低於第一偏置電壓，則預驅動器產生電壓電平等於第一偏置電壓(例如VDD)的控制信號，以控制MN1電晶體的閘極。
在一個實施例中，當電路100操作在輸入模式中時，可以控制P型電晶體MP2以具有浮阱(floating well)，以更完全地關閉P型電晶體MP2。
關於輸入緩衝器140，參考第3圖中所示的波形。通過將控制信號Vc2施加到N型電晶體MN1並且輸入緩衝器140接收在N型電晶體MN1的源極處的信號IO_Nx，信號IO_Nx的擺幅被限制為(2xVDD-Vt)其中“Vt”是N型電晶體MN1的閾值電壓。因此，即使輸入信號Vin具有諸如3xVDD的大擺幅，輸入緩衝器140接收的信號IO_Nx也具有範圍從0V到(2xVDD-Vt)的擺幅，並且輸入緩衝器140的設計變得更易於節省製造和設計成本。
第4圖是根據本發明一個實施例示出的電路100的輸出模式。第5圖是根據本發明一個實施例示出的當電路100操作在輸出模式中時的控制信號Vc1和Vc2。在第4圖和第5圖所示的實施例中，預驅動器130產生電壓電平等於VDD的控制信號Vc1以始終導通P型電晶體MP2，通過施加電壓電平等於或大於VDD的控制信號Vc2始終導通N型電晶體MN1，並且通過將VDD施加到N型電晶體MN2 的閘極也能始終導通N型電晶體MN2。當電路100想要邏輯“0”(即低電壓電平)時，預驅動器130產生具有任何合適電平的控制信號VP以關閉P型電晶體MP1，並產生具有任何合適電平的控制信號VN以導通N型電晶體MN3。當電路100想要邏輯“1”(即本實施例中的高電壓電平，例如2xVDD)時，預驅動器130產生具有任何合適電平的控制信號VP以導通P型電晶體MP1，並且產生等於0V的控制信號VN以關閉N型電晶體MN3，以產生輸出信號Vout，例如時鐘輸出信號。
第6圖是根據本發明一個實施例示出的跟蹤電路120和預驅動器130的至少一部分的示意圖。如第6圖所示，預驅動器130至少包括模式選擇器和電壓調節器，其中模式選擇器包括多工器632，用於參考模式選擇信號Vs，如果電路100操作在輸出模式中時輸出VDD，並如果電路100操作在輸入模式中時輸出控制信號Vc2；電壓調節器包括N型電晶體MN4和P型電晶體MP3，N型電晶體MN4和P型電晶體MP3的閘極連接到2xVDD。N型電晶體MN4的一端耦接多工器632的輸出，N型電晶體MN4的另一端耦接MP2的閘極和P型電晶體MP3的一端，P型電晶體MP3的另一端耦接跟蹤電路120的一輸出以接收跟蹤信號PTRK。跟蹤電路120包括P型電晶體MP4-MP6和N型電晶體MN5和MN6。應注意，第6圖中所示的實施例僅用於說明目的，並不是對本發明的限制。只要根據跟蹤信號PTRK或焊盤IO_PAD處的電壓產生控制信號Vc1和Vc2，跟蹤電路120和預驅動器130可以具有其他電路設計，或者跟蹤電路120和預驅動器130可以集成在一起。
另外，為了得到更好的可靠性，可以修改輸出緩衝器110以包括多於兩個P型電晶體。參閱第7圖，第1圖中輸出緩衝器的修改後的輸出緩衝器110’可以進一步包括耦接在P型電晶體MP1和MP2之間的P型電晶體MP3，並且P型電晶體MP3的閘極可以被電壓Vpq1偏置。在一個實施例中，電壓Vpq1可以是第6圖中 所示的多工器632的輸出信號。
第8圖是根據本發明另一實施例示出的電路800。如第8圖所示，電路800包括輸出緩衝器810，跟蹤電路820，預驅動器830和輸入緩衝器840。輸出緩衝器810包括串聯連接的兩個高壓P型電晶體HVMP1和HVMP2以及一個高壓N型電晶體HVMN1，其中高壓P型電晶體HVMP1的源極耦接到電源電壓2xVDD，高壓P型電晶體HVMP2的源極耦接到高壓P型電晶體HVMP1的汲極，以及高壓P型電晶體HVMP2的汲極耦接到焊盤IO_PAD；高壓N型電晶體HVMN1的汲極耦接到焊盤IO_PAD，高壓N型電晶體HVMN1的源極耦接到地電壓。跟蹤電路820耦接在焊盤IO_PAD和預驅動器830之間。預驅動器830包括由兩個電源電壓VDD和2xVDD供電的模式選擇器和電壓調節器。輸入緩衝器840包括由電源電壓VDD供電的高壓N型電晶體HVMN2和緩衝器842。
在一個實施例中，高壓P型電晶體HVMP1，HVMP2和高壓N型電晶體HVMN1，HVMN2中的每一個可以通過諸如橫向擴散金屬氧化物半導體(laterally diffused metal oxide semiconductor，LDMOS)的高壓器件來實現。
電路800用作能夠以輸入模式或輸出模式操作的介面電路。當電路800操作在輸入模式中時，預驅動器830禁用輸出緩衝器810，並且輸入緩衝器840被啟用從焊盤IO_PAD接收輸入信號Vin。當電路800操作在輸出模式中時，預驅動器830控制輸出緩衝器810以產生到焊盤IO_PAD的輸出信號Vout，並且輸入緩衝器840被禁用。
如果電路800操作在輸入模式中並且焊盤IO_PAD接收擺幅大於2xVDD的輸入信號Vin(例如3xVDD)，則為了避免電流從焊盤IO_PAD流向電源 電壓2xVDD以對電源電壓2xVDD充電(例如為了避免電流從焊盤IO_PAD流向電源電壓以提高電源電壓)，跟蹤電路820被配置為根據焊盤IO_PAD處的電壓電平產生跟蹤信號PTRK，並且預驅動器830根據跟蹤信號PTRK產生控制信號Vc1以完全關閉高壓P型電晶體HVMP2。具體的，第9圖是根據本發明一個實施例示出的當電路800操作在輸入模式中時的控制信號Vc1。正如第8圖和第9圖所示，當電路800操作在輸入模式中時，如果輸入信號Vin大於2xVDD，預驅動器830產生2xVDD到高壓P型電晶體HVMP1的閘極，並且，被施加到高壓P型電晶體HVMP2的閘極的控制信號Vc1與輸入信號Vin的電壓電平成正比。例如一實施方式中，如果輸入信號Vin大於2xVDD，控制信號Vc1的電壓電平隨著輸入信號Vin的電壓電平的變化而變化，輸入信號Vin的電壓電平越大，則控制信號Vc1的電壓電平也越大，輸入信號Vin的電壓電平越小，則控制信號Vc1的電壓電平也越小。當輸入信號Vin大於2xVDD時，通過使用電壓電平與輸入信號Vin成正比的控制信號Vc1，可以完全關閉高壓P型電晶體HVMP2以避免漏電流，因此電源電壓2xVDD可能不受具有較高擺幅的輸入信號Vin(例如3xVDD)的影響。
第9圖是根據本發明一個實施例示出的當電路800操作在輸出模式中時的控制信號Vc1。在第8圖和第9圖所示的實施例中，預驅動器830產生電壓電平等於VDD的控制信號Vc1，以始終導通高壓P型電晶體HVMP2。當電路800想要邏輯“0”(即低電壓電平)時，預驅動器830產生具有任何合適電平的控制信號以關閉高壓P型電晶體HVMP1，並產生具有任何合適電平的控制信號，以導通高壓N型電晶體HVMN1；並且當電路800想要邏輯“1”(即，在該實施例中為高電壓電平，例如2xVDD)時，預驅動器830產生具有任何合適電平的控制信號以導通高壓P型電晶體HVMP1，並產生具有任何合適電平的控制信號，以關閉高壓N型電晶體HVMN1，以產生輸出信號Vout。
第10圖是根據本發明一個實施例示出的跟蹤電路820和預驅動器830的至少一部分的圖。如第8圖所示，預驅動器830包括高壓N型電晶體HVMN3和HVMN4以及兩個多工器832和834，其中多工器832被配置為參考模式選擇信號Vs1，如果電路800操作在輸出模式中則輸出0V，並且如果電路800操作在輸入模式時，則輸出2xVDD；多工器834被配置為參考模式選擇信號Vs2如果電路800操作在輸出模式中則輸出2xVDD，並且如果電路800操作在輸入模式中則輸出0V。跟蹤電路820由高壓P型電晶體HVMP3實現。在第10圖所示的實施例中，跟蹤信號PTRK用作控制信號Vc1。應注意，第10圖中所示的實施例僅用於說明目的，並不是對本發明的限制。只要根據跟蹤信號PTRK或焊盤IO_PAD處的電壓產生控制信號Vc1，跟蹤電路820和預驅動器830可以具有其他電路設計，或者跟蹤電路820和預驅動器830可以集成在一起。
在另一個實施例中，可以通過在焊盤IO_PAD和高壓N型電晶體HVMN1之間添加另一個N型電晶體來修改第8圖中所示的輸出緩衝器810。
總之，在本發明的電路中，通過使用焊盤跟蹤機制來控制電路輸入模式中的輸出緩衝器，可以完全關閉P型電晶體以防止電源電壓被具有大擺幅的輸入信號充電，並且輸出緩衝器內的N型晶體管用作分壓器以降低閘極-汲極電壓。因此，本發明的電路可以通過先進的半導體工藝製造，並具有高電壓的輸入容限，可以容忍高電壓輸入。
所屬領域具有通常知識者將容易地觀察到，可以在保留本發明的教導的同時對裝置和方法進行多種修改和更改。因此，上述公開內容應被解釋為僅受所附請求項的範圍和界限的限制。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

Claims (12)

  1. 一種介面電路，包括：輸出緩衝器，包括至少一個P型電晶體和串聯連接的多個N型電晶體，其中所述至少一個P型電晶體耦接在電源電壓和焊盤之間，並且所述串聯連接的多個N型電晶體耦接在地電壓和所述焊盤之間；控制電路，用於與所述焊盤耦接，用於根據所述焊盤處的電壓電平產生跟蹤信號；所述多個N型電晶體包括：第一N型電晶體，其中所述第一N型電晶體的汲極與所述焊盤耦接；以及第二N型電晶體，其中所述第二N型電晶體的汲極與所述第一N型電晶體的源極耦接；以及第三N型電晶體，其中所述第三N型電晶體的汲極與所述第二N型電晶體的源極耦接，所述第三N型電晶體的源極與所述地電壓耦接；其中，所述控制電路參考所述跟蹤信號產生第一控制信號，以控制所述第一N型電晶體的閘極。
  2. 根據申請專利範圍第1項所述之電路，其中，所述控制電路包括：跟蹤電路，與所述焊盤耦接，用於根據所述焊盤處的電壓電平產生所述跟蹤信號；以及預驅動器，與所述跟蹤電路耦接，用於根據所述跟蹤信號產生第二控制信號，以控制至少一個P型電晶體，根據所述跟蹤信號產生所述第一控制信號，以控制所述第一N型電晶體的閘極。
  3. 根據申請專利範圍第1項所述之電路，其中，所述至少一個P型電晶體包括：串聯連接的多個P型電晶體，並且所述控制電路參考所述跟蹤信號以產生第二控制信號，以控制所述多個P型電晶體中的一個的閘極。
  4. 根據申請專利範圍第3項所述之電路，其中，所述介面電路選擇性地操作在輸入模式或輸出模式，當所述介面電路操作在所述輸入模式時，所述介面電路從所述焊盤接收輸入信號，所述輸出緩衝器被禁用，所述控制電路參考所述跟蹤信號，以產生所述第二控制信號以控制所述多個P型電晶體中的一個。
  5. 根據申請專利範圍第4項所述之電路，其中，如果所述輸入信號的電壓電平大於所述輸出緩衝器的電源電壓，施加到所述多個P型電晶體中所述一個的所述第二控制信號與所述輸入信號成正比。
  6. 根據申請專利範圍第5項所述之電路，其中，所述多個P型電晶體包括：第一P型電晶體，其中所述第一P型電晶體的源極與電源電壓耦接；以及第二P型電晶體，其中所述第二P型電晶體的源極與所述第一P型電晶體的汲極耦接，所述第二P型電晶體的汲極與所述焊盤耦接；其中，如果所述輸入信號的電壓電平大於所述輸出緩衝器的電源電壓，則所述控制電路產生電壓電平與輸入信號的電壓電平成正比的所述第二控制信號到所述第二P型電晶體的閘極，以完全關閉所述第二P型電晶體。
  7. 根據申請專利範圍第5項所述之電路，其中，所述多個P型電晶體包括：第一P型電晶體，其中，所述第一P型電晶體的源極與所述電源電壓耦接；第二P型電晶體，其中，所述第二P型電晶體的源極與所述第一P型電晶體的汲極耦接；以及第三P型電晶體，其中，所述第三P型電晶體的源極與所述第二P型電晶體的汲極耦接，所述第三P型電晶體的汲極與所述焊盤耦接；其中，如果所述輸入信號的電壓電平大於所述輸出緩衝器的電源電壓，則所述控制電路產生電壓電平與所述輸入信號的電壓電平成正比的第二控制信號到所述第三P型電晶體的閘極，以完全關閉所述第三P型電晶體。
  8. 根據申請專利範圍第1項所述之電路，其中，所述電路選擇性地操作在輸入模式或輸出模式，當所述電路操作在所述輸入模式時，所述電路從所述焊盤接收輸入信號，所述輸出緩衝器被禁用，所述控制電路參考所述跟蹤信號，以產生所述第一控制信號以控制所述第一N型電晶體的閘極。
  9. 根據申請專利範圍第8項所述之電路，其中，所述第二N型電晶體的閘極被低於所述電源電壓的第一偏置電壓偏置，所述第三N型電晶體的閘極被低於所述第一偏置電壓的第二偏置電壓偏置；如果所述輸入信號的電壓電平大於所述輸出緩衝器的電源電壓，則所述控制電路產生電壓電平等於所述電源電壓的第一控制信號，以控制所述第一N型電晶體的閘極；如果所述輸入信號的電壓電平在所述電源電壓和所述第一偏置電壓之間，則所述控制電路產生電壓電平與所述輸入信號的電壓電平成正比的第一控制信號，以控制所述第一N型電晶體的閘極；如果所述輸入信號的電壓電平低於所述第一偏置電壓，則所述控制電路產生電壓電平等於所述第一偏置電壓的第一控制信號，以控制所述第一N型電晶體的閘極。
  10. 根據申請專利範圍第8項所述之電路，其中，進一步包括：輸入緩衝器，與所述第一N型電晶體的源極耦接；其中，當所述電路操作在所述輸入模式，所述輸入緩衝器經由所述焊盤和所述第一N型電晶體接收所述輸入信號。
  11. 根據申請專利範圍第1項所述之電路，其中，所述至少一個P型電晶體和所述多個N型電晶體是高壓器件。
  12. 根據申請專利範圍第5項所述之電路，其中，施加到所述多個P型電晶體中一個的所述第二控制信號大於所述輸入信號減去所述一個P型電晶體的閾值電壓的差。
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