JP3714260B2 - 半導体集積回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は出力回路における負荷短絡保護手段を有する半導体集積回路に関わり、特に、トランジスタ素子の使用可能電圧の２倍弱の供給電源電圧でも使用可能な半導体集積回路に関する。
【０００２】
【従来の技術】
低消費電流化が求められる電源用集積回路(IC)において、例えば、この集積回路の出力でサイリスタなどを駆動する場合、集積回路全体の消費電流に較べて非常に大きな出力電流を必要とする場合がある。
電源電圧の変動の影響を少なくし、かつ低消費電流化するために、集積回路内部に基準電圧回路またはこの基準電圧回路を基にしたバイス回路を設けている。しかし、必要とする集積回路の出力電流をこの基準電圧回路から供給することは、基準電圧の変動を生じ、従って、バイアス電流の変動につながるため、上述するような集積回路全体の消費電流に較べて非常に大きな出力電流を必要とする場合には、その出力回路の供給源を集積回路(IC)の電源にする必要がある。
【０００３】
図２に従来技術による半導体集積回路の出力回路例を図示する。図２において、電源の高電位(Vp)側に抵抗R1,R3 を介して第１, 第３PchMOSトランジスタのソースを接続し, 両ゲートを共通に接続して第１PchMOSトランジスタP1のドレインに接続し, このドレインに予め定められたで定電流 Id1(5μA)を流すことにより第３PchMOSトランジスタのドレインから予め定められた電流比 (28倍) の定電流 Id3(140μA)を出力し, 第１, 第３電流路を形成するカレントミラー回路と、電源0V(GND) に抵抗R4を介してソースを接続し, ゲートに予め定められたバイアス電圧biasを印加し，上記第１PchMOSトランジスタP1のドレインに定電流 Id1(5μA)を流す第３NchMOSトランジスタP3と、電源0V(GND) にソースを接続し, ドレインを上記第３電流路の第３NchMOSトランジスタP3のドレインに接続して出力OUT とし、ゲートにインバータ素子INV を介して入力信号INを印加する第５NchMOSトランジスタN5と、を備えて構成される。
【０００４】
かかる構成により、第５NchMOSトランジスタN5のゲートに入力を印加して、第５NchMOSトランジスタN5がONのときは、第３PchMOSトランジスタP3の定電流出力（例えば,140μA)および出力回路側からの電流（例えば, サイリスタのゲート浮遊容量の電荷）を引き込みOV（ローレベル）にすることができる。また、第５NchMOSトランジスタN5がOFF のときは、第３PchMOSトランジスタP3の定電流出力を負荷回路に流して、例えばサイリスタをトリガーする、ハイレベルにすることができる。
【０００５】
ここで今、例えば、集積回路(IC)の供給電源電圧Vpが11V とすると、集積回路内に使用するトランジスタのゲート・ソース間電圧, ゲート・ドレイン間電圧, ドレイン・ソース間電圧の耐圧が通常のPchMOSトランジスタやNchMOSトランジスタの6V耐圧のものではトランジスタの耐圧不足で回路を構成することができない。
【０００６】
従って、図２に図示するPchMOSトランジスタP1,P3 や, NchMOSトランジスタN4,N5 には、半導体集積回路の基板上に広いパターン面積を必要とする高耐圧のPchMOSトランジスタおよびNchMOSトランジスタを用いる必要がある。
【０００７】
【発明が解決しようとする課題】
上述した様に、集積回路(IC)の供給電源電圧Vpが、集積回路内で使用するトランジスタの通常の耐電圧より高いときは、トランジスタの耐圧不足で回路を構成することができない。従って、このトランジスタには、半導体集積回路の基板上に広いパターン面積を必要とする高耐圧のPchMOSトランジスタおよびNchMOSトランジスタを用いる必要がある。
【０００８】
本発明は上記の点にかんがみてなされたものであり、その目的は前記した課題を解決して、高耐圧のPchMOSトランジスタおよびNchMOSトランジスタを用いる必要がない、通常の耐電圧のトランジスタを用いて回路を構成し、かつ出力電流は負荷短絡に対する保護特性を有する半導体集積回路を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、本発明による半導体集積回路は、供給電源と、この電源の高電位側に直接または抵抗を介して第１〜第３PchMOSトランジスタのソースを接続し, 各ゲートを共通に接続して第１PchMOSトランジスタのドレインと接続し, このドレインに予め定められた定電流を流すことにより第２, 第３PchMOSトランジスタのドレインから予め定められた電流比の定電流を出力し, 第１〜第３電流路を形成するカレントミラー回路と、このカレントミラー回路のPchMOSトランジスタのドレインに第１〜第３NchMOSトランジスタの対応するドレインを接続し, 各ゲートを共通に接続して第２電流路の第２PchMOSトランジスタのドレインと接続し, 第２NchMOSトランジスタのソースに予め定められた電位を接続し, 第１, 第３電流路の第１, 第３NchMOSトランジスタのソース電位をほぼ第２NchMOSトランジスタのソース電位と等しくする等電位化手段と、供給電源0V(GND) に抵抗を介してソースを接続し, ゲートに予め定められたバイアス電圧を印加し，ドレインを前記等電位化手段の第１NchMOSトランジスタのソースに接続し，第１PchMOSトランジスタのドレインに定電流を流す定電流回路と、前記等電位化手段の第３NchMOSトランジスタのソースとグランドGND にそれぞれソースを接続し, ドレインを共通に接続して出力とし、ゲートを共通に接続して入力信号を印加して第４PchMOSトランジスタと第５NchMOSトランジスタとからなるインバータ回路と、を備えて構成するものとする。
【００１０】
かかる構成により、出力回路を形成する第３電流路において、カレントミラー回路を形成する第３PchMOSトランジスタの定電流動作が出力回路に負荷短絡保護特性を賦与し、また、等電位化手段の第１, 第３NchMOSトランジスタのソース電位を予め定められた第２NchMOSトランジスタのソース電位に維持することができるので、電源電圧Vpをこのソース電位で２分割することにより、PchMOSトランジスタP1,P2,P3とNchMOSトランジスタN1,N2,N3とのグループと、PchMOSトランジスタP4とNchMOSトランジスタN4,N5 とのグループに分割して、共にトランジスタに加わる印加電圧を通常のトランジスタの耐電圧以下に保持することができる。
【００１１】
また、インバータ回路の入力にインバータ素子を備えることができる。
かかる構成により、半導体集積回路のディジタル入力信号に対して、同極性のディジタル出力を出力することができる。
また、上記インバータ回路の代わりに、等電位化手段の第３NchMOSトランジスタのソースとグランドGND にそれぞれドレインを接続し, ソースを共通に接続して出力とし、ゲートを共通に接続して入力信号を印加して第４PchMOSトランジスタと第５NchMOSトランジスタとからなるバッファ回路と、を備えて構成することができる。
【００１２】
かかる構成により、半導体集積回路のディジタル入力信号に対して、同極性のディジタル出力を出力することができる。
【００１３】
【発明の実施の形態】
図１は本発明の一実施例による半導体集積回路の回路図であり、図２に対応 する同一部材には同じ符号が付してある。
図１において、本発明による一実施例の半導体集積回路は、供給電源Vpと、この電源の高電位側(Vp)に直接または抵抗R1,R2,R3を介して第１〜第３PchMOSトランジスタP1,P2,P3のソースを接続し, 各ゲートを共通に接続して第１PchMOSトランジスタP1のドレインに接続し, このドレインに後述する予め定められた定電流Id1 を流すことにより第２, 第３PchMOSトランジスタP2,P3 のドレインから予め定められた電流比の定電流Id2,Id3 を出力し, 第１〜第３電流路を形成するカレントミラー回路と、このカレントミラー回路のPchMOSトランジスタP1,P2,P3のドレインに第１〜第３NchMOSトランジスタN1,N2,N3の対応するドレインを接続し, 各ゲートを共通に接続して第２電流路の第２PchMOSトランジスタP2のドレインに接続し, 第２NchMOSトランジスタN2のソースに予め定められた電位 (図示例では5V) を接続し, 第１, 第３電流路の第１, 第３NchMOSトランジスタN1,N3 のソース電位をほぼ第２NchMOSトランジスタN2のソース電位(5V)と等しくする等電位化手段と、供給電源0V(GND) に抵抗R4を介してソースを接続し, ゲートに予め定められたバイアス電圧bias (例えば,1〜2V) を印加し，ドレインを上記等電位化手段の第１NchMOSトランジスタN1のソースに接続し，第１PchMOSトランジスタP1のドレインに定電流Id1 を流す第４NchMOSトランジスタN4からなる定電流回路と、等電位化手段の第３NchMOSトランジスタN3のソースとグランドGND にそれぞれソースを接続し, ドレインを共通に接続して出力とし、ゲートを共通に接続して入力信号INを印加して第４PchMOSトランジスタP4と第５NchMOSトランジスタN5とからなるインバータ回路と、を備えて構成することができる。
【００１４】
かかる構成により、出力回路OUT を形成する第３電流路において、カレントミラー回路を形成する第３PchMOSトランジスタN3の定電流(Id3=140μA)動作が出力回路OUT に負荷短絡保護特性を賦与し、また、等電位化手段の第１, 第３NchMOSトランジスタN1,N3 のソース電位 (≒5V) を予め定められた第２NchMOSトランジスタN2のソース電位(5V)に維持することができるので、電源電圧Vp(=11V)をこのソース電位(5V)で２分割することにより、PchMOSトランジスタP1,P2,P3とNchMOSトランジスタN1,N2,N3とのグループと、PchMOSトランジスタP4とNchMOSトランジスタN4,N5 とのグループに分割して、共にトランジスタに加わる印加電圧 (≒5V) を通常のトランジスタの耐電圧6V以下に保持することができる。
【００１５】
【実施例】
本発明による半導体集積回路を補足説明する。本発明の一実施例による半導体集積回路は、集積回路の電源Vpとして5.5Vのツェナーダイオード２個、即ち11V でクランプされた電圧を用いている。また、出力回路OUT が 140μA に対して、この出力電流を含まない集積回路の消費電流は約 300μA である。
【００１６】
従来技術では、集積回路の電源Vpが11V のとき、PchMOSトランジスタP1,P3 およびNchMOSトランジスタN4,N5 のゲート・ソース間電圧Vgs,ゲート・ドレイン間電圧Vgd,およびドレイン・ソース間電圧Vds のいずれかが6V以上なるために、これらのPchMOSトランジスタP1,P3 およびNchMOSトランジスタN4,N5 を高耐圧のトランジスタにする必要があった。
【００１７】
以下、図１で従来技術との相違点を中心に本発明を説明する。従来技術では、集積回路内のバイアス電圧biasと抵抗R4とNchMOSトランジスタN4との回路で第１定電流Id1 を形成し、この定電流Id1 をPchMOSトランジスタP1に流してPchMOSトランジスタP1,P3 でカレントミラー回路を構成し、第３電流路（定電流Id3)をなすPchMOSトランジスタP3と直列に接続される出力トランジスタNchMOSトランジスタN5とで出力回路OUT を構成している。
【００１８】
他方、図１に図示する半導体集積回路においては、従来技術の回路にさらに下記の回路を追加して構成する。即ち、
(1) カレントミラー回路に抵抗R2とPchMOSトランジスタP2とからなる第２電流路Id2 を追加し、
(2) このカレントミラー回路の各PchMOSトランジスタP1,P2,P3のドレインにNchMOSトランジスタN1,N2,N3のドレインを接続して、第２電流路(Id2) に対するカレントミラー回路を構成し、このNchMOSトランジスタN2のソースを、例えば、この集積回路内に構成する点線で図示する5Vの定電圧回路Reg に接続する（等電位化手段）。
【００１９】
このような構成をとることによって、NchMOSトランジスタN4で形成される第１定電流Id1(=5μA)は,MOSトランジスタP1,N1,N4を流れる。また抵抗R1=R2 に選定し,MOSトランジスタP1,P2 のゲート電極サイズを同一に構成することにより, 第２電流路の定電流Id2 も第１定電流(Id1=5μA)と等しくなる。NchMOSトランジスタN2のソースが5Vに固定されているので、このNchMOSトランジスタN2とゲートが共通に接続されるNchMOSトランジスタN1,N3 のソース電位も、トランジスタN1,N2,N3のゲート電極サイズを予め定められた比率に選定することにより、5Vに固定化することができる。また、この比率が多少ずれても、ほぼ5V近傍に固定化することができる。この実施例では第２電流路の定電流Id2 が 5μA であるので消費電流の増加をあまり増やすことなく、各 MOSトランジスタP1〜P4、N1〜N5の全ての耐電圧Vgs,Vgd,Vds を6V以下に抑えることができ、高耐圧の MOSトランジスタP1〜P4、N1〜N5を使用する必要をなくすことができる。
(3) また、第３電流路の出力回路に、PchMOSトランジスタP4を直列に接続することにより、ローレベル出力時の上記NchMOSトランジスタN3のソース(5V)が GNDレベルへの短絡（この様な状態はPchMOSトランジスタP3のVgd,Vds 過電圧となる) を防止するとともに、NchMOSトランジスタN5の導通電流が、負荷回路からの引き込み電流のみにすることができ、従来技術による第３電流路の定電流Id3(=140μA)の引き込み電流を不要化することができる。
【００２０】
また、本発明では、 MOSトランジスタP4,N5 から構成されるインバータ回路の入力にインバータ素子INV を備えて構成することができる。
かかる構成により、半導体集積回路のディジタル入力信号INのローレベル・ハイレベルに対して、同極性のディジタル出力を出力することができる。
また、本発明では、上記MOS トランジスタP4,N5 から構成されるインバータ回路の代わりに、等電位化手段の第３NchMOSトランジスタのソースとグランドGND にそれぞれドレインを接続し, ソースを共通に接続して出力とし、ゲートを共通に接続して入力信号INを印加して第４PchMOSトランジスタと第５NchMOSトランジスタとからなるバッファ回路を備えて構成することができる。
【００２１】
かかる構成により、同様に半導体集積回路のディジタル入力信号INのローレベル・ハイレベルに対して、同極性のディジタル出力を出力することができる。
また、電源(Vp)は、図示省略した外部装置から定電流の供給を受け、これを図示省略した電圧制限回路, 例えばツェナーダイオード, で予め定められた電圧11V に制限して電源(Vp)として用いることができる。
【００２２】
【発明の効果】
以上述べた様に本発明によれば、等電位化手段を用いることにより、電源電圧の略半分の電位にトランジスタに加わる耐電圧を抑えることにより、高耐圧のPchMOSトランジスタおよびNchMOSトランジスタを用いる必要がない、通常の耐電圧のトランジスタを用いて回路を構成することができる。
【図面の簡単な説明】
【図１】本発明の一実施例による半導体集積回路の回路図
【図２】従来技術による半導体集積回路の回路図
【符号の説明】
P1〜P4 PchMOSトランジスタ
N1〜N5 NchMOSトランジスタ
R1〜R4 抵抗
INV インバータ素子
Reg 定電圧回路
Vp 電源電圧
bias バイアス電圧
Id1,Id2,Id3 定電流

Claims (3)

1. 供給電源と、この電源の高電位側に直接または抵抗を介して第１〜第３PchMOSトランジスタのソースを接続し, 各ゲートを共通に接続して第１PchMOSトランジスタのドレインと接続し, このドレインに予め定められた定電流を流すことにより第２, 第３PchMOSトランジスタのドレインから予め定められた電流比の定電流を出力し, 第１〜第３電流路を形成するカレントミラー回路と、このカレントミラー回路のPchMOSトランジスタのドレインに第１〜第３NchMOSトランジスタの対応するドレインを接続し, 各ゲートを共通に接続して第２電流路の第２PchMOSトランジスタのドレインと接続し, 第２NchMOSトランジスタのソースに予め定められた電位を接続し, 第１, 第３電流路の第１, 第３NchMOSトランジスタのソース電位をほぼ前記第２NchMOSトランジスタのソース電位と等しくする等電位化手段と、供給電源0V(GND) に抵抗を介してソースを接続し, ゲートに予め定められたバイアス電圧を印加し，ドレインを前記等電位化手段の第１NchMOSトランジスタのソースに接続し，前記第１PchMOSトランジスタのドレインに定電流を流す定電流回路と、前記等電位化手段の第３NchMOSトランジスタのソースとグランドGND にそれぞれソースを接続し, ドレインを共通に接続して出力とし、ゲートを共通に接続して入力信号を印加して第４PchMOSトランジスタと第５NchMOSトランジスタとからなるインバータ回路と、を備える、
   ことを特徴とする半導体集積回路。
2. 請求項１に記載の半導体集積回路において、
   前記インバータ回路の入力にインバータ素子を備える、
   ことを特徴とする半導体集積回路。
3. 請求項１に記載の半導体集積回路において、
   前記インバータ回路の代わりに、等電位化手段の第３NchMOSトランジスタのソースとグランドGND にそれぞれドレインを接続し, ソースを共通に接続して出力とし、ゲートを共通に接続して入力信号を印加して第４PchMOSトランジスタと第５NchMOSトランジスタとからなるバッファ回路と、を備える、
   ことを特徴とする半導体集積回路。

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