JP2017118185A - 半導体集積回路 - Google Patents
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Abstract
【課題】供給電源にノイズ電圧が入った場合、ソース電位変動の影響がそのままMOSトランジスタのゲート・ソース間電圧Vgsの変動になり、Vgs電圧の変動がミラー電流の変動になってしまうのを抑制する半導体集積回路を提供する。【解決手段】互いのゲートを接続したPchMOSトンジスタP1、P2で構成した電流ミラー回路２０のソースに抵抗素子R2、R3を接続し、PchMOSトンジスタP2への電源Vddにのみ電源ノイズが入ってPchMOSトンジスタP2のソース電位が変動した場合でも、抵抗素子R2、R3で電源ノイズの影響を減衰させ、PchMOSトンジスタP2のゲート・ソース間電圧Vgsの変動を抑えるように構成した。【選択図】図１
Description
本発明は、２つのMOSトランジスタのゲートを同一電位にして構成したミラー回路を備える半導体集積回路に関し、供給電源にノイズ電圧が入った場合でも、当該ノイズ電圧によるミラー電流（ミラー回路の出力電流）の変動を抑制する半導体集積回路に関する。
下記の特許文献１には、電圧制御発振器に備えられたカレントミラー回路一次側の電流制限抵抗器に直列に温度特性補正用トランジスタを挿入し、また電圧制御発振器の入力部には、入力端子と基準電位間に直列に接続した複数の抵抗器を挿入し、抵抗器の接続点から分圧電圧を取り出すと共に、その分圧電圧をカレントミラー回路一次側に挿入した温度特性補正用トランジスタの数と同じ個数の温度特性補正用トランジスタで補正したインピーダンス補正回路を設けることで、カレントミラー回路一次側の電流が温度特性補正用トランジスタの個数によって異なるという条件下で、温度特性補正用トランジスタの個数や電流制限抵抗器の抵抗値等を決定し、周波数可変領域において従来と同程度の温度特性を維持すると共に最大周波数（発振周波数の上限値）において温度特性を小さくすることができる電圧制御発振器が開示されている。
特許文献１の図１に示される電圧制御発振器内に設けられたカレントミラー(以下、電流ミラーと称す)回路を調べてみると、該回路は、２つのPchMOSトランジスタ（ＰチャネルMetal-Oxide-Semiconductorトランジスタ）のゲート電圧を同一とすることで（より厳密には、ゲート・ソース間電圧を同一とすることで完全な電流ミラー回路が構成される。）bias電流（バイアス電流。本発明では、カレントミラー回路への入力電流を意味する。）を受け渡す構成となっていて、２つのPchMOSのソースが直接、電源に接続される構成になっている。
図３は、従来の半導体集積回路で使用する電流ミラー回路の構成例（その１）を示す図である。
図３において、従来の半導体集積回路で使用する電流ミラー回路の構成例（その１）は、特許文献１に開示のものと同様、PchMOSトランジスタのゲート電圧を同一にすることでbias電流を受け渡す電流ミラー回路(Pchミラー)の構成を示すものである。以下にその構成・動作について説明する。
図３において、従来の半導体集積回路で使用する電流ミラー回路の構成例（その１）は、特許文献１に開示のものと同様、PchMOSトランジスタのゲート電圧を同一にすることでbias電流を受け渡す電流ミラー回路(Pchミラー)の構成を示すものである。以下にその構成・動作について説明する。
まずbias電流生成回路６０の構成について説明する。Opamp(オペアンプ)６１の非反転入力端子にはV_IN電圧が入力され、Opamp(オペアンプ)６１の出力端子はNPNトランジスタ６２のベースに接続されている。NPNトランジスタ６２のエミッタは抵抗R1(６３)の一端とOpamp(オペアンプ)６１の反転入力端子に接続されている。抵抗R1(６３)の他端はGND(グランド)に接続されている。
bias電流生成回路６０では、Opamp(オペアンプ)６１の２つの入力端子の仮想短絡により、抵抗R1(６３)の一端にV_IN電圧が印加され、抵抗R1(６３)に流れる電流(V_IN/R1)に等しいNPNトランジスタ６２のコレクタ電流をbias電流として生成する。
PchMOSを使った電流ミラー回路(PchMOSミラー回路)７０において、MOSトランジスタP1(71)のゲート・サイズ（(W/L)×n）(但し、nは任意の自然数。以下、同じ)を飽和領域となるよう選んでおくと下式が成り立つ。すなわち、
P1_Id=(1/2)×μp×Cox×（(W/L)×n）×(P1_Vgs-Vth)2 (１)
ここで、
μp ：選択した半導体集積回路プロセスでのホールの移動度
Cox ：選択した半導体集積回路プロセスでのPchMOSのゲート酸化膜容量
Vth ：選択した半導体集積回路プロセスでのPchMOSのスレッシュ電圧
P1_Vgs ：MOSトランジスタP1(71)のゲート・ソース間電圧（P1_Vgs=P1_Vg-P1_Vs）
抵抗R1(６３)に流れる電流(V_IN/R1)=P1_Idから(P1_Vgs)が決まり、そして(P1_Vgs)=(P1_Vg-P1_Vs)=(P1_Vg-P1_Vdd）から、MOSトランジスタP1(71)のゲート電圧(P1_Vg)=(Vdd+(P1_Vgs)）が決まる。ここで、(P1_Vgs)は負の値になっている。
P1_Id=(1/2)×μp×Cox×（(W/L)×n）×(P1_Vgs-Vth)2 (１)
ここで、
μp ：選択した半導体集積回路プロセスでのホールの移動度
Cox ：選択した半導体集積回路プロセスでのPchMOSのゲート酸化膜容量
Vth ：選択した半導体集積回路プロセスでのPchMOSのスレッシュ電圧
P1_Vgs ：MOSトランジスタP1(71)のゲート・ソース間電圧（P1_Vgs=P1_Vg-P1_Vs）
抵抗R1(６３)に流れる電流(V_IN/R1)=P1_Idから(P1_Vgs)が決まり、そして(P1_Vgs)=(P1_Vg-P1_Vs)=(P1_Vg-P1_Vdd）から、MOSトランジスタP1(71)のゲート電圧(P1_Vg)=(Vdd+(P1_Vgs)）が決まる。ここで、(P1_Vgs)は負の値になっている。
また、PchMOSを使った電流ミラー回路(PchMOSミラー回路)７０でMOSトランジスタP2(７２)のゲート・サイズをW/Lとすると、下式が成り立つ。
P2_Id=(1/2)×μp×Cox×(W/L)×(P2_Vgs-Vth)2 (２)
ここで、電流ミラー回路７０のソースに印加される電源Vddに電圧ノイズが生じていない場合には、(P2_Vgs)=(P2_Vg-P2_Vs)=(P1_Vg-Vdd)=(P1_Vgs)であるから、
P2_Id=(1/2)×μp×Cox×(W/L)×(P1_Vgs-Vth)2 (３)
すなわち、MOSトランジスタP2(72)にはMOSトランジスタP1(71)の(1/n)(MOSゲート・サイズ比)の電流が流れる。
P2_Id=(1/2)×μp×Cox×(W/L)×(P2_Vgs-Vth)2 (２)
ここで、電流ミラー回路７０のソースに印加される電源Vddに電圧ノイズが生じていない場合には、(P2_Vgs)=(P2_Vg-P2_Vs)=(P1_Vg-Vdd)=(P1_Vgs)であるから、
P2_Id=(1/2)×μp×Cox×(W/L)×(P1_Vgs-Vth)2 (３)
すなわち、MOSトランジスタP2(72)にはMOSトランジスタP1(71)の(1/n)(MOSゲート・サイズ比)の電流が流れる。
具体的な数値を挙げて以下説明すれば、
Vdd = 5V
V_IN = 1.2V
Vbe = 0.7V
R1 = 25kΩ
μp×Cox = 30μA/V2
W/L = 12μm/6μm
n = 4
Vth = -0.7V
とすると、
P1_Id=(1.2V/25kΩ)= 48μA
=(1/2)×30μA/V2×((12μm/6μm)×4）×(P1_Vgs-(-0.7V))2
∴P1_Vgs= -1.332V (∵ P1_Vgs< Vth = -0.7V)
∴P1_Vg=((P1_Vgs)+Vdd)= -1.332V+5V=3.668V(∵P1_Vgs=P1_Vg-P1_Vs= P1_Vg-Vdd
また、P2_Vgs=P2_Vg-Vdd=P1_Vg-Vdd= Vdd=3.667V-5V= -1.332V(∵P2_Vg= P1_Vg,P2_Vs=Vdd)から、
∴P2_Id=(1/2)×30μA/V2×(12μm/6μm)×(-1.332V-(-0.7V))2=12μA
∴P2_Id=(1/4)×P1_Id
いま、図３に示した従来の電流ミラー回路の構成例（その１）において、電源Vddにノイズ電圧が入り、MOSトランジスタP2(７２)側のVddのみがVdd-0.1Vになったとすると、
(P2_Vgs)=(P2_Vg-P2_Vs)=(P1_Vg-Vdd)=(P1_Vgs)が成り立たず、
(P2_Vgs)=(P2_Vg-P2_Vs)=((P1_Vg)-(Vdd-0.1V))となる。
Vdd = 5V
V_IN = 1.2V
Vbe = 0.7V
R1 = 25kΩ
μp×Cox = 30μA/V2
W/L = 12μm/6μm
n = 4
Vth = -0.7V
とすると、
P1_Id=(1.2V/25kΩ)= 48μA
=(1/2)×30μA/V2×((12μm/6μm)×4）×(P1_Vgs-(-0.7V))2
∴P1_Vgs= -1.332V (∵ P1_Vgs< Vth = -0.7V)
∴P1_Vg=((P1_Vgs)+Vdd)= -1.332V+5V=3.668V(∵P1_Vgs=P1_Vg-P1_Vs= P1_Vg-Vdd
また、P2_Vgs=P2_Vg-Vdd=P1_Vg-Vdd= Vdd=3.667V-5V= -1.332V(∵P2_Vg= P1_Vg,P2_Vs=Vdd)から、
∴P2_Id=(1/2)×30μA/V2×(12μm/6μm)×(-1.332V-(-0.7V))2=12μA
∴P2_Id=(1/4)×P1_Id
いま、図３に示した従来の電流ミラー回路の構成例（その１）において、電源Vddにノイズ電圧が入り、MOSトランジスタP2(７２)側のVddのみがVdd-0.1Vになったとすると、
(P2_Vgs)=(P2_Vg-P2_Vs)=(P1_Vg-Vdd)=(P1_Vgs)が成り立たず、
(P2_Vgs)=(P2_Vg-P2_Vs)=((P1_Vg)-(Vdd-0.1V))となる。
これを具体的に計算すると、(P2_Vgs)=3.668V-(-5V-0.1V)= -1.232V
∴P2_Id=(1/2)×30μA/V2×(12μm/6μm)×(-1.232V+0.7V)2=8.5μA ≒ (1/6)×(P1_Id)
となってしまい、MOSトランジスタP2(７２)に流れる電流が設計値のMOSトランジスタP1(７１)の(1/4)×(P1_Id)から大きくずれてしまうことになる。
∴P2_Id=(1/2)×30μA/V2×(12μm/6μm)×(-1.232V+0.7V)2=8.5μA ≒ (1/6)×(P1_Id)
となってしまい、MOSトランジスタP2(７２)に流れる電流が設計値のMOSトランジスタP1(７１)の(1/4)×(P1_Id)から大きくずれてしまうことになる。
図４は、従来の半導体集積回路で使用する電流ミラー回路の構成例（その２）を示す図である。
図４に示される電流ミラー回路の構成例（その２）は、NchMOSトランジスタを用いる電流ミラー回路(Nchミラー)90であって、使用する半導体MOSトランジスタとしてNchMOSトランジスタを使用するものであるが、上記図３に示したPchミラー70と実質的同様に、ゲート電圧を使ったbias電流の受け渡し動作を行うものであるためその説明を割愛する。ただし、図３では電源Vddにノイズ電圧が入る場合を想定しているが、図４ではGND(グランド)にノイズが入る場合を想定する。
図４に示される電流ミラー回路の構成例（その２）は、NchMOSトランジスタを用いる電流ミラー回路(Nchミラー)90であって、使用する半導体MOSトランジスタとしてNchMOSトランジスタを使用するものであるが、上記図３に示したPchミラー70と実質的同様に、ゲート電圧を使ったbias電流の受け渡し動作を行うものであるためその説明を割愛する。ただし、図３では電源Vddにノイズ電圧が入る場合を想定しているが、図４ではGND(グランド)にノイズが入る場合を想定する。
上記特許文献１に示される電圧制御発振器内に設けられたカレントミラー回路は、PchMOSトランジスタまたはNchMOSトランジスタ（ＮチャネルMetal-Oxide-Semiconductorトランジスタ）ゲート電圧を同一にすることでbias電流を受け渡すカレントミラー回路であって、PchMOSトランジスタまたはNchMOSトランジスタのソースが直接、電源またはGNDに接続されているため、電源またはGNDにノイズ電圧が入った場合、ソース電位変動の影響がそのままMOSトランジスタのゲート・ソース間電圧Vgsの変動になり、Vgs電圧の変動がミラー電流の変動になってしまう、という課題があった。
そこで本発明の目的は、MOSトランジスタのゲート電圧を同一にすることでbias電流（本発明では、電流ミラー回路の入力電流を意味する）を出力側に受け渡す際に、供給電源にノイズ電圧が入った場合、ソース電位変動の影響がそのままMOSトランジスタのゲート・ソース間電圧Vgsの変動になり、Vgs電圧の変動がミラー電流の変動になってしまうのを抑制する半導体集積回路を提供することにある。
上記課題を解決するために本発明の半導体集積回路の第一の態様は、供給電源の高電位側にそれぞれ第１及び第２の抵抗を介して第１PchMOSトランジスタ及び第２PchMOSトランジスタのソースを接続し、前記第１PchMOSトランジスタ及び第２PchMOSトランジスタのゲートを共通に接続して前記第１PchMOSトランジスタのドレインと接続し、前記第１PchMOSトランジスタのドレインに入力電流を流すことにより前記第２PchMOSトランジスタのドレインから前記入力電流に対し予め定められた電流比を有する出力電流を出力する第１のカレントミラー回路を備えることを特徴とする。
また上記課題を解決するために本発明の半導体集積回路の第二の態様は、供給電源の低電位(GND)側にそれぞれ第３及び第４の抵抗を介して第１NchMOSトランジスタ及び第２NchMOSトランジスタのソースを接続し、前記第１NchMOSトランジスタ及び第２NchMOSトランジスタのゲートを共通に接続して前記第１NchMOSトランジスタのドレインと接続し、前記第１NchMOSトランジスタのドレインに入力電流を流すことで前記入力電流に対し予め定められた電流比を有する電流を出力部から前記第２NchMOSトランジスタのドレインに引き込み、第２電流路を形成する第２のカレントミラー回路を備えることを特徴とする。
また上記課題を解決するために本発明の半導体集積回路の第三の態様は、上記第一の態様の第１のカレントミラー回路の出力電流を上記第一の態様の第２のカレントミラー回路の入力電流とすることを特徴とする。
また上記課題を解決するために本発明の半導体集積回路の第四の態様は、上記第一の態様または上記第三の態様において、前記第２PchMOSトランジスタのゲート幅／ゲート長に対する前記第１PchMOSトランジスタのゲート幅／ゲート長の比率がｎのとき、前記第２の抵抗の抵抗値を前記第１の抵抗の抵抗値のｎ倍とすることを特徴とする。
本発明によれば、供給電源にノイズ電圧が入った場合、ソース電位変動の影響がそのままMOSトランジスタのゲート・ソース間電圧Vgsの変動になり、Vgs電圧の変動がミラー電流の変動になってしまうのを抑制することが可能になるので、ミラー電流の変動を抑えることができる。
以下、本発明の実施の形態について、詳細に説明する。
図１は、本発明の実施形態に係る半導体集積回路で使用する電流ミラー回路の構成例（その１）を示す図である。
図１は、本発明の実施形態に係る半導体集積回路で使用する電流ミラー回路の構成例（その１）を示す図である。
図１において、本発明の実施形態に係る半導体集積回路で使用する電流ミラー回路の構成例（その１）は、PchMOSトランジスタのゲート電圧を同一にすることでbias電流を受け渡す電流ミラー回路(Pchミラー)の構成を示すものである。以下にその構成・動作について説明する。
まずbias電流生成回路１０の構成について説明する。Opamp(オペアンプ)１１の非反転入力端子にはV_IN電圧が入力され、Opamp(オペアンプ)１１の出力端子はNPNトランジスタ１２のベースに接続されている。NPNトランジスタ１２のエミッタは抵抗R1(１３)の一端とOpamp(オペアンプ)１１の反転入力端子に接続されている。抵抗R1(１３)の他端はGND(グランド)に接続されている。
bias電流生成回路１０では、図３に示した従来のbias電流生成回路６０と同様に、Opamp(オペアンプ)１１の２つの入力端子の仮想短絡により、抵抗R1(１３)の一端にV_IN電圧が印加され、抵抗R1(１３)に流れる電流(V_IN/R1)に等しいNPNトランジスタ１２のコレクタ電流をbias電流として生成する。
PchMOSトランジスタを使った電流ミラー回路(PchMOSミラー回路)２０は、電源ラインVdd（供給電源の高電位側。その電圧値もVddで表す。）にそれぞれ抵抗R2(２３)および抵抗R３(２４)を介してソースが接続されたPchMOSトランジスタP1(２１)及びP2（２２）を有している。PchMOSトランジスタP1（２１）のゲートとドレインおよびPchMOSトランジスタP2（２２）のゲートは共通接続されている。PchMOSトランジスタP1（２１）のドレインは電流ミラー回路(PchMOSミラー回路)２０の入力端子となっていて、NPNトランジスタ１２のコレクタと接続されている。PchMOSトランジスタP2（２３）のドレインは電流ミラー回路(PchMOSミラー回路)２０の出力端子となっている。図１の電流源表示された出力部３０は、PchMOSトランジスタP2（２３）のドレインが電流ミラー回路２０の出力端子となっていて、ここから定電流が出力されることを示している。
PchMOSトランジスタを使った電流ミラー回路(PchMOSミラー回路)２０において、MOSトランジスタP1(21)のゲート・サイズ（(W/L)×n）(但し、nは任意の自然数。以下、同じ)を飽和領域となるよう選んでおくと下式が成り立つ。すなわち、
P1_Id=(1/2)×μp×Cox×（(W/L)×n）×(P1_Vgs-Vth)2 (１)
またPchMOSを使った電流ミラー回路(PchMOSミラー回路)２０で、MOSトランジスタP2(22)のゲート・サイズをW/Lとすると、下式が成り立つ。
P1_Id=(1/2)×μp×Cox×（(W/L)×n）×(P1_Vgs-Vth)2 (１)
またPchMOSを使った電流ミラー回路(PchMOSミラー回路)２０で、MOSトランジスタP2(22)のゲート・サイズをW/Lとすると、下式が成り立つ。
P2_Id=(1/2)×μp×Cox×(W/L)×(P2_Vgs-Vth)2 (２)
ここで、
P1_Vgs=P1_Vg-P1_Vs=P1_Vg-(Vdd-R2×P1_Id)=P1_Vg+R2×P1_Id-Vdd
P2_Vgs=P2_Vg-P2_Vs=P2_Vg-(Vdd-R3×P2_Id)=P1_Vg+R3×P2_Id-Vdd
から、
P1_Id=(1/2)×μp×Cox×(W/L×n)×(P1_Vg+R2×P1_Id-Vdd-Vth)2 (３)
P2_Id=(1/2)×μp×Cox×(W/L)×(P1_Vg+R3×P2_Id-Vdd-Vth)2 (４)
なお、上記において(P1_Vgs)、(P2_Vgs)は負の値になっている。
ここで、
P1_Vgs=P1_Vg-P1_Vs=P1_Vg-(Vdd-R2×P1_Id)=P1_Vg+R2×P1_Id-Vdd
P2_Vgs=P2_Vg-P2_Vs=P2_Vg-(Vdd-R3×P2_Id)=P1_Vg+R3×P2_Id-Vdd
から、
P1_Id=(1/2)×μp×Cox×(W/L×n)×(P1_Vg+R2×P1_Id-Vdd-Vth)2 (３)
P2_Id=(1/2)×μp×Cox×(W/L)×(P1_Vg+R3×P2_Id-Vdd-Vth)2 (４)
なお、上記において(P1_Vgs)、(P2_Vgs)は負の値になっている。
式(３)及び式(４)より、P2_Id=(1/n)×P1_Idとするためには、R3=n×R2に設定すればよいことがわかる。すなわち、
R3=n×R2(抵抗値R2をn個直列接続)に設定すれば、P2_Id=(1/n)×P1_Idとなる。
R3=n×R2(抵抗値R2をn個直列接続)に設定すれば、P2_Id=(1/n)×P1_Idとなる。
つまりP2にはP1の(1/n)(MOSゲート・サイズ比)の電流が流れるように設定すれば、上述の図３で説明した従来回路の電流ミラーと同じ設定が可能となる。
なお上記において、従来回路と同様に、
μp ：選択した半導体集積回路プロセスでのホールの移動度
Cox ：選択した半導体集積回路プロセスでのPchMOSのゲート酸化膜容量
Vth ：選択した半導体集積回路プロセスでのPchMOSのスレッシュ電圧（負値、例えば−０．７Ｖ）
P1_Vgs ：MOSトランジスタP1(21)のゲート・ソース間電圧（P1_Vgs=P1_Vg-P1_Vs）
である。
なお上記において、従来回路と同様に、
μp ：選択した半導体集積回路プロセスでのホールの移動度
Cox ：選択した半導体集積回路プロセスでのPchMOSのゲート酸化膜容量
Vth ：選択した半導体集積回路プロセスでのPchMOSのスレッシュ電圧（負値、例えば−０．７Ｖ）
P1_Vgs ：MOSトランジスタP1(21)のゲート・ソース間電圧（P1_Vgs=P1_Vg-P1_Vs）
である。
ここで、電流ミラーに抵抗を付加するとミラー電流の変動が小さくなるメカニズムについて図１を用いて定性的な説明を予めしておくことにする。すなわち図１において、
（１）PchMOSミラー回路２０の抵抗R3(２４)のVdd側の端子だけにノイズ△Vが乗った場合を考える。その一方で抵抗R2(２３)のVdd側の端子電圧は変動していないものとする。
（１）PchMOSミラー回路２０の抵抗R3(２４)のVdd側の端子だけにノイズ△Vが乗った場合を考える。その一方で抵抗R2(２３)のVdd側の端子電圧は変動していないものとする。
（２）抵抗R2(２３)側の回路は何も変動していないので、MOSトランジスタP2(２２)のゲート電圧P2_Vgも一定値を保つ。
（３）ここで、もし抵抗R3(２４)が無いとすると、MOSトランジスタP2(２２)のソース電圧P2_Vsも△Vだけ変動し、MOSトランジスタP2(２２)のゲート・ソース間電圧P2_Vgsも△Vだけ変動するので、MOSトランジスタP2(２２)に流れる電流は大きく変動する（MOSトランジスタP2(２２)に流れる電流は（Vgs−Vth）２＝（P2_Vg−Vdd−△V−Vth）２に比例する。ここで、VthはMOSトランジスタP2(２２)の閾値電圧（負値）である）ことになる。
（４）しかし実際には抵抗R3(２４)が有るため、MOSトランジスタP2(２２)のソース電圧P2_Vsも同じ△Vだけ変動することはない。もしMOSトランジスタP2(２２)のソース電圧P2_Vsも同じ△Vだけ変動するのならば、抵抗R3(２４)の両端電圧が変化しないので、抵抗R3(２４)には変動前と同じ電流が流れ続けるのに対し、MOSトランジスタP2(２２)の電流はゲート・ソース間電圧P2_Vgsの変化に応じて（Vgs−Vth）２＝（P2_Vg−Vdd−△V−Vth）２に比例して変動するので、抵抗R3(２４)に流れる電流とMOSトランジスタP2(２２)に流れる電流が異なってしまうからである。
（５）実際、MOSトランジスタP2(２２)のソース電圧P2_Vsは、（△V−△Ｖａ）だけ変動し（△Vと△Ｖａは同じ符号で、|△V|＞|△Ｖａ|）、抵抗R3(２４)の両端電圧が△Ｖａだけ変化したことによる抵抗R3(２４)に流れる電流の変化分△ＩＲ３とMOSトランジスタP2(２２)のゲート・ソース間電圧P2_Vgsが（△V−△Ｖａ）だけ変動したことによるMOSトランジスタP2(２２)の電流の変化分△ＩＰ２が等しくなるように、△Ｖａが定まることになる。
（６）ここで、抵抗R3(２４)に流れる電流変化分△ＩＲ３について考えると、抵抗R3(２４)の両端電圧を予めある程度大きなものにしておけば、両端電圧が△Ｖａ（絶対値が△Vより小さい）だけ変化しても、抵抗R3(２４)に流れる電流変化分△ＩＲ３は元の電流値に比べて小さいものになる。
上記の説明を数値で裏付けるために値を設定して計算を行うと、以下のようになる。
R2=25kΩ
R3=4×25kΩ
また図３におけるのと同様に、
Vdd = 5V
V_IN = 1.2V
Vbe = 0.7V
R1 = 25kΩ
μp×Cox = 30μA/V2
W/L = 12μm/6μm
n = 4
Vth = -0.7V
とすると、
P1_Id=(1.2V/25kΩ)= 48μA
=(1/2)×30μA/V2×((12μm/6μm)×4）×(P1_Vgs-(-0.7V))2
∴P1_Vgs= -1.332V (∵ P1_Vgs< Vth = -0.7V)
∴P1_Vg=P1_Vgs+Vdd-(R2×P1_Id)= -1.332V+(5V-25kΩ×48μA)=2.468V
(∵P1_Vgs=P1_Vg-P1_Vs= P1_Vg-(Vdd- R2×P1_Id))
また、P2_Vgs=P2_Vg-P2_VS=P1_Vg-(Vdd-R3×P2_Id)=2.468V-(5V-4×25kΩ×P2_Id) (∵P2_Vg= P1_Vg,P2_Vs=Vdd-(R3×P2_Id))から、
∴P2_Id=(1/2)×30μA/V2×(12μm/6μm)×(4×25kΩ×P2_Id-2.532V+0.7V)2
∴P2_Id=12μA
∴P2_Id=(1/4)×P1_Id
いま、図１に示した本発明の実施形態に係る電流ミラー回路の構成例（その１）で電源Vddにノイズ電圧が入り、MOSトランジスタP2(２２)側のVddのみがVdd-0.1Vになったとすると、P2_Vgs=P2_Vg-P2_Vs=P1_Vg-(Vdd-0.1V-R3×P2_Id)となる。
R2=25kΩ
R3=4×25kΩ
また図３におけるのと同様に、
Vdd = 5V
V_IN = 1.2V
Vbe = 0.7V
R1 = 25kΩ
μp×Cox = 30μA/V2
W/L = 12μm/6μm
n = 4
Vth = -0.7V
とすると、
P1_Id=(1.2V/25kΩ)= 48μA
=(1/2)×30μA/V2×((12μm/6μm)×4）×(P1_Vgs-(-0.7V))2
∴P1_Vgs= -1.332V (∵ P1_Vgs< Vth = -0.7V)
∴P1_Vg=P1_Vgs+Vdd-(R2×P1_Id)= -1.332V+(5V-25kΩ×48μA)=2.468V
(∵P1_Vgs=P1_Vg-P1_Vs= P1_Vg-(Vdd- R2×P1_Id))
また、P2_Vgs=P2_Vg-P2_VS=P1_Vg-(Vdd-R3×P2_Id)=2.468V-(5V-4×25kΩ×P2_Id) (∵P2_Vg= P1_Vg,P2_Vs=Vdd-(R3×P2_Id))から、
∴P2_Id=(1/2)×30μA/V2×(12μm/6μm)×(4×25kΩ×P2_Id-2.532V+0.7V)2
∴P2_Id=12μA
∴P2_Id=(1/4)×P1_Id
いま、図１に示した本発明の実施形態に係る電流ミラー回路の構成例（その１）で電源Vddにノイズ電圧が入り、MOSトランジスタP2(２２)側のVddのみがVdd-0.1Vになったとすると、P2_Vgs=P2_Vg-P2_Vs=P1_Vg-(Vdd-0.1V-R3×P2_Id)となる。
具体的に計算すると、P2_Vgs=2.468V-(5V-0.1V-4×25kΩ×P2_Id)となり、ここで上記式（４）を参照することで、
∴P2_Id=(1/2)×30μA/V2×(12μm/6μm)×(4×25kΩ×P2_Id-2.432V+0.7V)2
∴P2_Id≒11.2μA ≒ (1/4.28)×(P1_Id)
になり、MOSトランジスタP2(２２)に流れる電流が、図３に示した従来の電流ミラー回路の構成例（その１）で電源Vddにノイズ電圧が入り、MOSトランジスタP2(７２)のVddにのみVdd-0.1Vになった場合のP2_Id≒ (1/6)×(P1_Id)から大きく改善され、設計値である、P2_Id=(1/4)×(P1_Id)に近づいて出力部３０に出力されることがわかる。
∴P2_Id=(1/2)×30μA/V2×(12μm/6μm)×(4×25kΩ×P2_Id-2.432V+0.7V)2
∴P2_Id≒11.2μA ≒ (1/4.28)×(P1_Id)
になり、MOSトランジスタP2(２２)に流れる電流が、図３に示した従来の電流ミラー回路の構成例（その１）で電源Vddにノイズ電圧が入り、MOSトランジスタP2(７２)のVddにのみVdd-0.1Vになった場合のP2_Id≒ (1/6)×(P1_Id)から大きく改善され、設計値である、P2_Id=(1/4)×(P1_Id)に近づいて出力部３０に出力されることがわかる。
図２は、本発明の実施形態に係る半導体集積回路で使用する電流ミラー回路の構成例（その２）を示す図である。
図２に示される電流ミラー回路の構成例（その２）は、NchMOSトランジスタのゲート電圧を同一にすることでbias電流を受け渡す電流ミラー回路(Nchミラー)５０の構成を示すもので、GND(グランド：供給電源の低電位側)にそれぞれ抵抗R4(５４)および抵抗R5(５５)を介してソースが接続されたNchMOSトランジスタN1（５１）及びN2（５２）を有している。NchMOSトランジスタN1（５１）のゲートとドレインおよびNchMOSトランジスタN2（５２）のゲートは共通接続されている。NchMOSトランジスタN2（５２）のドレインは電流ミラー回路(NchMOSミラー回路)５０の出力端子となっている。図２の電流源表示された出力部５３は、NchMOSトランジスタN2（52）のドレインが電流ミラー回路５０の出力端子となっていて、ここから定電流（シンク電流）が出力されることを示している。GND(グランド)にノイズが入って一方のGND(グランド)側の電源電位が変動した場合でも、図１の電流ミラー回路(Pchミラー)２０において電源Vddにノイズ電圧が入ってもPchMOSトランジスタP2のゲート・ソース間電圧Vgsの変動を抑えた場合と同様に、NchMOSトランジスタのゲート・ソース間電圧Vgsの変動を抑えることができるので、その説明を割愛する。
図２に示される電流ミラー回路の構成例（その２）は、NchMOSトランジスタのゲート電圧を同一にすることでbias電流を受け渡す電流ミラー回路(Nchミラー)５０の構成を示すもので、GND(グランド：供給電源の低電位側)にそれぞれ抵抗R4(５４)および抵抗R5(５５)を介してソースが接続されたNchMOSトランジスタN1（５１）及びN2（５２）を有している。NchMOSトランジスタN1（５１）のゲートとドレインおよびNchMOSトランジスタN2（５２）のゲートは共通接続されている。NchMOSトランジスタN2（５２）のドレインは電流ミラー回路(NchMOSミラー回路)５０の出力端子となっている。図２の電流源表示された出力部５３は、NchMOSトランジスタN2（52）のドレインが電流ミラー回路５０の出力端子となっていて、ここから定電流（シンク電流）が出力されることを示している。GND(グランド)にノイズが入って一方のGND(グランド)側の電源電位が変動した場合でも、図１の電流ミラー回路(Pchミラー)２０において電源Vddにノイズ電圧が入ってもPchMOSトランジスタP2のゲート・ソース間電圧Vgsの変動を抑えた場合と同様に、NchMOSトランジスタのゲート・ソース間電圧Vgsの変動を抑えることができるので、その説明を割愛する。
図５は、上述した電流ミラー回路の構成例（その１）における本発明と従来例のミラー電流変動の比較例を示すグラフである。
具体的には、本発明の実施形態に係る半導体集積回路で使用する電流ミラー回路の構成例（その１）と従来の半導体集積回路で使用する電流ミラー回路の構成例（その１）とにおけるノイズ電圧が入った場合のミラー電流の変動の様子を示す比較例である。
具体的には、本発明の実施形態に係る半導体集積回路で使用する電流ミラー回路の構成例（その１）と従来の半導体集積回路で使用する電流ミラー回路の構成例（その１）とにおけるノイズ電圧が入った場合のミラー電流の変動の様子を示す比較例である。
詳しく説明すると、図５において、設定された座標軸に右肩上がりで示される直線y=P2_Id(μA)上の５点(丸印参照)のうち中心点(設計値)は、従来回路及び本発明回路の電源Vddに変動がない時のものである。
いま電源Vddに±0.1V(ここでVdd’=Vdd±0.1Vと置く)の変動が入ったものとした場合、最上位（Vdd+0.1Vの変動）と最下位（Vdd-0.1Vの変動）に示される交点(直線y=P2_Id(μA)と従来回路における算式によるグラフとの交点)は、従来回路におけるMOSトランジスタP2に印加される電源Vdd’におけるP2_Id電流の変動を示したものであり、その一方、本発明回路におけるP2_Id電流の変動は図５の楕円(破線)で囲まれた部分の中心点を除く上位（Vdd+0.1Vの変動）と下位（Vdd-0.1Vの変動）の２つの交点(直線y=P2_Id(μA)と本発明回路における算式によるグラフとの交点)に示され、本発明回路におけるP2_Id電流の変動の方が小さいことがわかるであろう。
これを式により順に説明すると、以下のようになる。すなわち、
図３に示した従来回路の場合、既述したように、
P1_Id=(1/2)×μp×Cox×（(W/L)×n）×(P1_Vgs-Vth)2 (１)
ここで、P1_Vgs=P1_Vg-Vddであることから、(１)式は、下記のようになる。
図３に示した従来回路の場合、既述したように、
P1_Id=(1/2)×μp×Cox×（(W/L)×n）×(P1_Vgs-Vth)2 (１)
ここで、P1_Vgs=P1_Vg-Vddであることから、(１)式は、下記のようになる。
P1_Id=(1/2)×μp×Cox×（(W/L)×n）×(P1_Vg-Vdd-Vth)2 (１’)
さらに、P1_Vg-Vdd<Vthから、
P1_Vg=Vdd+Vth-√{(P1_Id)/((1/2)×μp×Cox×(W/L)×n))} (１”)
また、
P2_Id=(1/2)×μp×Cox×(W/L)×(P2_Vgs-Vth)2 (２)
ここで、P2_Vgs=P2_Vg-Vdd’、P2_Vg=P1_Vgであることから、(２)式は、下記のようになる。
さらに、P1_Vg-Vdd<Vthから、
P1_Vg=Vdd+Vth-√{(P1_Id)/((1/2)×μp×Cox×(W/L)×n))} (１”)
また、
P2_Id=(1/2)×μp×Cox×(W/L)×(P2_Vgs-Vth)2 (２)
ここで、P2_Vgs=P2_Vg-Vdd’、P2_Vg=P1_Vgであることから、(２)式は、下記のようになる。
P2_Id=(1/2)×μp×Cox×(W/L)×(P2_Vg-Vdd’-Vth)2
P2_Id=(1/2)×μp×Cox×(W/L)×(P1_Vg-Vdd’-Vth)2
P2_Id =(1/2)×μp×Cox×(W/L)×{(Vdd-Vdd’)-√((P1_Id)/((1/2)×μp×Cox×((W/L)×n)）}2 (２’)
となる。
P2_Id=(1/2)×μp×Cox×(W/L)×(P1_Vg-Vdd’-Vth)2
P2_Id =(1/2)×μp×Cox×(W/L)×{(Vdd-Vdd’)-√((P1_Id)/((1/2)×μp×Cox×((W/L)×n)）}2 (２’)
となる。
また図１に示した本発明回路の場合、既述したように、
P1_Id=(1/2)×μp×Cox×（(W/L)×n）×(P1_Vgs-Vth)2 (１)
ここでP1_Vgs=P1_Vg-Vdd+R2×P1_Idであることから、(１)式は、下記のようになる。
P1_Id=(1/2)×μp×Cox×（(W/L)×n）×(P1_Vgs-Vth)2 (１)
ここでP1_Vgs=P1_Vg-Vdd+R2×P1_Idであることから、(１)式は、下記のようになる。
P1_Id=(1/2)×μp×Cox×(W/L×n)×(P1_Vg+R2×P1_Id-Vdd-Vth)2 (３)
また、P1_Vg-Vdd+R2×P1_Id<Vthから、
P1_Vg=Vdd-R2×P1_Id+Vth-{√(P1_Id)/((1/2)×μp×Cox×（(W/L)×n）)} (３”)
さらに、
P2_Id=(1/2)×μp×Cox×(W/L)×(P2_Vgs-Vth)2 (２)
ここで、P2_Vgs=P2_Vg-Vdd’+R3×P2_Idであることから、(２)式は、下記のようになる。
また、P1_Vg-Vdd+R2×P1_Id<Vthから、
P1_Vg=Vdd-R2×P1_Id+Vth-{√(P1_Id)/((1/2)×μp×Cox×（(W/L)×n）)} (３”)
さらに、
P2_Id=(1/2)×μp×Cox×(W/L)×(P2_Vgs-Vth)2 (２)
ここで、P2_Vgs=P2_Vg-Vdd’+R3×P2_Idであることから、(２)式は、下記のようになる。
P2_Id=(1/2)×μp×Cox×(W/L)×(P2_Vg-Vdd’-Vth+R3×P2_Id)2 (２”)
ここで、P2_Vg=P1_Vg、R3×P2_Id=R2×n×P2_Idであることから、(２”)式は、下記のようになる。
ここで、P2_Vg=P1_Vg、R3×P2_Id=R2×n×P2_Idであることから、(２”)式は、下記のようになる。
P2_Id=(1/2)×μp×Cox×(W/L)×(P1_Vg-Vdd’-Vth+R2×n×P2_Id)2 (５)
ここに上記した式（３”）を代入することで、
P2_Id=(1/2)×μp×Cox×(W/L)×((Vdd-Vdd’)-{√(P1_Id)/((1/2)×μp×Cox×((W/L)×n))}+R2×(n×P2_Id-P1_Id))2 (５’)
上記の各式に、既述したのと同じ数値を代入すると、
従来回路の式(１’)では、
P1_Id=48μA=(1/2)×30μA/V2×（(12μm/6μm)×4）×(P1_Vg-Vdd+0.7V)2
∴P1_Vg=Vdd-0.7V-√(48μA)/{(1/2)×30μA/V2×（(2)×4）}
=Vdd-0.7V-√(48/120)
また式（２）を変形した式から、
P2_Id=(1/2)×μp×Cox×(W/L)×(P1_Vg-Vdd’-Vth)2
∴P2_Id=(1/2)×30μA/V2×(12μm/6μm)×(P1_Vg-Vdd’-0.7V)2
=30μA/V2×{Vdd-Vdd’-√(48/120)}2
一方、本発明回路では、
上記式(３)に示した式より、
P1_Id=(1/2)×μp×Cox×(W/L×n)×(P1_Vg+R2×P1_Id-Vdd-Vth)2
具体的に上述の数値を代入すると、
P1_Id=48μA=(1/2)×30μA/V2×（(12μm/6μm)×4）×(P1_Vg-Vdd+25kΩ×48μA+0.7V)2
∴P1_Vg=Vdd-25kΩ×48μA+0.7V-{√(48μA)/((1/2)×30μA/V2×（(2)×4）)}
=Vdd-25kΩ×48μA+0.7V-√(48/120)
また、上記式（５）より
∴P2_Id=(1/2)×μp×Cox×(W/L)×{P1_Vg-(Vdd’-R2×n×P2_Id+Vth)}2
=(1/2)×30μA/V2×(12μm/6μm)×{(P1_Vg-(Vdd’-25kΩ×4×P2_Id)-0.7V}2
=30μA/V2×{(Vdd-Vdd’-√(48/120))-25kΩ×48μA+25kΩ×4×P2_Id}2
以上より求めた値に基づき式（４）をグラフ表示すると、図５に示されるようになる。
ここに上記した式（３”）を代入することで、
P2_Id=(1/2)×μp×Cox×(W/L)×((Vdd-Vdd’)-{√(P1_Id)/((1/2)×μp×Cox×((W/L)×n))}+R2×(n×P2_Id-P1_Id))2 (５’)
上記の各式に、既述したのと同じ数値を代入すると、
従来回路の式(１’)では、
P1_Id=48μA=(1/2)×30μA/V2×（(12μm/6μm)×4）×(P1_Vg-Vdd+0.7V)2
∴P1_Vg=Vdd-0.7V-√(48μA)/{(1/2)×30μA/V2×（(2)×4）}
=Vdd-0.7V-√(48/120)
また式（２）を変形した式から、
P2_Id=(1/2)×μp×Cox×(W/L)×(P1_Vg-Vdd’-Vth)2
∴P2_Id=(1/2)×30μA/V2×(12μm/6μm)×(P1_Vg-Vdd’-0.7V)2
=30μA/V2×{Vdd-Vdd’-√(48/120)}2
一方、本発明回路では、
上記式(３)に示した式より、
P1_Id=(1/2)×μp×Cox×(W/L×n)×(P1_Vg+R2×P1_Id-Vdd-Vth)2
具体的に上述の数値を代入すると、
P1_Id=48μA=(1/2)×30μA/V2×（(12μm/6μm)×4）×(P1_Vg-Vdd+25kΩ×48μA+0.7V)2
∴P1_Vg=Vdd-25kΩ×48μA+0.7V-{√(48μA)/((1/2)×30μA/V2×（(2)×4）)}
=Vdd-25kΩ×48μA+0.7V-√(48/120)
また、上記式（５）より
∴P2_Id=(1/2)×μp×Cox×(W/L)×{P1_Vg-(Vdd’-R2×n×P2_Id+Vth)}2
=(1/2)×30μA/V2×(12μm/6μm)×{(P1_Vg-(Vdd’-25kΩ×4×P2_Id)-0.7V}2
=30μA/V2×{(Vdd-Vdd’-√(48/120))-25kΩ×48μA+25kΩ×4×P2_Id}2
以上より求めた値に基づき式（４）をグラフ表示すると、図５に示されるようになる。
図５から読取れることは、本発明回路の場合には、図１のPchMOSミラー回路２０中に抵抗R2(23),R3(24)を挿入して上述した式（４）に示すように飽和電流式の２次の項に電流P2_Idを持ち込み、電流P2_Idの２次関数にすることで、電流P2_Idは図５のグラフの通りに２次関数の低減部分で値を採るため、従来回路に比べ、電源Vddが変動した時の電流P2_Idの変動量を小さくすることができる。
なお、bias電流生成回路１０を構成するNPNトランジスタ１２はNchMOSトランジスタに置き換えてもよい。NchMOSトランジスタのソース、ゲート、ドレインに対する接続を、それぞれNPNトランジスタ１２のエミッタ、ベース、コレクタと同じ接続関係になるようにすれば、NPNトランジスタ１２を使ったものと同じ機能を有するbias電流生成回路を構成することができる。
１０ bias電流生成回路
１１ Opamp(オペアンプ)
１２ NPNトランジスタ
１３ 抵抗（R1）
２０ PchMOSミラー回路
２１ PchMOSトランジスタ(P1)
２２ PchMOSトランジスタ(P2)
２３ 抵抗（R2）
２４ 抵抗（R3）
３０，５３ 出力部(電流源表示)
５０ NchMOSミラー回路
５１ NchMOSトランジスタ(N1)
５２ NchMOSトランジスタ(N2)
５４ 抵抗（R4）
５５ 抵抗（R5）
１１ Opamp(オペアンプ)
１２ NPNトランジスタ
１３ 抵抗（R1）
２０ PchMOSミラー回路
２１ PchMOSトランジスタ(P1)
２２ PchMOSトランジスタ(P2)
２３ 抵抗（R2）
２４ 抵抗（R3）
３０，５３ 出力部(電流源表示)
５０ NchMOSミラー回路
５１ NchMOSトランジスタ(N1)
５２ NchMOSトランジスタ(N2)
５４ 抵抗（R4）
５５ 抵抗（R5）
Claims (8)
- 供給電源の高電位側にそれぞれ第１及び第２の抵抗を介して第１PchMOSトランジスタ及び第２PchMOSトランジスタのソースを接続し、前記第１PchMOSトランジスタ及び第２PchMOSトランジスタのゲートを共通に接続して前記第１PchMOSトランジスタのドレインと接続し、前記第１PchMOSトランジスタのドレインに入力電流を流すことにより前記第２PchMOSトランジスタのドレインから前記入力電流に対し予め定められた電流比を有する出力電流を出力する第１のカレントミラー回路を備えることを特徴とする半導体集積回路。
- 供給電源の低電位(GND)側にそれぞれ第３及び第４の抵抗を介して第１NchMOSトランジスタ及び第２NchMOSトランジスタのソースを接続し、前記第１NchMOSトランジスタ及び第２NchMOSトランジスタのゲートを共通に接続して前記第１NchMOSトランジスタのドレインと接続し、前記第１NchMOSトランジスタのドレインに入力電流を流すことで前記入力電流に対し予め定められた電流比を有する電流を出力部から前記第２NchMOSトランジスタのドレインに引き込み、第２電流路を形成する第２のカレントミラー回路を備えることを特徴とする半導体集積回路。
- 請求項１に記載の第１のカレントミラー回路の出力電流を請求項２記載の第２のカレントミラー回路の入力電流とすることを特徴とする半導体集積回路。
- 前記第２PchMOSトランジスタのゲート幅／ゲート長に対する前記第１PchMOSトランジスタのゲート幅／ゲート長の比率がｎのとき、前記第２の抵抗の抵抗値を前記第１の抵抗の抵抗値のｎ倍とすることを特徴とする請求項１または３に記載の半導体集積回路。
- 前記第２NchMOSトランジスタのゲート幅／ゲート長に対する前記第１NchMOSトランジスタのゲート幅／ゲート長の比率がｍのとき、前記第４の抵抗の抵抗値を前記第３の抵抗の抵抗値のｍ倍とすることを特徴とする請求項２または３に記載の半導体集積回路。
- 前記入力電流とする入力電圧に応じたバイアス電流を生成するバイアス電流生成回路を備えることを特徴とする請求項１ないし５のいずれか１項に記載の半導体集積回路。
- 前記バイアス電流生成回路は、
NPNトランジスタと、供給電源の低電位(GND)側と前記NPNトランジスタのエミッタを接続する第５の抵抗と、出力端子及び反転入力端子がそれぞれ前記NPNトランジスタのベース及びエミッタに接続されるとともに非反転入力端子に入力電圧が入力されるオペアンプを有し、前記NPNトランジスタのコレクタ電流を前記バイアス電流とすることを特徴とする請求項６に記載の半導体集積回路。 - 前記NPNトランジスタをNchMOSトランジスタに置き換えたことを特徴とする請求項７に記載の半導体集積回路。
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