JP2006140888A - 定電流生成回路 - Google Patents

Abstract

【課題】接続された負荷の状態に関係なく安定な一定電流を生成して出力可能な定電流生成回路を提供する。
【解決手段】各トランジスタＰ３，Ｎ１は直列接続されて共通のドレイン電流Ｉ３が流れ、ドレイン電流Ｉ３はトランジスタＰ１のドレイン電流Ｉ１に対応した電流値になる。トランジスタＮ２のドレイン電流Ｉ４はトランジスタＮ１のドレイン電流Ｉ３に対応した電流値になる。よって、ドレイン電流Ｉ３によりトランジスタＮ２のゲート・ソース間電圧ＶgsN2が決定され、ゲート・ソース間電圧ＶgsN2に対応したドレイン電流Ｉ４がトランジスタＰ４に流れる。これにより、トランジスタＰ４，Ｐ５のゲート・ソース間電圧ＶgsP4，ＶgsP5が固定され、端子ＶＳＩの電圧の変動に関係なく、トランジスタＰ２のドレイン電圧を一定に保っているために、トランジスタＰ２のドレイン電流Ｉ２を一定に保つことが可能になる。
【選択図】 図１

Description

本発明は定電流生成回路に係り、詳しくは、定電流源およびカレントミラー回路を用いた定電流生成回路に関するものである。

半導体圧力センサは、半導体結晶に張力や圧縮力が加わるとピエゾ抵抗効果により半導体結晶の電気抵抗が変化することを利用して圧力を検出する。
この半導体圧力センサとして、単結晶半導体基板に薄肉状のダイヤフラム部を形成し、そのダイヤフラム部の中央部および周辺部にゲージ抵抗を２つずつ形成し、そのダイヤフラム部およびゲージ抵抗によりホイートストンブリッジ回路を構成したタイプが多く使用されている。

このタイプの半導体圧力センサでは、定電流生成回路の生成した一定電流をブリッジ回路に流し、ダイヤフラム部に印加される圧力に応じて変化するブリッジ回路の電圧を当該圧力値として検出する。
そのため、定電流生成回路の生成した一定電流が変動すると検出した圧力値も変動することから、圧力の検出精度を高めるには定電流生成回路が生成する一定電流を安定化する必要がある。

ところで、従来より、定電流生成回路として、定電流源とカレントミラー回路を組み合わせたものが広く使用されている（例えば、特許文献１参照）。

図４は、従来技術の定電流生成回路１００を示す回路図である。
定電流生成回路１００は、定電流源１０１、カレントミラー回路１０２、端子ＶＳＩから構成されている。
定電流源１０１は、オペアンプＯＰ１、ＮチャネルＭＯＳトランジスタＮａ、抵抗Ｒ１，Ｒ２、端子ＶＣ１，ＶＣ２，ＢＩＡＳ，ＶＫ，ＧＮＤから構成されている。

各端子ＶＣ１，ＶＣ２，ＢＩＡＳ，ＶＫにはそれぞれ定電圧源（図示略）からプラスの一定電圧が印加されている。端子ＧＮＤは接地されている。尚、説明を分かりやすくするため、各端子ＶＣ１，ＶＣ２，ＢＩＡＳ，ＶＫに印加される電圧には当該各端子と同じ符号を付すものとする。
オペアンプＯＰ１は、各端子ＶＣ２，ＢＩＡＳから供給されるプラスの一定電圧ＶＣ２，ＢＩＡＳにより単電源動作させられている。

オペアンプＯＰ１の非反転入力端子には、端子ＶＫからプラスの一定電圧ＶＫが印加されている。オペアンプＯＰ１の出力端子には、端子ＶＣ１から抵抗Ｒ２を介してプラスの一定電圧ＶＣ１が印加されると共に、トランジスタＮａのゲートが接続されている。
トランジスタＮａのソースは、抵抗Ｒ１を介して接地されると共に、オペアンプＯＰ１の反転入力端子に接続されている。

そのため、オペアンプＯＰ１にはトランジスタＮａのゲート・ソース間を介して負帰還がかけられ、オペアンプＯＰ１の入力端子間電圧（差動入力電圧）はイマジナルショートによりゼロとみなせるため、トランジスタＮａのソース電圧はオペアンプＯＰ１の非反転入力端子に印加された電圧ＶＫと等しくなる。
そして、オペアンプＯＰ１の非反転入力端子に印加された電圧Ｖｋに対応し、抵抗Ｒ１に流れる電流Ｉ１が変化する。よって、電圧Ｖｋを適宜設定することにより、トランジスタＮａのドレイン電流Ｉ１が変化する。

つまり、定電流源１０１は、端子ＶＫに印加された電圧ＶＫに対応した電流値の一定電流としてトランジスタＮａのドレイン電流Ｉ１を生成する。
尚、抵抗Ｒ２は、オペアンプＯＰ１の出力形式をＮチャネルＭＯＳトランジスタのオープンドレイン形式とした場合に必要となるトランジスタＮａの動作点を設定するためのバイアス用抵抗である。

カレントミラー回路１０２は、ＰチャネルＭＯＳトランジスタＰ１，Ｐ２から構成されたワイドラー型のカレントミラー回路である。
各トランジスタＰ１，Ｐ２のソースには端子ＶＣ１から一定電圧ＶＣ１が印加され、入力側トランジスＰ１のゲートは出力側トランジスタＰ２のゲートに結合（接続）されている。
入力側トランジスタＰ１はゲートとドレインを結合したダイオード接続にされており、そのゲートおよびドレインは定電流源１０１のトランジスタＮａのドレインに接続されている。
そのため、直列接続された各トランジスタＰ１，Ｎａには共通のドレイン電流Ｉ１が流れる。

カレントミラー回路１０２において、出力側トランジスタＰ２のドレイン電流Ｉ２を入力側トランジスタＰ１のドレイン電流Ｉ１で除算した値（Ｉ２／Ｉ１）はミラー係数と呼ばれ、そのミラー係数は各トランジスタＰ２，Ｐ１のトランジスタサイズに対応する。
尚、各トランジスタＰ１，Ｐ２が同一トランジスタサイズの場合にはミラー係数が１になり、各ドレイン電流Ｉ１，Ｉ２は等しくなる（Ｉ１＝Ｉ２）。

このように、従来の定電流生成回路１００では、定電流源１０１を用いて端子ＶＫに印加された電圧ＶＫに対応した電流値のドレイン電流Ｉ１を生成し、カレントミラー回路１０２を用いてドレイン電流Ｉ１に対応した電流値のドレイン電流Ｉ２を生成し、そのドレイン電流Ｉ２を一定電流として端子ＶＳＩから出力する。

しかし、ＭＯＳトランジスタＰ１，Ｐ２を用いたワイドラー型のカレントミラー回路１０２では、端子ＶＳＩに接続された負荷の状態により出力側トランジスタＰ２のドレイン電圧（端子ＶＳＩの電圧）が変動するとドレイン電流Ｉ２も変動し、ドレイン電流Ｉ２が前記ミラー係数に基づいた電流値にならないという問題がある（例えば、非特許文献１参照）。
特開平５−３７２６０号公報（第２〜６頁 図１〜図６） 「半導体回路設計技術、第９章ＭＯＳの基本回路、９．２カレントミラー、９．３カスコード形カレントミラー回路」日経マグロウヒル社、１９８７年４月発行、ｐ．３０１〜３０８

カレントミラー回路１０２において、端子ＶＳＩに接続された負荷の状態により出力側トランジスタＰ２のドレイン電圧（端子ＶＳＩの電圧）が変動するとドレイン電流Ｉ２も変動し、定電流生成回路１００は一定電流を生成できない。
そのため、前記した半導体圧力センサのブリッジ回路を負荷として端子ＶＳＩに接続し、そのブリッジ回路に定電流生成回路１００の生成したドレイン電流Ｉ２を前記一定電流として流した場合には、ブリッジ回路の電圧変動によってドレイン電流Ｉ２が変動し、半導体圧力センサの検出精度が低下してしまう。

従って、端子ＶＳＩに接続された負荷の状態に関係なく、ドレイン電流Ｉ２を安定化可能なカレントミラー回路が要求されている。
本発明は上記要求を満足するためになされたものであって、その目的は、接続された負荷の状態に関係なく安定な一定電流を生成して出力可能な定電流生成回路を提供することにある。

請求項１に記載の発明は、定電流源の生成した第１電流に対応した第２電流および第３電流を生成する二連出力形の第１カレントミラー回路と、前記第３電流に対応した第４電流を生成する第２カレントミラー回路と、前記第１カレントミラー回路における第２電流の出力側電圧を前記第４電流に対応して固定化する電圧固定回路とを備え、前記第２電流を一定電流として出力する定電流生成回路を技術的特徴とする。

請求項２に記載の発明は、請求項１に記載の定電流生成回路において、前記第１カレントミラー回路は、前記第１電流がドレイン電流として流れる入力側の第１ＰチャネルＭＯＳトランジスタと、前記第２電流がドレイン電流として流れる出力側の第２ＰチャネルＭＯＳトランジスタと、前記第３電流がドレイン電流として流れる出力側の第３ＰチャネルＭＯＳトランジスタとから構成され、前記第２カレントミラー回路は、前記第３電流がドレイン電流として流れる入力側の第１ＮチャネルＭＯＳトランジスタと、前記第４電流がドレイン電流として流れる出力側の第２ＮチャネルＭＯＳトランジスタとから構成され、前記電圧固定回路は、第４ＰチャネルＭＯＳトランジスタと、前記第２ＰチャネルＭＯＳトランジスタに対してカスコード接続された第５ＰチャネルＭＯＳトランジスタとから構成され、前記第４ＰチャネルＭＯＳトランジスタは、前記第２ＮチャネルＭＯＳトランジスタと直列に接続されて前記第４電流が共通のドレイン電流として流れると共に、前記第４ＰチャネルＭＯＳトランジスタのゲートは、前記第２ＰチャネルＭＯＳトランジスタのドレインに接続され、前記第２ＰチャネルＭＯＳトランジスタのドレイン電圧が固定化され、前記第５ＰチャネルＭＯＳトランジスタのドレインから前記第２電流が出力されることを技術的特徴とする。

請求項３に記載の発明は、請求項１に記載の定電流生成回路において、前記第１カレントミラー回路は、前記第１電流がコレクタ電流として流れる入力側の第１ＰＮＰトランジスタと、前記第２電流がコレクタ電流として流れる出力側の第２ＰＮＰトランジスタと、前記第３電流がコレクタ電流として流れる出力側の第３ＰＮＰトランジスタとから構成され、前記第２カレントミラー回路は、前記第３電流がコレクタ電流として流れる入力側の第１ＮＰＮトランジスタと、前記第４電流がコレクタ電流として流れる出力側の第２ＮＰＮトランジスタとから構成され、前記電圧固定回路は、第４ＰＮＰトランジスタと、前記第２ＰＮＰトランジスタに対してカスコード接続された第５ＰＮＰトランジスタとから構成され、前記第４ＰＮＰトランジスタは、前記第２ＮＰＮトランジスタと直列に接続されて前記第４電流が共通のコレクタ電流として流れると共に、前記第４ＰＮＰトランジスタのベースは、前記第２ＰＮＰトランジスタのコレクタに接続され、前記第２ＰＮＰトランジスタのコレクタ電圧が固定化され、前記第５ＰＮＰトランジスタのコレクタから前記第２電流が出力されることを技術的特徴とする。

（請求項１）
請求項１の発明では、第１カレントミラー回路により定電流源の生成した第１電流に対応した電流値の第２電流が生成され、その第２電流が一定電流として定電流生成回路から出力される。ここで、第１カレントミラー回路は二連出力形であり、第２電流に加えて、第１電流に対応した電流値の第３電流を生成する。また、第２カレントミラー回路は第３電流に対応した電流値の第４電流を生成する。そして、電圧固定回路は、第１カレントミラー回路における第２電流の出力側電圧を、第２カレントミラー回路の生成した第４電流に対応して固定化する。

そのため、第１カレントミラー回路における第２電流の出力側に接続された負荷の状態に関係なく、第２電流の出力側電圧が固定されるため第２電流は変動せず、第２電流が第１カレントミラー回路のミラー係数に基づいた電流値になる。
従って、請求項１の発明によれば、第１カレントミラー回路における第２電流の出力側に接続された負荷の状態に関係なく、第２電流の出力側電圧を固定し、安定な一定電流である第２電流を生成して出力可能な定電流生成回路を提供できる。

（請求項２：第１実施形態に該当）
請求項２の発明は、請求項１の発明の各カレントミラー回路を、ＭＯＳトランジスタを用いたワイドラー型のカレントミラー回路に適用したものである。

そして、定電流源の生成した第１電流が第１ＰチャネルＭＯＳトランジスタのドレイン電流として流れる。
また、第１カレントミラー回路において、第２ＰチャネルＭＯＳトランジスタのドレイン電流（第２電流）を第１ＰチャネルＭＯＳトランジスタのドレイン電流（第１電流）で除算した値（第２電流／第１電流）がミラー係数であり、そのミラー係数は当該各トランジスタのトランジスタサイズに対応する。

同様に、第１カレントミラー回路において、第３ＰチャネルＭＯＳトランジスタのドレイン電流（第３電流）を第１ＰチャネルＭＯＳトランジスタのドレイン電流（第１電流）で除算した値（第３電流／第１電流）がミラー係数となり、そのミラー係数は当該各トランジスタのトランジスタサイズに対応する。
また、第２カレントミラー回路において、第２ＮチャネルＭＯＳトランジスタのドレイン電流（第４電流）を第１ＮチャネルＭＯＳトランジスタのドレイン電流（第３電流）で除算した値（第４電流／第３電流）がミラー係数となり、そのミラー係数は当該各トランジスタのトランジスタサイズに対応する。

このように、請求項２の発明では、定電流源を用いて第１ＰチャネルＭＯＳトランジスタのドレイン電流（第１電流）を生成し、第１カレントミラー回路を用いてドレイン電流（第１電流）に対応した電流値のドレイン電流（第２電流）を生成し、そのドレイン電流（第２電流）を一定電流として出力する。
すなわち、第２ＰチャネルＭＯＳトランジスタのドレイン電圧が前記第２電流の出力側電圧となる。

ここで、第１カレントミラー回路の第３ＰチャネルＭＯＳトランジスタと第２カレントミラー回路の第１ＮチャネルＭＯＳトランジスタとは直列接続されているため、当該各トランジスタには共通のドレイン電流（第３電流）が流れる。そのドレイン電流（第３電流）は、第１ＰチャネルＭＯＳトランジスタのドレイン電流（第１電流）に対応した電流値になる。
そして、第２カレントミラー回路の第２ＮチャネルＭＯＳトランジスタのドレイン電流（第４電流）は、第１ＮチャネルＭＯＳトランジスタのドレイン電流（第３電流）に対応した電流値になる。

よって、第３電流により第２ＮチャネルＭＯＳトランジスタのゲート・ソース間電圧が決定され、第２ＮチャネルＭＯＳトランジスタと第４ＰチャネルＭＯＳトランジスタは直列接続されているため、そのゲート・ソース間電圧に対応したドレイン電流（第４電流）が第４ＰチャネルＭＯＳトランジスタに流れる。
これにより、第４，第５ＰチャネルＭＯＳトランジスタのゲート・ソース間電圧が固定される。このとき、第２ＰチャンネルＭＯＳトランジスタのドレイン電圧（＝第４ＰチャンネルＭＯＳトランジスタのゲート電圧）は第１ＰチャンネルＭＯＳトランジスタのドレイン電圧（＝ゲート電圧）に対応した電圧に固定されるため、第２ＰチャンネルＭＯＳトランジスタのドレイン電流は正確に前記ミラー係数に基づいた電流値となる。
また、第５ＰチャネルＭＯＳトランジスタのドレイン電圧の変動に関係なく、第２ＰチャネルＭＯＳトランジスタのドレイン電圧を一定に保っているために、第２ＰチャネルＭＯＳトランジスタのドレイン電流（第２電流）を一定に保つことが可能になる。

その結果、第５ＰチャネルＭＯＳトランジスタのドレインに接続された負荷の状態に関係なく、第２ＰチャネルＭＯＳトランジスタのドレイン電圧が固定されるためドレイン電流（第２電流）は変動せず、ドレイン電流（第２電流）が前記ミラー係数に基づいた電流値になることから、定電流生成回路は一定電流のドレイン電流（第２電流）を生成できる。
従って、請求項２の発明によれば、第５ＰチャネルＭＯＳトランジスタのドレインに接続された負荷の状態に関係なく、第２ＰチャネルＭＯＳトランジスタのドレイン電圧（第２電流の出力側電圧）を固定し、正確にミラー係数に基づく一定電流であるドレイン電流（第２電流）を生成して出力可能な定電流生成回路を提供できる。

（請求項３：第２実施形態に該当）
請求項３の発明は、請求項１の発明の各カレントミラー回路を、バイポーラトランジスタを用いたワイドラー型のカレントミラー回路に適用したものである。

そして、定電流源の生成した第１電流が第１ＰＮＰトランジスタのコレクタ電流として流れる。
また、第１カレントミラー回路において、第２ＰＮＰトランジスタのコレクタ電流（第２電流）を第１ＰＮＰトランジスタのコレクタ電流（第１電流）で除算した値（第２電流／第１電流）がミラー係数であり、そのミラー係数は当該各トランジスタのトランジスタサイズに対応する。

同様に、第１カレントミラー回路において、第３ＰＮＰトランジスタのコレクタ電流（第３電流）を第１ＰＮＰトランジスタのコレクタ電流（第１電流）で除算した値（第３電流／第１電流）がミラー係数となり、そのミラー係数は当該各トランジスタのトランジスタサイズに対応する。
また、第２カレントミラー回路において、第２ＮＰＮトランジスタのコレクタ電流（第４電流）を第１ＮＰＮトランジスタのコレクタ電流（第３電流）で除算した値（第４電流／第３電流）がミラー係数となり、そのミラー係数は当該各トランジスタのトランジスタサイズに対応する。

このように、請求項３の発明では、定電流源を用いて第１ＰＮＰトランジスタのコレクタ電流（第１電流）を生成し、第１カレントミラー回路を用いてコレクタ電流（第１電流）に対応した電流値のコレクタ電流（第２電流）を生成し、そのコレクタ電流（第２電流）を一定電流として出力する。
すなわち、第２ＰＮＰトランジスタのコレクタ電圧が前記第２電流の出力側電圧となる。

ここで、第１カレントミラー回路の第３ＰＮＰトランジスタと第２カレントミラー回路の第１ＮＰＮトランジスタとは直列接続されているため、当該各トランジスタには共通のコレクタ電流（第３電流）が流れる。そのコレクタ電流（第３電流）は、第１ＰＮＰトランジスタのコレクタ電流（第１電流）に対応した電流値になる。
そして、第２カレントミラー回路の第２ＮＰＮトランジスタのコレクタ電流（第４電流）は、第１ＮＰＮトランジスタのコレクタ電流（第３電流）に対応した電流値になる。

よって、第３電流により第２ＮＰＮトランジスタのベース・エミッタ間電圧が決定され、第２ＮＰＮトランジスタと第４ＰＮＰトランジスタは直列接続されているため、そのベース・エミッタ間電圧に対応したコレクタ電流（第４電流）が第４ＰＮＰトランジスタに流れる。
これにより、第４，第５ＰＮＰトランジスタのベース・エミッタ間電圧が固定される。このとき、第２ＰＮＰトランジスタのコレクタ電圧（＝第４ＰＮＰトランジスタのベース電圧）は第１ＰＮＰトランジスタのコレクタ電圧（＝ベース電圧）に対応した電圧に固定されるため、第２ＰＮＰトランジスタのコレクタ電流は正確に前記ミラー係数に基づいた電流値となる。
また、第５ＰＮＰトランジスタのコレクタ電圧の変動に関係なく、第２ＰＮＰトランジスタのコレクタ電圧を一定に保っているために、第２ＰＮＰトランジスタのコレクタ電流（第２電流）を一定に保つことが可能になる。

その結果、第５ＰＮＰトランジスタのコレクタに接続された負荷の状態に関係なく、第２ＰＮＰトランジスタのコレクタ電圧が固定されるためコレクタ電流（第２電流）は変動せず、コレクタ電流（第２電流）が前記ミラー係数に基づいた電流値になることから、定電流生成回路は一定電流のコレクタ電流（第２電流）を生成できる。
従って、請求項３の発明によれば、第５ＰＮＰトランジスタのコレクタに接続された負荷の状態に関係なく、第２ＰＮＰトランジスタのコレクタ電圧（第２電流の出力側電圧）を固定し、正確にミラー係数に基づく一定電流であるコレクタ電流（第２電流）を生成して出力可能な定電流生成回路を提供できる。

（用語の説明）
尚、上述した［課題を解決するための手段］に記載した構成要素と、後述する［発明を実施するための最良の形態］に記載した構成部材との対応関係は以下のようになっている。

「第１カレントミラー回路」は、カレントミラー回路１１に該当する。
「第２カレントミラー回路」は、カレントミラー回路１２に該当する。
「電圧固定回路」は、トランジスタＰ４，Ｐ５に該当する。
「第１〜第４電流」は、ドレイン電流（コレクタ電流）Ｉ１〜Ｉ４にそれぞれ該当する。

「第１〜第５ＰチャネルＭＯＳトランジスタ」は、ＰチャネルＭＯＳトランジスタＰ１〜Ｐ５にそれぞれ該当する。
「第１，第２ＮチャネルＭＯＳトランジスタ」は、ＮチャネルＭＯＳトランジスタＮ１，Ｎ２にそれぞれ該当する。
「第１〜第５ＰＮＰトランジスタ」は、ＰＮＰトランジスタＰ１〜Ｐ５にそれぞれ該当する。
「第１，第２ＮＰＮトランジスタ」は、ＮＰＮトランジスタＮ１，Ｎ２にそれぞれ該当する。

以下、本発明を具体化した各実施形態について図面を参照しながら説明する。尚、各実施形態において、図４に示した従来技術と同一の構成部材については符号を等しくして説明を省略する。また、各実施形態において、同一構成部材については符号を等しくすると共に、同一内容の箇所については重複説明を省略してある。

（第１実施形態）
図１は、第１実施形態の定電流生成回路１０を示す回路図である。
定電流生成回路１０は、定電流源１０１、端子ＶＳＩ、カレントミラー回路１１，１２、ＰチャネルＭＯＳトランジスタＰ４，Ｐ５から構成されている。
従来技術と同じ定電流源１０１は、オペアンプＯＰ１、ＮチャネルＭＯＳトランジスタＮａ、抵抗Ｒ１，Ｒ２、端子ＶＣ１，ＶＣ２，ＢＩＡＳ，ＶＫ，ＧＮＤから構成されており、端子ＶＫに印加された電圧ＶＫに対応した電流値の一定電流としてトランジスタＮａのドレイン電流Ｉ１を生成する。
図２は、定電流源１０１を符号で表示した定電流生成回路１０の等価回路図である。

カレントミラー回路１１は、３個のＰチャネルＭＯＳトランジスタＰ１，Ｐ２，Ｐ３から構成されたワイドラー型の二連出力形カレントミラー回路である。
各トランジスタＰ１，Ｐ２，Ｐ３のソースには端子ＶＣ１から一定電圧ＶＣ１が印加され、入力側トランジスＰ１のゲートは出力側の各トランジスタＰ２，Ｐ３のゲートに結合（接続）されている。

入力側トランジスタＰ１はゲートとドレインを結合したダイオード接続にされており、そのゲートおよびドレインは定電流源１０１のトランジスタＮａのドレインに接続されている。
出力側トランジスタＰ２のドレインはトランジスタＰ５のソースに接続され、トランジスタＰ５のドレインは端子ＶＳＩに接続されている。つまり、各トランジスタＰ２，Ｐ５はカスコード接続されている。

カレントミラー回路１２は、各ＮチャネルＭＯＳトランジスタＮ１，Ｎ２から構成されたワイドラー型のカレントミラー回路である。
各トランジスタＮ１，Ｎ２のソースは接地され、入力側トランジスＮ１のゲートは出力側トランジスタＮ２のゲートに結合（接続）されている。
入力側トランジスタＮ１はゲートとドレインを結合したダイオード接続にされており、入力側トランジスタＮ１のゲートおよびドレインは、カレントミラー回路１１の出力側トランジスタＰ３のドレインに接続されている。

出力側トランジスタＮ２のドレインは、トランジスタＰ５のゲートに接続されると共に、トランジスタＰ４のドレインに接続されている。
トランジスタＰ４のゲートはトランジスタＰ２のドレインに接続され、トランジスタＰ４のソースには端子ＶＣ１から一定電圧ＶＣ１が印加されている。

［第１実施形態の作用・効果］
定電流源１０１のトランジスタＮａとカレントミラー回路１１の入力側トランジスタＰ１とは直列接続されているため、各トランジスタＮａ，Ｐ１には共通のドレイン電流Ｉ１が流れる。

そして、カレントミラー回路１１において、出力側トランジスタＰ２のドレイン電流Ｉ２を入力側トランジスタＰ１のドレイン電流Ｉ１で除算した値（Ｉ２／Ｉ１）がミラー係数であり、そのミラー係数は各トランジスタＰ２，Ｐ１のトランジスタサイズに対応する。
尚、各トランジスタＰ１，Ｐ２が同一トランジスタサイズの場合にはミラー係数が１になり、各ドレイン電流Ｉ１，Ｉ２は等しくなる（Ｉ１＝Ｉ２）。

同様に、カレントミラー回路１１において、出力側トランジスタＰ３のドレイン電流Ｉ３を入力側トランジスタＰ１のドレイン電流Ｉ１で除算した値（Ｉ３／Ｉ１）がミラー係数となり、そのミラー係数は各トランジスタＰ３，Ｐ１のトランジスタサイズに対応する。
尚、各トランジスタＰ１，Ｐ３が同一トランジスタサイズの場合にはミラー係数が１になり、各ドレイン電流Ｉ１，Ｉ３は等しくなる（Ｉ１＝Ｉ３）。

また、カレントミラー回路１２において、出力側トランジスタＮ２のドレイン電流Ｉ４を入力側トランジスタＮ１のドレイン電流Ｉ３で除算した値（Ｉ４／Ｉ３）がミラー係数となり、そのミラー係数は各トランジスタＮ２，Ｎ１のトランジスタサイズに対応する。
尚、各トランジスタＮ１，Ｎ２が同一トランジスタサイズの場合にはミラー係数が１になり、各ドレイン電流Ｉ３，Ｉ４は等しくなる（Ｉ３＝Ｉ４）。

このように、第１実施形態の定電流生成回路１０では、定電流源１０１を用いて端子ＶＫに印加された電圧ＶＫに対応した電流値のドレイン電流Ｉ１を生成し、カレントミラー回路１１を用いてドレイン電流Ｉ１に対応した電流値のドレイン電流Ｉ２を生成し、そのドレイン電流Ｉ２を一定電流として端子ＶＳＩから出力する。
すなわち、端子ＶＳＩの電圧（第１実施形態ではトランジスタＰ５のドレイン電圧）が定電流生成回路１０の出力側電圧となる。

ここで、カレントミラー回路１１の出力側トランジスタＰ３とカレントミラー回路１２の入力側トランジスタＮ１とは直列接続されているため、各トランジスタＰ３，Ｎ１には共通のドレイン電流Ｉ３が流れる。そのドレイン電流Ｉ３は、トランジスタＰ１のドレイン電流Ｉ１に対応した電流値になる。
そして、カレントミラー回路１２の出力側トランジスタＮ２のドレイン電流Ｉ４は、入力側トランジスタＮ１のドレイン電流Ｉ３に対応した電流値になる。

よって、ドレイン電流Ｉ３によりトランジスタＮ２のゲート・ソース間電圧ＶgsN2が決定され、各トランジスタＮ２，Ｐ４は直列接続されているため、そのゲート・ソース間電圧ＶgsN2に対応したドレイン電流Ｉ４がトランジスタＰ４に流れる。
これにより、トランジスタＰ４，Ｐ５のゲート・ソース間電圧ＶgsP4，ＶgsP5が固定される。このとき、トランジスタＰ２のドレイン電圧（トランジスタＰ４のゲート電圧）はトランジスタＰ１のドレイン電圧（＝ゲート電圧）に対応した電圧に固定されるため、トランジスタＰ２のドレイン電流は正確に前記ミラー係数に基づいた電流値となる。
また、トランジスタＰ５のドレイン電圧の変動に関係なく、トランジスタＰ２のドレイン電圧を一定に保っているために、トランジスタＰ２のドレイン電流Ｉ２を一定に保つことが可能になる。

その結果、端子ＶＳＩに接続された負荷の状態に関係なく、出力側トランジスタＰ２のドレイン電圧（＝トランジスタＰ４のゲート電圧）が固定されるためドレイン電流Ｉ２は変動せず、ドレイン電流Ｉ２が前記ミラー係数に基づいた電流値になることから、定電流生成回路１０は一定電流のドレイン電流Ｉ２を生成できる。
従って、第１実施形態によれば、端子ＶＳＩに接続された負荷の状態に関係なく、端子ＶＳＩの出力側電圧を固定し、正確にミラー係数に基づく一定電流であるドレイン電流Ｉ２を生成して出力可能な定電流生成回路１０を提供できる。

そのため、前記した半導体圧力センサのブリッジ回路を負荷として端子ＶＳＩに接続し、そのブリッジ回路に定電流生成回路１０の生成したドレイン電流Ｉ２を前記一定電流として流した場合には、ブリッジ回路の電圧が固定されてドレイン電流Ｉ２は変動せず、安定なドレイン電流Ｉ２をブリッジ回路に流すことが可能になるため、半導体圧力センサの高い検出精度を保持できる。
尚、半導体圧力センサのブリッジ回路に限らず、どのような回路に一定電流を供給する場合においても定電流生成回路１０を使用できることは言うまでもない。

［別の実施形態］
ところで、本発明は上記第１実施形態に限定されるものではなく、以下のように具体化してもよく、その場合でも、第１実施形態と同等もしくはそれ以上の作用・効果を得ることができる。

［１］
図３は、第２実施形態の定電流生成回路３０を示す回路図である。
定電流生成回路３０において、第１実施形態の定電流生成回路１０と異なるのは、ＮチャネルＭＯＳトランジスタＮａ，Ｎ１，Ｎ２がＮＰＮトランジスタＮａ，Ｎ１，Ｎ２に置き換えられると共に、ＰチャネルＭＯＳトランジスタＰ１〜Ｐ５がＰＮＰトランジスタＰ１〜Ｐ５に置き換えられている点だけである。

このように、ＭＯＳトランジスタをバイポーラトランジスタに置き換えても、第１実施形態の定電流生成回路１０と同様の作用・効果が得られる。
すなわち、定電流源１０１のトランジスタＮａとカレントミラー回路１１の入力側トランジスタＰ１とは直列接続されているため、各トランジスタＮａ，Ｐ１には共通のコレクタ電流Ｉ１が流れる。

そして、カレントミラー回路１１において、出力側トランジスタＰ２のコレクタ電流Ｉ２を入力側トランジスタＰ１のコレクタ電流Ｉ１で除算した値（Ｉ２／Ｉ１）がミラー係数であり、そのミラー係数は各トランジスタＰ２，Ｐ１のトランジスタサイズに対応する。
尚、各トランジスタＰ１，Ｐ２が同一トランジスタサイズの場合にはミラー係数が１になり、各コレクタ電流Ｉ１，Ｉ２は等しくなる（Ｉ１＝Ｉ２）。

同様に、カレントミラー回路１１において、出力側トランジスタＰ３のコレクタ電流Ｉ３を入力側トランジスタＰ１のコレクタ電流Ｉ１で除算した値（Ｉ３／Ｉ１）がミラー係数となり、そのミラー係数は各トランジスタＰ３，Ｐ１のトランジスタサイズに対応する。
尚、各トランジスタＰ１，Ｐ３が同一トランジスタサイズの場合にはミラー係数が１になり、各コレクタ電流Ｉ１，Ｉ３は等しくなる（Ｉ１＝Ｉ３）。

また、カレントミラー回路１２において、出力側トランジスタＮ２のコレクタ電流Ｉ４を入力側トランジスタＮ１のコレクタ電流Ｉ３で除算した値（Ｉ４／Ｉ３）がミラー係数となり、そのミラー係数は各トランジスタＮ２，Ｎ１のトランジスタサイズに対応する。
尚、各トランジスタＮ１，Ｎ２が同一トランジスタサイズの場合にはミラー係数が１になり、各コレクタ電流Ｉ３，Ｉ４は等しくなる（Ｉ３＝Ｉ４）。

このように、第２実施形態の定電流生成回路３０では、定電流源１０１を用いて端子ＶＫに印加された電圧ＶＫに対応した電流値のコレクタ電流Ｉ１を生成し、カレントミラー回路１１を用いてコレクタ電流Ｉ１に対応した電流値のコレクタ電流Ｉ２を生成し、そのコレクタ電流Ｉ２を一定電流として端子ＶＳＩから出力する。
すなわち、端子ＶＳＩの電圧（第２実施形態ではトランジスタＰ５のコレクタ電圧）が定電流生成回路３０の出力側電圧となる。

ここで、カレントミラー回路１１の出力側トランジスタＰ３とカレントミラー回路１２の入力側トランジスタＮ１とは直列接続されているため、各トランジスタＰ３，Ｎ１には共通のコレクタ電流Ｉ３が流れる。そのコレクタ電流Ｉ３は、トランジスタＰ１のコレクタ電流Ｉ１に対応した電流値になる。
そして、カレントミラー回路１２の出力側トランジスタＮ２のコレクタ電流Ｉ４は、入力側トランジスタＮ１のコレクタ電流Ｉ３に対応した電流値になる。

よって、コレクタ電流Ｉ３によりトランジスタＮ２のベース・エミッタ間電圧ＶbeN2が決定され、各トランジスタＮ２，Ｐ４は直列接続されているため、そのベース・エミッタ間電圧ＶbeN2に対応したコレクタ電流Ｉ４がトランジスタＰ４に流れる。
これにより、トランジスタＰ４，Ｐ５のベース・エミッタ間電圧ＶbeP4，ＶbeP5が固定される。このとき、トランジスタＰ２のコレクタ電圧（＝トランジスタＰ４のベース電圧）はトランジスタＰ１のコレクタ電圧（＝ベース電圧）に対応した電圧に固定されるため、トランジスタＰ２のコレクタ電流は正確に前記ミラー係数に基づいた電流値となる。
また、トランジスタＰ５のコレクタ電圧の変動に関係なく、トランジスタＰ２のコレクタ電圧を一定に保っているために、トランジスタＰ２のコレクタ電流Ｉ２を一定に保つことが可能になる。

その結果、端子ＶＳＩに接続された負荷の状態に関係なく、出力側トランジスタＰ２のコレクタ電圧（＝トランジスタＰ４のベース電圧）が固定されるためコレクタ電流Ｉ２は変動せず、コレクタ電流Ｉ２が前記ミラー係数に基づいた電流値になることから、定電流生成回路３０は一定電流のコレクタ電流Ｉ２を生成できる。
従って、第２実施形態によれば、端子ＶＳＩに接続された負荷の状態に関係なく、端子ＶＳＩの出力側電圧を固定し、正確にミラー係数に基づく一定電流であるコレクタ電流Ｉ２を生成して出力可能な定電流生成回路３０を提供できる。

そのため、前記した半導体圧力センサのブリッジ回路を負荷として端子ＶＳＩに接続し、そのブリッジ回路に定電流生成回路３０の生成したコレクタ電流Ｉ２を前記一定電流として流した場合には、ブリッジ回路の電圧が固定されてコレクタ電流Ｉ２は変動せず、安定なコレクタ電流Ｉ２をブリッジ回路に流すことが可能になるため、半導体圧力センサの高い検出精度を保持できる。

［２］
上記各実施形態の各カレントミラー回路１１，１２はワイドラー型であるが、その他の型式（例えば、入力側トランジスタをダイオードに置き換えた簡略型（シンプルミラー型）、ソース抵抗（エミッタ抵抗）を追加した抵抗追加型、ウイルソン型など）のカレントミラー回路に置き換えてもよい。

本発明を具体化した第１実施形態の定電流生成回路１０を示す回路図。 定電流源１０１を符号で表示した定電流生成回路１０の等価回路図。 本発明を具体化した第２実施形態の定電流生成回路３０を示す回路図。 従来技術の定電流生成回路１００を示す回路図。

符号の説明

１０，２０，３０，４０…定電流生成回路
１１，１２…カレントミラー回路
１０１…定電流源
ＶＳＩ…端子
Ｎａ，Ｎ１，Ｎ２…ＮチャネルＭＯＳトランジスタ（ＮＰＮトランジスタ）
Ｐ１〜Ｐ５…ＰチャネルＭＯＳトランジスタ（ＰＮＰトランジスタ）

Claims (3)

1. 定電流源の生成した第１電流に対応した第２電流および第３電流を生成する二連出力形の第１カレントミラー回路と、
   前記第３電流に対応した第４電流を生成する第２カレントミラー回路と、
   前記第１カレントミラー回路における第２電流の出力側電圧を前記第４電流に対応して固定化する電圧固定回路と
   を備え、
   前記第２電流を一定電流として出力することを特徴とする定電流生成回路。
2. 請求項１に記載の定電流生成回路において、
   前記第１カレントミラー回路は、
   前記第１電流がドレイン電流として流れる入力側の第１ＰチャネルＭＯＳトランジスタと、
   前記第２電流がドレイン電流として流れる出力側の第２ＰチャネルＭＯＳトランジスタと、
   前記第３電流がドレイン電流として流れる出力側の第３ＰチャネルＭＯＳトランジスタとから構成され、
   前記第２カレントミラー回路は、
   前記第３電流がドレイン電流として流れる入力側の第１ＮチャネルＭＯＳトランジスタと、
   前記第４電流がドレイン電流として流れる出力側の第２ＮチャネルＭＯＳトランジスタとから構成され、
   前記電圧固定回路は、
   第４ＰチャネルＭＯＳトランジスタと、
   前記第２ＰチャネルＭＯＳトランジスタに対してカスコード接続された第５ＰチャネルＭＯＳトランジスタとから構成され、
   前記第４ＰチャネルＭＯＳトランジスタは、前記第２ＮチャネルＭＯＳトランジスタと直列に接続されて前記第４電流が共通のドレイン電流として流れると共に、
   前記第４ＰチャネルＭＯＳトランジスタのゲートは、前記第２ＰチャネルＭＯＳトランジスタのドレインに接続され、
   前記第２ＰチャネルＭＯＳトランジスタのドレイン電圧が固定化され、
   前記第５ＰチャネルＭＯＳトランジスタのドレインから前記第２電流が出力されることを特徴とする定電流生成回路。
3. 請求項１に記載の定電流生成回路において、
   前記第１カレントミラー回路は、
   前記第１電流がコレクタ電流として流れる入力側の第１ＰＮＰトランジスタと、
   前記第２電流がコレクタ電流として流れる出力側の第２ＰＮＰトランジスタと、
   前記第３電流がコレクタ電流として流れる出力側の第３ＰＮＰトランジスタとから構成され、
   前記第２カレントミラー回路は、
   前記第３電流がコレクタ電流として流れる入力側の第１ＮＰＮトランジスタと、
   前記第４電流がコレクタ電流として流れる出力側の第２ＮＰＮトランジスタとから構成され、
   前記電圧固定回路は、
   第４ＰＮＰトランジスタと、
   前記第２ＰＮＰトランジスタに対してカスコード接続された第５ＰＮＰトランジスタとから構成され、
   前記第４ＰＮＰトランジスタは、前記第２ＮＰＮトランジスタと直列に接続されて前記第４電流が共通のコレクタ電流として流れると共に、
   前記第４ＰＮＰトランジスタのベースは、前記第２ＰＮＰトランジスタのコレクタに接続され、
   前記第２ＰＮＰトランジスタのコレクタ電圧が固定化され、
   前記第５ＰＮＰトランジスタのコレクタから前記第２電流が出力されることを特徴とする定電流生成回路。

Images