JP2009266225A

JP2009266225A - 分圧回路

Info

Publication number: JP2009266225A
Application number: JP2009103235A
Authority: JP
Inventors: Kimio Shibata; 公男柴田
Original assignee: Seiko Instruments Inc
Current assignee: Seiko Instruments Inc
Priority date: 2008-04-22
Filing date: 2009-04-21
Publication date: 2009-11-12
Anticipated expiration: 2029-04-21
Also published as: US20090261866A1; JP5334180B2; US7872519B2

Abstract

【課題】電圧源からソース電流が流れず、かつ電圧源に対してシンク電流が流れ込まず、高い精度にて入力電圧を所定の比により分圧する分圧回路を提供する
【解決手段】本発明の分圧回路は、入力電圧に対応して第１抵抗に流れる電流を定電流として出力する定電流回路と、定電流が入力電流となり、第１出力電流を出力する第１カレントミラー回路と、第１出力電流が入力電流となり、第２出力電流を出力する第２カレントミラー回路と、第２カレントミラー回路の第２出力電流が出力される出力端子に接続された第２抵抗とを有し、第１カレントミラー回路及び第２カレントミラー回路のカレントミラー比と、第２抵抗及び第１抵抗の抵抗比とにより、第２抵抗の両端の電位差である分圧電圧を調整する。
【選択図】図１

Description

本発明は、入力される電圧を所定の比にて分圧して出力する分圧回路に関する。

従来から、入力される電圧を内部回路等において使用する所定の電圧に、設定された比により分圧する分圧回路が用いられている。
分圧回路としては、正確な電位差を発生させるために、図３に示すように抵抗（例えば５００、５０１、５０２）を直列に接続し、それらの抵抗値の比により電圧源あるいは信号源からの入力電圧を分圧して分圧電圧を出力する抵抗分圧回路が一般的であり、種々の回路構成が提案されている（例えば、特許文献１参照）。

特開平０２−２５０５１４号公報

しかしながら、抵抗分圧回路は、入力の信号源と接地点との間に直列に抵抗を接続して構成されているため、分圧のために電力を消費する問題がある。
また、抵抗分圧回路から分圧した電圧を、この電圧を使用する負荷回路へ供給する際、この負荷回路からのソース電流や、負荷回路へのシンク電流が発生した場合、電圧降下が分圧抵抗内にて発生し、等価的に分圧抵抗比を変化させ、分圧した電圧値を正確に得ることができないという問題がある。
このため、抵抗分圧回路は、入力の信号源が電力を供給できない高インピーダンスの場合や、分圧回路から負荷電流を供給しなければならない場合など、高精度の分圧が行えないという問題がある。

本発明は、このような事情に鑑みてなされたもので、電圧源からソース電流が流れず、かつ電圧源に対してシンク電流が流れ込まず、高い精度にて入力電圧を所定の比により分圧する分圧回路を提供することを目的とする。

本発明の分圧回路は、入力電圧に対応して第１抵抗に流れる電流を定電流として出力する定電流回路と、前記定電流が入力電流となり、第１出力電流を出力する第１カレントミラー回路と、前記第１出力電流が入力電流となり、第２出力電流を出力する第２カレントミラー回路と、前記第２カレントミラー回路の第２出力電流が出力される出力端子に接続された第２抵抗とを有し、前記第１カレントミラー回路及び前記第２カレントミラー回路のカレントミラー比と、前記第２抵抗及び前記第１抵抗の抵抗比とにより、該第２抵抗の両端に生じる電位差を調整し、該電位差を前記入力電圧の分圧電圧として出力することを特徴とする。

本発明の分圧回路は、前記定電流回路が、非反転入力端子に前記入力電圧が入力され、反転入力端子が前記第１抵抗を介して接地されたオペアンプと、前記オペアンプの出力端子がゲートに接続され、ソースが前記オペアンプの前記反転入力端子に接続され、ドレインから前記定電流を出力する第１ＭＯＳ（Metal-Oxide-Semiconductor）トランジスタとから構成されていることを特徴とする。

本発明の分圧回路は、前記第１カレントミラー回路が、ソースが電源に接続され、ゲートがドレインに接続された第２ＭＯＳトランジスタと、ソースが前記電源に接続され、ゲートが前記第２ＭＯＳトランジスタのドレインに接続された第３ＭＯＳトランジスタとから構成され、前記第２ＭＯＳトランジスタのドレインより前記定電流が流れ、前記第３ＭＯＳトランジスタのドレインより第１出力電流が流れることを特徴とする。

本発明の分圧回路は、前記第２のカレントミラー回路が、ソースが接地され、ゲートがドレインに接続された第４ＭＯＳトランジスタと、ソースが接地され、ゲートが前記第４ＭＯＳトランジスタのドレインに接続された第５ＭＯＳトランジスタとから構成され、前記第４ＭＯＳトランジスタのドレインに前記第１出力電流が流れ、前記第５ＭＯＳトランジスタのドレインから、前記第２抵抗を介して第２出力電流が流れることを特徴とする。

本発明の分圧回路は、前記電源にドレインが接続され、ゲートに前記入力電圧が印加され、ソースが前記第２抵抗を介して前記第５ＭＯＳトランジスタのドレインに接続されている第６ＭＯＳトランジスタをさらに有することを特徴とする。

本発明によれば、入力段に抵抗を用いていないため、電流源あるいは信号源との間にて、シンク電流及びソース電流が流れることがなく、電流源あるいは信号源の電圧を変化させることなく、かつ電流源及び信号源の消費電力を増加させることなく、高い精度にて入力電圧を、所定の比の分圧電圧に分圧することができる。
また、本発明によれば、従来例のように抵抗比のみでなく、第１カレントミラー回路及び第２カレントミラー回路とのカレントミラー比を用いて、入力電圧の分圧比を設定することができ、抵抗比のみに比較し、より分圧比の設定の範囲における自由度を大きく取ることができる。
また、本発明によれば、分圧する入力電圧を出力する電圧源または信号源以外の他の電圧を用いているため、電流源及び信号源の消費電力を増加させることなく、高い精度にて入力電圧を、所定の比の分圧電圧に分圧することができる。

本発明の一実施形態による分圧回路の構成例を示すブロック図である。図１のオペアンプ１１の構成例を示すブロック図である。従来の抵抗分割回路の構成を示す回路図である。

以下、本発明の一実施形態による分圧回路を図面を参照して説明する。図１は同実施形態の分圧回路１の構成例を示すブロック図である。本実施形態は、接地電圧基準ではなく、中間電位において微少な電圧差を出力する分圧回路の構成に関する。
この図において、本実施形態の分圧回路１は、オペアンプ１１、抵抗Ｒ１、抵抗Ｒ２、ＭＯＳトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４、Ｍ５，Ｍ６、バッファ１２を有している。
ここで、ＭＯＳトランジスタＭ１、Ｍ４，Ｍ５，Ｍ６はｎチャネル型ＭＯＳトランジスタであり、ＭＯＳトランジスタＭ２及びＭ３はｐチャネル型ＭＯＳトランジスタである。また、バッファ１２は、ゲインが「１」のバッファアンプであり、入力インイーダンスの低い負荷回路に電力を供給する場合、抵抗Ｒ２（抵抗値ｒ２）を介して電流を供給する場合、電流容量がとれずに電圧値が変化してしまうことを抑制するために設けられている。

オペアンプ１１は、非反転入力端子（＋）に電圧源（あるいは信号源）１００（電圧値Ｖｄｄ）の＋側端子が接続され、この非反転入力端子に対して電圧値ＶINPUTの電源電圧が印加され、反転入力端子（−）が抵抗Ｒ１（抵抗値ｒ１）を介して接地されている。上記電圧源１００の−側端子も接地されている（ボルテージフォロア構成）。
ＭＯＳトランジスタＭ１は、ゲートが上記オペアンプ１１の出力端子に接続され、ソースがオペアンプ１１の非反転入力端子と接続点Ａにおいて接続されている。ここで、上記抵抗Ｒ１は、一端が接続点Ａに接続され、他端が接地されている。
上記オペアンプ１１、抵抗Ｒ１及びＭＯＳトランジスタＭ１が定電流回路を構成しており、この定電流回路において、オペアンプ１１は、接続点Ａの電圧が入力電圧の電圧値ＶINPUTと同様となるよう、ＭＯＳトランジスタＭ１のゲートに対して出力電圧を印加し、ＭＯＳトランジスタＭ１にドレイン電流を流す。このドレイン電流が定電流となる。

ＭＯＳトランジスタＭ２は、ソースが電源２００に接続され、ゲートが自身のドレインに接続され、ドレインが上記ＭＯＳトランジスタＭ１のドレインに接続されている。
ＭＯＳトランジスタＭ３は、ソースが上記電源２００に接続され、ゲートが上記ＭＯＳトランジスタＭ２のドレインに接続されている。この電源２００は、電圧源１００とは異なる電圧源である。
ＭＯＳトランジスタＭ１及びＭＯＳトランジスタＭ２が第１カレントミラー回路を構成しており、この第１カレントミラー回路において、ＭＯＳトランジスタＭ２のドレインに対して上記定電流が入力電流として入力されると（すなわち、上記定電流がドレイン電流として、ＭＯＳトランジスタＭ２に流れると）、ＭＯＳトランジスタＭ２とＭＯＳトランジスタＭ３との電流比ｎ１（同一のゲート電圧が印加された場合に流れるドレイン電流の比）に対応した第１出力電流が、ＭＯＳトランジスタＭ３のドレインから出力される。

ＭＯＳトランジスタＭ４は、ドレインが自身のゲートに接続されるとともに、ＭＯＳトランジスタＭ３のドレインに接続されており、ソースが接地されている。
ＭＯＳトランジスタＭ５は、ゲートがＭＯＳトランジスタＭ４のドレインに接続され、ソースが接地されている。
ＭＯＳトランジスタＭ４とＭＯＳトランジスタＭ５が第２カレントミラー回路を構成しており、この第２カレントミラー回路において、ＭＯＳトランジスタＭ４のドレインに対して上記第１出力電流が入力電流として入力されると（すなわち、上記第１出力電流がドレイン電流として、ＭＯＳトランジスタＭ４に流れると）、ＭＯＳトランジスタＭ４とＭＯＳトランジスタＭ５との電流比ｎ２に対応した第２出力電流が、ＭＯＳトランジスタＭ５のドレインから出力される。
また、上述した第１のカレントミラー回路及び第２のカレントミラー回路は、一例であり、いずれもこの構成のカレントミラー回路に限らず、他の構成のカレントミラー回路を用いても良い。

ＭＯＳトランジスタＭ６は、ドレインが電源２００に接続され、ゲートに電圧源１００の出力する入力電圧が印加され、ソースが接続点Ｂにおいて抵抗Ｒ２の一端と接続されている。
抵抗Ｒ２は、他端が接続点Ｃにおいて上記ＭＯＳトランジスタＭ５のドレインに接続されている。
上述したように、本実施形態においては、分圧対象となる入力電圧が印加される入力段が、オペアンプ１１の非反転入力端子及びＭＯＳトランジスタＭ６のゲートのみであり、それぞれ高い入力インピーダンスを有しているため、電圧源１００に対して、従来のようにソース電流及びシンク電流が発生せず、電圧源１００から出力される入力電圧の電圧値ＶINPUTを変動させることがない。

本実施形態の分圧回路は、接続点Ｂ（出力電圧の電圧値Ｖ2）及び接続点Ｃ（出力電圧の電圧値Ｖ1）との間の電位差Ｖ2−Ｖ1を、入力電圧を分圧した分圧電圧として出力する。
また、接続点Ｂの出力抵抗は、ほぼＭＯＳトランジスタＭ６のオン抵抗、すなわちトランスコンダクタンスｇｍの逆数となる。
一方、接続点Ｃの出力抵抗は、ほぼ抵抗Ｒ２の抵抗値ｒ２となるが、上述したように、ゲインが「１」のバッファ１２を用いることにより、低出力抵抗にて接続点Ｃから出力電圧を出力することができる。
ここで、電源２００の電圧値は、電圧源１００の出力電圧の電圧値ＶINPUTにＭＯＳトランジスタＭ６の閾値電圧を加算した電圧値より高く設定する必要がある。

上述した構成により、ＭＯＳトランジスタＭ１には、以下の（１）式によるドレイン電流、すなわち定電流ＩM1が流れる。

また、第１カレントミラー回路及び第２カレントミラー回路との間のカレントミラー比をｎ（＝ｎ１×ｎ２）とすると、ＭＯＳトランジスタＭ６に流れるドレイン電流、すなわち第２出力電流ＩM6は、以下の（２）式により求められる。本実施形態においては、入力電圧を分圧するため、ｎ＜１に設定されている。

接続点Ｂの電圧をＶ2とし、接続点Ｃの電圧をＶ1とすると、本実施形態における分圧電圧である接続点Ｂ及び接続点Ｃ間の電位差、すなわち抵抗Ｒ２の端子間の電位差Ｖ2−Ｖ1は、以下の（３）式により求められる。

上記電圧Ｖ2は、入力電圧の電圧値ＶINPUTからＭＯＳトランジスタＭ６のゲート-ソース間電圧ＶGS（ＭＯＳトランジスタＭ６の閾値電圧）を減算した電圧値となる。（３）式から判るように、抵抗Ｒ１及び抵抗Ｒ２を一定の抵抗比に設定しておき、上記カレントミラー比ｎを変更させることにより、任意に入力電圧の分圧比を大きな範囲において制御することができる。
ここで、それぞれの抵抗間の抵抗値は、製造プロセスのバラツキにより、抵抗のサイズによっては設計値に対して大きく変動してしまい、抵抗比の絶対値が変化し、高精度な分圧比の制御を行うことができなくなる可能性がある。分圧比を大きくしようし、抵抗間の抵抗値の比が大きいほどこの傾向は顕著となる。

一方、ＭＯＳトランジスタ間の電流値の比の制御は、ＭＯＳトランジスタのサイズによる調整を抵抗値のバラツキよりも小さく制御することができる。このため、抵抗値を変化させて分圧比を調整する場合に比較し、カレントミラー比ｎを変更させることで、より高精度にかつ広範囲に分圧比を調整することができる。
すなわち、分圧比を大きくしようとする際、抵抗Ｒ１及び抵抗Ｒ２の抵抗値の差を大きくし、かつ抵抗Ｒ１及び抵抗Ｒ２の抵抗値比の絶対値を安定させるようにサイズを決定すると、抵抗を形成する領域として非常に大きな面積を必要とする。一方、抵抗に代えて、ＭＯＳトランジスタにより電流比を調整する場合、電流比の絶対値を安定させるのに必要なＭＯＳトランジスタのサイズは、同様の電流比を抵抗を用いて得る場合に比較して小さく設定することができる。

さらに、抵抗Ｒ１及び抵抗Ｒ２を抵抗値比を安定したサイズで形成することにより、抵抗値は温度特性により相互が同様の変化をするため、抵抗値比の温度特性は保たれる。
したがって、本実施形態によれば、電圧源の電圧の変動、使用環境としての温度変動、製造プロセスのバラツキに依存せずに、一定の分圧電圧を出力する分圧回路を得ることができる。また、ＭＯＳトランジスタも電圧源の電圧の変動、使用環境としての温度変動、製造プロセスのバラツキに対し、ＭＯＳトランジスタ相互間において電気特性が同様の変化をするため、電流値の比（例えば、上述したｎ１、ｎ２）の絶対値は保たれることになる。

次に、本実施形態における分圧回路において、エンハンスメント型のＭＯＳトランジスタＭ６がゲート−ソース電圧ＶGSを有するため、入力電圧の電圧値ＶINPUTは、分圧電圧を生成するため、少なくともこのゲート−ソース電圧ＶGSより高くする必要がある。
ここで、ＭＯＳトランジスタＭ６を、ピンチオフ電圧Ｖpがマイナスの数値であるデプレッション型のＭＯＳトランジスタ（ｎチャネル型）に変更することにより、入力電圧値ＶINPUTの最低値は、ＭＯＳトランジスタＭ５の飽和電圧ＶＤＳSAT以上とすることができる。また、入力電圧値ＶINPUTの最大値は、電源２００の電圧値からＭＯＳトランジスタＭ６の飽和電圧ＶＤＳSATを減算した数値となる。
また、通常のエンハンスメント型のＭＯＳトランジスタＭ１を、上記ＭＯＳトランジスタＭ６と同様に、デプレッション型に変更することにより、ＭＯＳトランジスタＭ１は、入力電圧の電圧値ＶINPUTが「０」Ｖであっても動作可能となる。しかしながら、オペアンプ１１の出力段がＡＢ級動作であっても、入力電圧の電圧値ＶINPUTは接地電位からＭＯＳトランジスタＭ１の飽和電圧ＶＤＳSAT以上である必要がある。

上述した理由により、オペアンプ１１のコモンモードにおける入力電圧ＣＭＶINPUTの範囲は、
・ＭＯＳトランジスタＭ１及びＭ６をデプレッション型にした場合
０Ｖ＋ＶＤSAT ＜ＣＭＶINPUT ＜Ｖｄｄ−ＶＤＳSAT
・ＭＯＳトランジスタＭ１及びＭ６をエンハンスメント型にした場合
ＶGS＋ＶＤSAT ＜ＣＭＶINPUT ＜Ｖｄｄ−ＶGS
と設定することができる。

次に、図１におけるオペアンプ１１は、入力される入力電圧に対する入力段が、入力インピーダンスが非常に高く設定できる、ＭＯＳトランジスタのゲートで形成されたタイプの差動アンプを用いることが必要であり、例えば、図２に示す定電圧回路、差動増幅回路、出力回路からなる構成をしている。
低電圧回路は、定電流源Ｉ１と、ＭＯＳトランジスタＭ１８、ＭＯＳトランジスタＭ１９、ＭＯＳトランジスタＭ２０、ＭＯＳトランジスタＭ２１、ＭＯＳトランジスタＭ２６及びＭＯＳトランジスタＭ２７から構成されている。
ここで、ＭＯＳトランジスタＭ１８、ＭＯＳトランジスタＭ１９、ＭＯＳトランジスタＭ２０はｎチャネル型であり、ＭＯＳトランジスタＭ２１、ＭＯＳトランジスタＭ２６及びＭＯＳトランジスタＭ２７はｐチャネル型である。

差動増幅回路は、ＭＯＳトランジスタＭ１１、ＭＯＳトランジスタＭ１２、ＭＯＳトランジスタＭ１３、ＭＯＳトランジスタＭ１４、ＭＯＳトランジスタＭ１５、ＭＯＳトランジスタＭ１６、ＭＯＳトランジスタＭ２２、ＭＯＳトランジスタＭ２３、ＭＯＳトランジスタＭ２４、ＭＯＳトランジスタＭ２８、ＭＯＳトランジスタＭ２９及びＭＯＳトランジスタＭ３０から構成されている。
ここで、ＭＯＳトランジスタＭ１１、ＭＯＳトランジスタＭ１２、ＭＯＳトランジスタＭ１３、ＭＯＳトランジスタＭ１４、ＭＯＳトランジスタＭ１５、ＭＯＳトランジスタＭ１６、ＭＯＳトランジスタＭ２２、ＭＯＳトランジスタＭ２３、ＭＯＳトランジスタＭ２４、ＭＯＳトランジスタＭ２８、ＭＯＳトランジスタＭ２９及びＭＯＳトランジスタＭ３０はｐチャネル型であり、ＭＯＳトランジスタＭ１５及びＭＯＳトランジスタＭ１６はｎチャネル型である。

出力回路は、ＭＯＳトランジスタＭ１７、ＭＯＳトランジスタＭ２５、コンデンサＣ１から構成されている。ここで、ＭＯＳトランジスタＭ２５はｐチャネル型であり、ＭＯＳトランジスタＭ１７はｎチャネル型である。
上記定電圧回路が生成した定電圧により、差動増幅回路及び出力回路を駆動し、反転入力端子と非反転入力端子との間の電圧差の増幅を行う。
図１においては、ボルテージフォロワの構成となっており、イマジナリショートとして、反転入力端子と非反転入力端子との間の電圧差を「０」とするように、出力電圧が出力される構成となっている。

上記オペアンプ１１における重要な点は、ＭＯＳトランジスタにより構成され、反転入力端子（−）及び非反転入力端子（＋）がＭＯＳトランジスタのゲートに接続されていることである。
これにより、オペアンプ１１の反転入力端子及び非反転入力端子の入力インピーダンスを高くすることができ、電圧源１００に対してシンク電流およびソース電流を発生させ、電圧値ＶINPUTを変動させることが無くなる。
上述した図２のオペアンプ１１は一例であり、電圧源１００に対してシンク電流及びソース電流のいずれの発生を抑制し、入力電圧の電圧値ＶINPUTを変動させない程度に入力インピーダンスが高いタイプであれば、どのような回路構成のものを使用しても良い。

１…分圧回路
１１…オペアンプ
１２…バッファ
１００…電圧源
２００…電源
Ｃ１…コンデンサ
Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６，Ｍ１１，Ｍ１２，Ｍ１３，Ｍ１４，Ｍ１５，Ｍ１６，Ｍ１７，Ｍ１８，Ｍ１９，Ｍ２０，Ｍ２１，Ｍ２２，Ｍ２３，Ｍ２４，Ｍ２５，Ｍ２６，Ｍ２７，Ｍ２８，Ｍ２９，Ｍ３０…ＭＯＳトランジスタ

Claims

入力電圧に対応して第１抵抗に流れる電流を定電流として出力する定電流回路と、
前記定電流が入力電流となり、第１出力電流を出力する第１カレントミラー回路と、
前記第１出力電流が入力電流となり、第２出力電流を出力する第２カレントミラー回路と、
前記第２カレントミラー回路の第２出力電流が出力される出力端子に接続された第２抵抗と
を有し、
前記第１カレントミラー回路及び前記第２カレントミラー回路のカレントミラー比と、前記第２抵抗及び前記第１抵抗の抵抗比とにより、該第２抵抗の両端に生じる電位差を調整し、該電位差を前記入力電圧の分圧電圧として出力することを特徴とする分圧回路。
前記定電流回路が、
非反転入力端子に前記入力電圧が入力され、反転入力端子が前記第１抵抗を介して接地されたオペアンプと、
前記オペアンプの出力端子がゲートに接続され、ソースが前記オペアンプの前記反転入力端子に接続され、ドレインから前記定電流を出力する第１ＭＯＳトランジスタと
から構成されていることを特徴とする請求項１に記載の分圧回路。
前記第１カレントミラー回路が、
ソースが電源に接続され、ゲートがドレインに接続された第２ＭＯＳトランジスタと、
ソースが前記電源に接続され、ゲートが前記第２ＭＯＳトランジスタのドレインに接続された第３ＭＯＳトランジスタと
から構成され、前記第２ＭＯＳトランジスタのドレインより前記定電流が流れ、前記第３ＭＯＳトランジスタのドレインより第１出力電流が流れることを特徴とする請求項１または請求項２に記載の分圧回路。
前記第２のカレントミラー回路が、
ソースが接地され、ゲートがドレインに接続された第４ＭＯＳトランジスタと、
ソースが接地され、ゲートが前記第４ＭＯＳトランジスタのドレインに接続された第５ＭＯＳトランジスタと
から構成され、前記第４ＭＯＳトランジスタのドレインに前記第１出力電流が流れ、前記第５ＭＯＳトランジスタのドレインから、前記第２抵抗を介して第２出力電流が流れることを特徴とする請求項１から請求項３のいずれかに記載の分圧回路。
前記電源にドレインが接続され、ゲートに前記入力電圧が印加され、ソースが前記第２抵抗を介して前記第５ＭＯＳトランジスタのドレインに接続されている第６ＭＯＳトランジスタをさらに有することを特徴とする請求項３または請求項４に記載の分圧回路。