JP2715531B2 - 電圧分圧回路 - Google Patents
電圧分圧回路Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は与えられた電圧を分圧する電圧分圧回路に関
する。
する。
与えられた電圧を任意の比に分圧する手段としては通
常抵抗素子を複数個直列または網目状に接続した抵抗網
が用いられる。しかしながら単純に抵抗素子を接続した
だけでは、その回路を使用しない待機時でも常に電流が
流れ続けるため、消費電力の面から見て好ましくない。
そのため消費電力が特に問題となる場合、抵抗網の一端
に待機時には抵抗網に流れる電流を遮断するための電界
効果トランジスタ（以下FFTと称す）を直列に接続する
方法が従来使用されている。
常抵抗素子を複数個直列または網目状に接続した抵抗網
が用いられる。しかしながら単純に抵抗素子を接続した
だけでは、その回路を使用しない待機時でも常に電流が
流れ続けるため、消費電力の面から見て好ましくない。
そのため消費電力が特に問題となる場合、抵抗網の一端
に待機時には抵抗網に流れる電流を遮断するための電界
効果トランジスタ（以下FFTと称す）を直列に接続する
方法が従来使用されている。
第４図はこの方法を使用した従来の電圧分圧回路を示
す回路図である。
す回路図である。
この電圧分圧回路は、第１の電源端子１と、第２の電
源端子２と、制御端子３と、直列に接続された抵抗素子
151〜154で構成され、一端が第２の電源端子２に接続さ
れた抵抗網15と、第１の電源端子１と抵抗151の間に接
続されたＰチャネル型FET14と、分圧電圧の出力端子16
1,162,163とから構成されている。
源端子２と、制御端子３と、直列に接続された抵抗素子
151〜154で構成され、一端が第２の電源端子２に接続さ
れた抵抗網15と、第１の電源端子１と抵抗151の間に接
続されたＰチャネル型FET14と、分圧電圧の出力端子16
1,162,163とから構成されている。
次に、この従来の回路の動作を説明する。まず、通常
動作時においては、制御端子３にはFET14を充分深く導
通させ得る電圧が印加される。この時FET14は抵抗と見
なせる。今、FET14の抵抗値をｒとし、抵抗151〜154の
抵抗値が全てＲであるとする。また、第２の電源端子２
の電位を基準（Ov）とし第１の電源端子１の電位をV1と
すると、出力端子161,162,163に現れる分圧電圧V161,V
162,V163はおのおの次のようになる。
動作時においては、制御端子３にはFET14を充分深く導
通させ得る電圧が印加される。この時FET14は抵抗と見
なせる。今、FET14の抵抗値をｒとし、抵抗151〜154の
抵抗値が全てＲであるとする。また、第２の電源端子２
の電位を基準（Ov）とし第１の電源端子１の電位をV1と
すると、出力端子161,162,163に現れる分圧電圧V161,V
162,V163はおのおの次のようになる。
次に、待機時においては制御端子３にはFET14を遮断
するような電圧が印加される。この結果第４図の回路に
流れる電流は無くなり、低消費電力化が可能となる。
するような電圧が印加される。この結果第４図の回路に
流れる電流は無くなり、低消費電力化が可能となる。
上述した従来の電圧分圧回路は、得られる分圧回路が
（１）式から明らかなようにFET14の抵抗値とｒと抵抗1
51〜154の抵抗値Ｒで決まるが、通常抵抗値ｒとＲは温
度係数が異なるため分圧回路V163〜V161は温度が変わる
と変化してしまうという欠点がある。抵抗値ｒとＲの温
度係数が異なることの影響を低減する方法としてｒの値
を著しく小さくするということも可能であるが、その場
合、第４図の回路を集積回路化することは困難である。
これは著しく低い抵抗値のFETを集積回路上に形成する
には多大な面積を必要とするためである。したがって、
上述した従来の電圧分圧回路には集積回路化した時、高
い精度の分圧は困難であるという欠点もある。
（１）式から明らかなようにFET14の抵抗値とｒと抵抗1
51〜154の抵抗値Ｒで決まるが、通常抵抗値ｒとＲは温
度係数が異なるため分圧回路V163〜V161は温度が変わる
と変化してしまうという欠点がある。抵抗値ｒとＲの温
度係数が異なることの影響を低減する方法としてｒの値
を著しく小さくするということも可能であるが、その場
合、第４図の回路を集積回路化することは困難である。
これは著しく低い抵抗値のFETを集積回路上に形成する
には多大な面積を必要とするためである。したがって、
上述した従来の電圧分圧回路には集積回路化した時、高
い精度の分圧は困難であるという欠点もある。
本発明の電圧分圧回路は、 第１の電源端子と、 第２の電源端子と、 制御端子と、 第１の電源端子に一端が接続された第１の抵抗素子
と、 第２の電源端子に一端が接続された第２の抵抗素子
と、 第１の抵抗素子の他端と第２の抵抗素子の他端の間に
直接に接続された第１のFETと、 少なくとも２つの抵抗素子より構成され、第１の端子
と第２の端子を有し、第１の端子と第２の端子に印加さ
れた電圧を漸増する電圧群に分圧する抵抗網で、第１の
端子が第２の電源端子に接続された抵抗網と、 前記抵抗網の第２の端子と第１の電源端子の間に直列
に接続された第２のFETと、 第１の抵抗素子と第１のFETの接続点の電位と、前記
抵抗網の第２の端子の電位を比較し、その差分を増幅し
て第２のFETのゲートに印加する第１の差動増幅器と、 第２の抵抗素子と第１のFETの接続点の電位と、前記
抵抗網の分圧出力の一つとを比較し、その差分を増幅し
て、第１のFETのゲートに印加する第２の差動増幅器
と、 前記制御端子に印加される制御信号により、第２のFE
Tに流れる電流を導通または遮断するよう制御する制御
回路とを有している。
と、 第２の電源端子に一端が接続された第２の抵抗素子
と、 第１の抵抗素子の他端と第２の抵抗素子の他端の間に
直接に接続された第１のFETと、 少なくとも２つの抵抗素子より構成され、第１の端子
と第２の端子を有し、第１の端子と第２の端子に印加さ
れた電圧を漸増する電圧群に分圧する抵抗網で、第１の
端子が第２の電源端子に接続された抵抗網と、 前記抵抗網の第２の端子と第１の電源端子の間に直列
に接続された第２のFETと、 第１の抵抗素子と第１のFETの接続点の電位と、前記
抵抗網の第２の端子の電位を比較し、その差分を増幅し
て第２のFETのゲートに印加する第１の差動増幅器と、 第２の抵抗素子と第１のFETの接続点の電位と、前記
抵抗網の分圧出力の一つとを比較し、その差分を増幅し
て、第１のFETのゲートに印加する第２の差動増幅器
と、 前記制御端子に印加される制御信号により、第２のFE
Tに流れる電流を導通または遮断するよう制御する制御
回路とを有している。
本発明は、分圧電圧を発生する抵抗網とは別に抵抗網
またはその一部と同じ電流条件の抵抗素子を用意し、抵
抗網にかかる電圧と別に用意された抵抗素子にかかる電
圧との和が第１と第２の電源端子間にかかる電圧と一致
するように設定して、電流遮断用のFETの抵抗値を無視
できるようにすることで、従来回路において問題であっ
た分圧電圧の温度による変動を無くすことを可能にした
ものである。
またはその一部と同じ電流条件の抵抗素子を用意し、抵
抗網にかかる電圧と別に用意された抵抗素子にかかる電
圧との和が第１と第２の電源端子間にかかる電圧と一致
するように設定して、電流遮断用のFETの抵抗値を無視
できるようにすることで、従来回路において問題であっ
た分圧電圧の温度による変動を無くすことを可能にした
ものである。
また、本発明は遮断用のFETの抵抗値は無視できるた
めFETの大きさを大きくする必要が無く、高い精度を有
しながら集積回路化に適した電圧分圧回路を提供でき
る。
めFETの大きさを大きくする必要が無く、高い精度を有
しながら集積回路化に適した電圧分圧回路を提供でき
る。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の第１の実施例の電圧分圧回路の回路
図である。
図である。
この電圧分圧回路は、第１の電源端子１と、第２の電
源端子２と、制御端子３と、第１の電源端子１に一端が
接続された抵抗素子４と、第２の端子２に一端が接続さ
れた抵抗素子５と、抵抗素子４の他端と抵抗素子５の他
端の間に直列に接続されたＮチャネル型FET6と、抵抗素
子71,72,73より構成され、分圧電圧の出力端子161,162,
163を有し、第２の端子２に一端が接続された抵抗網７
と、第１の電源端子１と抵抗網７の他端の間に直列に接
続されたＰチャネル型FETF8と、Ｂ点の電位とＡ点の電
位を比較し、その差分を増幅してFET8のゲートに印加す
る差動増幅器９と、Ｃ点の電位と抵抗網７の出力端子16
3の分圧電圧とを比較し、その差分を増幅してFET6のゲ
ートに印加する差動増幅器10と、第１の電源端子１とFE
T8の間に接続され、制御端子３に印加される制御信号に
より導通または遮断されるＰチャネル型FET11とで構成
されている。
源端子２と、制御端子３と、第１の電源端子１に一端が
接続された抵抗素子４と、第２の端子２に一端が接続さ
れた抵抗素子５と、抵抗素子４の他端と抵抗素子５の他
端の間に直列に接続されたＮチャネル型FET6と、抵抗素
子71,72,73より構成され、分圧電圧の出力端子161,162,
163を有し、第２の端子２に一端が接続された抵抗網７
と、第１の電源端子１と抵抗網７の他端の間に直列に接
続されたＰチャネル型FETF8と、Ｂ点の電位とＡ点の電
位を比較し、その差分を増幅してFET8のゲートに印加す
る差動増幅器９と、Ｃ点の電位と抵抗網７の出力端子16
3の分圧電圧とを比較し、その差分を増幅してFET6のゲ
ートに印加する差動増幅器10と、第１の電源端子１とFE
T8の間に接続され、制御端子３に印加される制御信号に
より導通または遮断されるＰチャネル型FET11とで構成
されている。
まず、通常動作時について述べる。通常動作時におい
ては制御端子３にはFET11を充分深く導通させ得る電圧
が印加される。この結果FET11→FET8→抵抗網７の電流
径路が発生するが、差動増幅器９とFET8の働きにより抵
抗網７とFET8の接続点（Ａ点と称する）の電位は抵抗素
子４とFET6と接続点（以後Ｂ点と称する）の電位と一致
するまで上昇する。一方、FET6の抵抗素子５の接続点
（以後Ｃ点と称する）の電位は差動増幅器10とFET6の働
きにより抵抗網７の出力電圧の一つであるV163と一致す
るまで上昇または下降する。今、抵抗素子4,5,71,72,73
のおのおのの抵抗値が全て同一で、Ｒであるとする。ま
た、第２の電源端子２の電位を基準（Ov）とし、第１の
電源端子１の電位をV1とする。抵抗素子73に流れる電流
Ｉは となる。この電流Ｉは抵抗素子71,72にも流れるので、
出力電圧V161,V162はおのおの となる。一方、前述のとおりＣ点の電位とV163が一致す
るように差動増幅器10とFET6が動作するので、抵抗素子
５に流れる電流Ｉ′は となる。この電流Ｉ′は抵抗素子４にも流れるが、抵抗
素子４と５は同じ抵抗値であるから抵抗素子４の両端に
発生する電位差もV163に等しくなる。したがって、Ｂ点
の電位VBは VB＝V1−V163 ……（５） となるが、前述のとおり、差動増幅器９とFET8の動作に
よりこの電位VBはＡ点の電位V161と一致する。
ては制御端子３にはFET11を充分深く導通させ得る電圧
が印加される。この結果FET11→FET8→抵抗網７の電流
径路が発生するが、差動増幅器９とFET8の働きにより抵
抗網７とFET8の接続点（Ａ点と称する）の電位は抵抗素
子４とFET6と接続点（以後Ｂ点と称する）の電位と一致
するまで上昇する。一方、FET6の抵抗素子５の接続点
（以後Ｃ点と称する）の電位は差動増幅器10とFET6の働
きにより抵抗網７の出力電圧の一つであるV163と一致す
るまで上昇または下降する。今、抵抗素子4,5,71,72,73
のおのおのの抵抗値が全て同一で、Ｒであるとする。ま
た、第２の電源端子２の電位を基準（Ov）とし、第１の
電源端子１の電位をV1とする。抵抗素子73に流れる電流
Ｉは となる。この電流Ｉは抵抗素子71,72にも流れるので、
出力電圧V161,V162はおのおの となる。一方、前述のとおりＣ点の電位とV163が一致す
るように差動増幅器10とFET6が動作するので、抵抗素子
５に流れる電流Ｉ′は となる。この電流Ｉ′は抵抗素子４にも流れるが、抵抗
素子４と５は同じ抵抗値であるから抵抗素子４の両端に
発生する電位差もV163に等しくなる。したがって、Ｂ点
の電位VBは VB＝V1−V163 ……（５） となるが、前述のとおり、差動増幅器９とFET8の動作に
よりこの電位VBはＡ点の電位V161と一致する。
VB＝V161 ……（６） （３）式，（５）式，（６）式より次式が得られる。
したがって、本実施例の回路により、V1の分圧が達成
されると理解できるが、（７）式を見て明らかなよう
に、本実施例においては、その出力に電流遮断用のFET1
1の抵抗値は現れない。したがって、従来技術で問題と
なっていた分圧電圧の温度による変動は発生しないこと
がわかる。また、FET11の抵抗値が出力電圧の式の中に
現れないので、FET11の抵抗値を著しく小さくする必要
もないため、FET11は集積回路上に容易に形成すること
が可能となり、かつ集積回路化した場合でも高い精度の
分圧が得られることも理解できよう。
されると理解できるが、（７）式を見て明らかなよう
に、本実施例においては、その出力に電流遮断用のFET1
1の抵抗値は現れない。したがって、従来技術で問題と
なっていた分圧電圧の温度による変動は発生しないこと
がわかる。また、FET11の抵抗値が出力電圧の式の中に
現れないので、FET11の抵抗値を著しく小さくする必要
もないため、FET11は集積回路上に容易に形成すること
が可能となり、かつ集積回路化した場合でも高い精度の
分圧が得られることも理解できよう。
次に、待機時について述べる。待機時においては制御
端子３には、FET11を遮断させ得る電圧が印加される。
この結果、抵抗網７には電流が流れなくなり、出力電圧
V161,V162,V163は0vとなる。差動増幅器10とFET6の動作
によりＣ点の電位とV163は一致するようにされているた
め、Ｃ点の電位もOvとなる。つまり抵抗素子５に流れて
いた電流も同時に遮断される。この結果、第１の電源端
子１と第２の電源端子２の間には電流は流れなくなり、
待機時の低消費電化が達成されることがわかる。
端子３には、FET11を遮断させ得る電圧が印加される。
この結果、抵抗網７には電流が流れなくなり、出力電圧
V161,V162,V163は0vとなる。差動増幅器10とFET6の動作
によりＣ点の電位とV163は一致するようにされているた
め、Ｃ点の電位もOvとなる。つまり抵抗素子５に流れて
いた電流も同時に遮断される。この結果、第１の電源端
子１と第２の電源端子２の間には電流は流れなくなり、
待機時の低消費電化が達成されることがわかる。
第２図は本発明の第２の実施例の電圧分圧回路の回路
図である。
図である。
本実施例では、第１の実施例のFET11がなく、代り
に、制御端子３がゲートに接続されたＰチャネル型FET1
2とＮチャネル型FET13が第１の電源端子１と差動増幅器
９の出力端子の間に設けられている。
に、制御端子３がゲートに接続されたＰチャネル型FET1
2とＮチャネル型FET13が第１の電源端子１と差動増幅器
９の出力端子の間に設けられている。
第１図と第２図の実施例の違いは第１図では抵抗網７
に流れる電流を遮断するためにFET11を有したが、第２
図の回路ではFET8にその役割を兼ねさせている点にあ
る。すなわち、まず通常動作時には制御端子３にはFET1
3を導通、FET12を遮断するような電圧が印加される。こ
の結果、第２図の回路は第１図の回路の通常動作時と実
質的に同一となり、第１図の回路と同様の分圧を行う。
に流れる電流を遮断するためにFET11を有したが、第２
図の回路ではFET8にその役割を兼ねさせている点にあ
る。すなわち、まず通常動作時には制御端子３にはFET1
3を導通、FET12を遮断するような電圧が印加される。こ
の結果、第２図の回路は第１図の回路の通常動作時と実
質的に同一となり、第１図の回路と同様の分圧を行う。
次に、待機時には制御端子３にはFET13を遮断、FET12
を導通させるような電圧が印加される。この結果FET8の
ゲートにはFET12を経由して第１の電源端子１の電圧が
印加され、FET8は遮断される。このため抵抗網７には電
流が流れなくなり差動増幅器10とFET6の動作で抵抗素子
５にも電流が流れなくなって、待機時の低消費電力化が
達成される。本実施例では第１図の実施例と比較して抵
抗網７に対して直列に接続されているFETの数がFET11、
一つ分少ないため直列に接続されているFETの抵抗値が
減る分、FET8がさらに高抵抗でも良いという利点を有し
ている。
を導通させるような電圧が印加される。この結果FET8の
ゲートにはFET12を経由して第１の電源端子１の電圧が
印加され、FET8は遮断される。このため抵抗網７には電
流が流れなくなり差動増幅器10とFET6の動作で抵抗素子
５にも電流が流れなくなって、待機時の低消費電力化が
達成される。本実施例では第１図の実施例と比較して抵
抗網７に対して直列に接続されているFETの数がFET11、
一つ分少ないため直列に接続されているFETの抵抗値が
減る分、FET8がさらに高抵抗でも良いという利点を有し
ている。
第３図は本発明の第３の実施例の電圧分圧回路の回路
図である。
図である。
本実施例では、回路網７が、FET8と第２の電源端子２
との間と互に並列に接続された抵抗素子74,76,78と、一
端が抵抗素子76に、他端が抵抗素子74,78にそれぞれ接
続された抵抗素子75,77で構成されている。
との間と互に並列に接続された抵抗素子74,76,78と、一
端が抵抗素子76に、他端が抵抗素子74,78にそれぞれ接
続された抵抗素子75,77で構成されている。
今、抵抗素子4,74,76の抵抗値を２×Ｒとし、抵抗素
子5,75,77,78の抵抗値をＲとする。また、第２の電源端
子２の電位を基準（Ov）とし、第１の電源端子１の電位
をV1とする。
子5,75,77,78の抵抗値をＲとする。また、第２の電源端
子２の電位を基準（Ov）とし、第１の電源端子１の電位
をV1とする。
第１図の実施例と本実施例の違いは抵抗網７の構成方
法と各抵抗素子の値である。
法と各抵抗素子の値である。
まず、通常動作時について述べる。通常動作時には制
御端子３にはFET11を充分深く導通させ得る電圧が印加
される。この時FET11に流れる電流をＩとすると、出力
端子161と第２の電源端子２の間の合成抵抗はＲなので V161＝Ｉ×Ｒ ……（８） となる。この電流Ｉは抵抗素子74と75におのおの等分さ
れて流れる。さらに、抵抗素子75に流れた電流は抵抗素
子76と77に等分されて流れるので となる。このとき、差動増幅器10とFET6がFET6と抵抗素
子５の接続点（以下Ｃ点と称する）の電位を一致させる
ように動作するので抵抗素子５に流れる電流Ｉ′は となる。この電流Ｉ′は抵抗素子４にも流れるので抵抗
素子４とFET6の接続点（以下Ｂ点と称する）の電位VBは VB＝V1−２×Ｒ×Ｉ′＝V1−Ｉ×Ｒ ……（11） となる。一方、差動増幅器９とFET8は電位VBと出力電位
V161が一致するように動作するので（８）式と（11）式
より （８）式，（９）式、（12）式より出力電圧V161,V162,
V163は次式のようになる。
御端子３にはFET11を充分深く導通させ得る電圧が印加
される。この時FET11に流れる電流をＩとすると、出力
端子161と第２の電源端子２の間の合成抵抗はＲなので V161＝Ｉ×Ｒ ……（８） となる。この電流Ｉは抵抗素子74と75におのおの等分さ
れて流れる。さらに、抵抗素子75に流れた電流は抵抗素
子76と77に等分されて流れるので となる。このとき、差動増幅器10とFET6がFET6と抵抗素
子５の接続点（以下Ｃ点と称する）の電位を一致させる
ように動作するので抵抗素子５に流れる電流Ｉ′は となる。この電流Ｉ′は抵抗素子４にも流れるので抵抗
素子４とFET6の接続点（以下Ｂ点と称する）の電位VBは VB＝V1−２×Ｒ×Ｉ′＝V1−Ｉ×Ｒ ……（11） となる。一方、差動増幅器９とFET8は電位VBと出力電位
V161が一致するように動作するので（８）式と（11）式
より （８）式，（９）式、（12）式より出力電圧V161,V162,
V163は次式のようになる。
したがって、本実施例の回路によりV1の分圧が達成で
きると理解できるが、（13）式も（７）式と同様にその
出力に電流遮断用のFET11の抵抗値は現れない。したが
って、本実施例においても従来技術で問題となっていた
分圧電圧の温度による変動は発生しないことがわかる。
また、FET11の抵抗値が出力電圧の式の中に現れないの
でFET11の抵抗値を著しく小さくする必要も無いため、F
ET11は集積回路上に容易に形成が可能となり、かつ集積
回路化した場合でも高い精度の分圧が得られることが理
解できよう。
きると理解できるが、（13）式も（７）式と同様にその
出力に電流遮断用のFET11の抵抗値は現れない。したが
って、本実施例においても従来技術で問題となっていた
分圧電圧の温度による変動は発生しないことがわかる。
また、FET11の抵抗値が出力電圧の式の中に現れないの
でFET11の抵抗値を著しく小さくする必要も無いため、F
ET11は集積回路上に容易に形成が可能となり、かつ集積
回路化した場合でも高い精度の分圧が得られることが理
解できよう。
次に、待機時について述べる。待機時においては制御
端子３にはFET11を遮断させ得る電圧が印加される。こ
の結果、抵抗網７には電流が流れなくなり、出力電圧V
161V162,V163はOvとなる。差動増幅器10とFET6の動作に
よりＣ点の電位と出力電位V162は一致するようにされて
いるためＣ点の電位もOvとなる。つまり、、抵抗素子５
に流れていた電流も同時に遮断され低消費電力化が達成
される。
端子３にはFET11を遮断させ得る電圧が印加される。こ
の結果、抵抗網７には電流が流れなくなり、出力電圧V
161V162,V163はOvとなる。差動増幅器10とFET6の動作に
よりＣ点の電位と出力電位V162は一致するようにされて
いるためＣ点の電位もOvとなる。つまり、、抵抗素子５
に流れていた電流も同時に遮断され低消費電力化が達成
される。
なお、第１図および第２図の実施例において電流遮断
の方法としてFETを直列に挿入した例（第１図）と電流
値制御用のFETと差動増幅器の帰還径路を制御した例
（第２図）が述べられているが、本発明はこれらに限定
されず他のいかなる方法でも良いことは明らかである。
また、抵抗網およびその抵抗値についても必ずしも実施
例に拘束される必要はなく、本発明はその請求範囲を逸
脱しない範囲において種々の実施方法が考えられ、その
利用分野は広く、それにより得られる利益は多大なもの
である。
の方法としてFETを直列に挿入した例（第１図）と電流
値制御用のFETと差動増幅器の帰還径路を制御した例
（第２図）が述べられているが、本発明はこれらに限定
されず他のいかなる方法でも良いことは明らかである。
また、抵抗網およびその抵抗値についても必ずしも実施
例に拘束される必要はなく、本発明はその請求範囲を逸
脱しない範囲において種々の実施方法が考えられ、その
利用分野は広く、それにより得られる利益は多大なもの
である。
以上説明したように本発明は、分圧電圧を発生する抵
抗網とは別に抵抗網またはその一部と同じ電流条件の抵
抗素子を用意し、抵抗網にかかる電圧と別に用意された
抵抗素子にかかる電圧との和が電源端子間にかかる電圧
と一致するよう設定して電流遮断用のFETの抵抗値を無
視できるようにしたことにより、従来回路において問題
であった分圧電圧の温度による変動を無くすことが可能
となり、また電流遮断用FETの抵抗値は無視できるためF
ETの大きさを大きくする必要が無く、高い精度を有しな
がら集積回路化に適した電圧分圧回路を提供できるとい
う効果もある。
抗網とは別に抵抗網またはその一部と同じ電流条件の抵
抗素子を用意し、抵抗網にかかる電圧と別に用意された
抵抗素子にかかる電圧との和が電源端子間にかかる電圧
と一致するよう設定して電流遮断用のFETの抵抗値を無
視できるようにしたことにより、従来回路において問題
であった分圧電圧の温度による変動を無くすことが可能
となり、また電流遮断用FETの抵抗値は無視できるためF
ETの大きさを大きくする必要が無く、高い精度を有しな
がら集積回路化に適した電圧分圧回路を提供できるとい
う効果もある。
第１図は本発明の第１の実施例の電圧分圧回路の回路
図、第２図は本発明の第２の実施例の電圧分圧回路の回
路図、第３図は本発明の第３の実施例の電圧分圧回路の
回路図、第４図は電圧分圧回路の従来例の回路図であ
る。 １……第１の電源端子、２……第２の電源端子、 ３……制御端子、 4,5,71,72,73,74,75,76,77,78,151,152,153,154……抵
抗素子、 7,15,……抵抗網、6,13……Ｎチャネル型FET、8,11,12,
14……Ｐチャネル型FET、9,10……差動増幅器、161,16
2,163……出力端子。
図、第２図は本発明の第２の実施例の電圧分圧回路の回
路図、第３図は本発明の第３の実施例の電圧分圧回路の
回路図、第４図は電圧分圧回路の従来例の回路図であ
る。 １……第１の電源端子、２……第２の電源端子、 ３……制御端子、 4,5,71,72,73,74,75,76,77,78,151,152,153,154……抵
抗素子、 7,15,……抵抗網、6,13……Ｎチャネル型FET、8,11,12,
14……Ｐチャネル型FET、9,10……差動増幅器、161,16
2,163……出力端子。
Claims (1)
- 【請求項１】第１の電源端子と、第２の電源端子と、制
御端子と、第１の電源端子に一端が接続された第１の抵
抗素子と、第２の電源端子に一端が接続された第２の抵
抗素子と、第１の抵抗素子の他端と第２の抵抗素子の他
端の間に直列に接続された第１の電界効果トランジスタ
と、少なくとも二つの抵抗素子により構成され、第１の
端子と第２の端子を有し、第１の端子と第２の端子に印
加された電圧を漸増する電圧群に分割する抵抗網で、第
１の端子が第２の電源端子に接続された抵抗網と、前記
抵抗網の第２の端子と第１の電源端子の間に直列に接続
された第２の電界効果トランジスタと、第１の抵抗素子
と第１の電界効果トランジスタの接続点の電位と、前記
抵抗網の第２の端子の電位を比較し、その差分を増幅し
て第２の電界効果トランジスタのゲートに印加する第１
の差動増幅器と、第２の抵抗素子と第１の電界効果トラ
ンジスタの接続点の電位と、前記抵抗網の分圧出力の一
つとを比較し、その差分を増幅して第１の電界効果トラ
ンジスタのゲートに印加する第２の差動増幅器と、前記
制御端子に印加される制御信号により、第２の電界効果
トランジスタに流れる電流を導通または遮断するよう制
御する制御回路とを有する電圧分圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7251589A JP2715531B2 (ja) | 1989-03-24 | 1989-03-24 | 電圧分圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7251589A JP2715531B2 (ja) | 1989-03-24 | 1989-03-24 | 電圧分圧回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02250514A JPH02250514A (ja) | 1990-10-08 |
| JP2715531B2 true JP2715531B2 (ja) | 1998-02-18 |
Family
ID=13491551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7251589A Expired - Lifetime JP2715531B2 (ja) | 1989-03-24 | 1989-03-24 | 電圧分圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2715531B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7872519B2 (en) | 2008-04-22 | 2011-01-18 | Seiko Instruments Inc. | Voltage divider circuit |
-
1989
- 1989-03-24 JP JP7251589A patent/JP2715531B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02250514A (ja) | 1990-10-08 |
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