JPH05264612A - 比較器回路 - Google Patents
比較器回路Info
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- JPH05264612A JPH05264612A JP4359149A JP35914992A JPH05264612A JP H05264612 A JPH05264612 A JP H05264612A JP 4359149 A JP4359149 A JP 4359149A JP 35914992 A JP35914992 A JP 35914992A JP H05264612 A JPH05264612 A JP H05264612A
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- JP
- Japan
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- circuit
- voltage
- inverter
- nmos transistor
- comparator circuit
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/011—Modifications of generator to compensate for variations in physical values, e.g. voltage, temperature
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger
Landscapes
- Manipulation Of Pulses (AREA)
- Measurement Of Current Or Voltage (AREA)
Abstract
(57)【要約】
【目的】 多数の部品を使用せず、ダイ上の大きな面積
を占有せずかつ電流バイアスを必要としないゼロ温度係
数ヒステリシス型比較器回路を実現する。 【構成】 入力インバータ段（１６）および電圧基準回
路を有するシングルエンデッド入力比較器回路（１０）
が提供される。電圧基準回路はインバータ段に現れる電
圧を変調し、それにより該インバータ段のスイッチング
しきい値電圧レベルを変え、かつ比較器回路のためのヒ
ステリシスを提供する。さらに、インバータ段および電
圧基準回路に使用されるトランジスタの幅および長さを
適切に選択することにより、該比較器回路のためのゼロ
温度係数が達成される。
を占有せずかつ電流バイアスを必要としないゼロ温度係
数ヒステリシス型比較器回路を実現する。 【構成】 入力インバータ段（１６）および電圧基準回
路を有するシングルエンデッド入力比較器回路（１０）
が提供される。電圧基準回路はインバータ段に現れる電
圧を変調し、それにより該インバータ段のスイッチング
しきい値電圧レベルを変え、かつ比較器回路のためのヒ
ステリシスを提供する。さらに、インバータ段および電
圧基準回路に使用されるトランジスタの幅および長さを
適切に選択することにより、該比較器回路のためのゼロ
温度係数が達成される。
Description
【０００１】
【産業上の利用分野】この発明は回路に関し、かつ、よ
り詳細には、ヒステリシスを有する比較器回路に関す
る。
り詳細には、ヒステリシスを有する比較器回路に関す
る。
【０００２】
【従来の技術】ヒステリシスを有する比較器回路は２つ
のスイッチングしきい値レベルを有する比較器であり、
これら２つのスイッチングしきい値レベルは、高（ｕｐ
ｐｅｒ）スイッチング電圧レベルおよび低（ｌｏｗｅ
ｒ）スイッチング電圧レベルであり、該高電圧レベルは
該低電圧レベルよりも大きい。特に、もし該比較器の前
の出力論理状態が論理ローであれば、該比較器は入力電
圧が高しきい値電圧レベルを超えた時に論理状態を切り
替える。しかしながら、もし該比較器の前の出力論理状
態が論理ハイであれば、該比較器は入力電圧が低しきい
値電圧レベルより低くなった時に論理状態を切り替え
る。このようにしてヒステリシスが達成されるものと理
解されている。
のスイッチングしきい値レベルを有する比較器であり、
これら２つのスイッチングしきい値レベルは、高（ｕｐ
ｐｅｒ）スイッチング電圧レベルおよび低（ｌｏｗｅ
ｒ）スイッチング電圧レベルであり、該高電圧レベルは
該低電圧レベルよりも大きい。特に、もし該比較器の前
の出力論理状態が論理ローであれば、該比較器は入力電
圧が高しきい値電圧レベルを超えた時に論理状態を切り
替える。しかしながら、もし該比較器の前の出力論理状
態が論理ハイであれば、該比較器は入力電圧が低しきい
値電圧レベルより低くなった時に論理状態を切り替え
る。このようにしてヒステリシスが達成されるものと理
解されている。
【０００３】また、そのスイッチング電圧レベルが温度
に対して独立であるヒステリシスを有する比較器を提供
することも望ましい。ヒステリシスを備えたゼロ温度係
数比較器回路を提供するための典型的な回路は、Ａｌａ
ｎ Ｂ．Ｇｒｅｂｅｎｅによる、１９８４年、Ｊｏｈｎ
Ｗｉｌｅｙ ＆ Ｓｏｎｓの、“Ｂｉｐｏｌａｒａｎ
ｄ ＭＯＳ Ａｎａｌｏｇ Ｉｎｔｅｇｒａｔｅｄ Ｃ
ｉｒｃｕｉｔ Ｄｅｓｉｇｎ”と題するテキストブック
に開示されている。特に、５５９ページの第１１．１５
図は、より低いスイッチングしきい値を提供するために
スイッチＳ２を閉じて抵抗ＲＣを短絡することにより比
較器の反転入力における電圧を調整する回路を示してい
る。
に対して独立であるヒステリシスを有する比較器を提供
することも望ましい。ヒステリシスを備えたゼロ温度係
数比較器回路を提供するための典型的な回路は、Ａｌａ
ｎ Ｂ．Ｇｒｅｂｅｎｅによる、１９８４年、Ｊｏｈｎ
Ｗｉｌｅｙ ＆ Ｓｏｎｓの、“Ｂｉｐｏｌａｒａｎ
ｄ ＭＯＳ Ａｎａｌｏｇ Ｉｎｔｅｇｒａｔｅｄ Ｃ
ｉｒｃｕｉｔ Ｄｅｓｉｇｎ”と題するテキストブック
に開示されている。特に、５５９ページの第１１．１５
図は、より低いスイッチングしきい値を提供するために
スイッチＳ２を閉じて抵抗ＲＣを短絡することにより比
較器の反転入力における電圧を調整する回路を示してい
る。
【０００４】
【発明が解決しようとする課題】しかしながら、この回
路は多数の部品を含み、大きなサイズのダイ領域を消費
し、かつ電流バイアスを必要とする。
路は多数の部品を含み、大きなサイズのダイ領域を消費
し、かつ電流バイアスを必要とする。
【０００５】従って、ヒステリシスを有する改良された
ゼロ温度係数の比較器回路の必要性が存在する。
ゼロ温度係数の比較器回路の必要性が存在する。
【０００６】
【課題を解決するための手段および作用】要約すると、
入力端子および出力端子を有する比較器回路が提供さ
れ、該比較器回路は、入力および出力を有するインバー
タ回路を具備し、該インバータ回路の入力は前記比較器
回路の入力端子に接続され、該インバータ回路は第１の
供給端子に現れる電圧と第１の回路ノードに現れる電圧
との間で動作するよう接続されている。前記比較器回路
はまた、前記比較器回路の出力端子に現れる論理信号に
応答しかつ第２の供給電圧端子および前記第１の回路ノ
ードの間に接続されて前記インバータ回路の間に現れる
電圧を変調する電圧基準回路、および前記インバータ回
路の出力と前記比較器回路の出力端子との間に接続され
た増幅器を具備する。
入力端子および出力端子を有する比較器回路が提供さ
れ、該比較器回路は、入力および出力を有するインバー
タ回路を具備し、該インバータ回路の入力は前記比較器
回路の入力端子に接続され、該インバータ回路は第１の
供給端子に現れる電圧と第１の回路ノードに現れる電圧
との間で動作するよう接続されている。前記比較器回路
はまた、前記比較器回路の出力端子に現れる論理信号に
応答しかつ第２の供給電圧端子および前記第１の回路ノ
ードの間に接続されて前記インバータ回路の間に現れる
電圧を変調する電圧基準回路、および前記インバータ回
路の出力と前記比較器回路の出力端子との間に接続され
た増幅器を具備する。
【０００７】本発明は添付の図面と共に以下の詳細な説
明を参照することによりさらによく理解できるであろ
う。
明を参照することによりさらによく理解できるであろ
う。
【０００８】
【実施例】単一の図面である図１を参照すると、入力端
子１２および出力端子１４を有する比較器回路１０の部
分的ブロック回路図が示されている。該比較器回路は、
入力が端子１２に接続されかつ回路ノード１８において
得られる出力を有するインバータ１６を含んでいる。イ
ンバータ１６は比較器回路１０の入力段を形成すること
が理解される。
子１２および出力端子１４を有する比較器回路１０の部
分的ブロック回路図が示されている。該比較器回路は、
入力が端子１２に接続されかつ回路ノード１８において
得られる出力を有するインバータ１６を含んでいる。イ
ンバータ１６は比較器回路１０の入力段を形成すること
が理解される。
【０００９】インバータ１６はＰＭＯＳトランジスタ２
０およびＮＭＯＳトランジスタ２２を含み、ＰＭＯＳト
ランジスタ２０はソース電極が動作電圧ＶＤＤが印加さ
れる第１の電源電圧端子に接続され、かつゲート電極が
入力端子１２に接続されている。ＰＭＯＳトランジスタ
２０のドレイン電極はＮＭＯＳトランジスタ２２のドレ
イン電極に接続され、これら共通のドレイン電極は回路
ノード１８におけるインバータ１６の出力を形成する。
ＮＭＯＳトランジスタ２２のゲート電極は入力端子１２
に接続され、一方ＮＭＯＳトランジスタ２２のソース電
極は回路ノード２３に接続されている。トランジスタ２
０および２２のバックゲート電極はそれぞれトランジス
タ２０および２２のソース電極に接続されている。
０およびＮＭＯＳトランジスタ２２を含み、ＰＭＯＳト
ランジスタ２０はソース電極が動作電圧ＶＤＤが印加さ
れる第１の電源電圧端子に接続され、かつゲート電極が
入力端子１２に接続されている。ＰＭＯＳトランジスタ
２０のドレイン電極はＮＭＯＳトランジスタ２２のドレ
イン電極に接続され、これら共通のドレイン電極は回路
ノード１８におけるインバータ１６の出力を形成する。
ＮＭＯＳトランジスタ２２のゲート電極は入力端子１２
に接続され、一方ＮＭＯＳトランジスタ２２のソース電
極は回路ノード２３に接続されている。トランジスタ２
０および２２のバックゲート電極はそれぞれトランジス
タ２０および２２のソース電極に接続されている。
【００１０】トランジスタ２４および２８は比較器回路
１０の内部基準およびヒステリシスを提供する。ＮＭＯ
Ｓトランジスタ２４のドレイン電極は回路ノード２３に
かつＮＭＯＳトランジスタ２８のソース電極に接続さ
れ、一方ＮＭＯＳトランジスタ２４のゲート電極は入力
端子１２に接続されている。ＮＭＯＳトランジスタ２４
のソース電極はグランドに戻されている。ＮＭＯＳトラ
ンジスタ２８のドレイン電極は動作電圧ＶＣＣに接続さ
れ、一方そのゲート電極は出力端子１４に接続されてい
る。また、トランジスタ２４および２８のバックゲート
電極はそれぞれトランジスタ２４および２８のソース電
極に接続されている。
１０の内部基準およびヒステリシスを提供する。ＮＭＯ
Ｓトランジスタ２４のドレイン電極は回路ノード２３に
かつＮＭＯＳトランジスタ２８のソース電極に接続さ
れ、一方ＮＭＯＳトランジスタ２４のゲート電極は入力
端子１２に接続されている。ＮＭＯＳトランジスタ２４
のソース電極はグランドに戻されている。ＮＭＯＳトラ
ンジスタ２８のドレイン電極は動作電圧ＶＣＣに接続さ
れ、一方そのゲート電極は出力端子１４に接続されてい
る。また、トランジスタ２４および２８のバックゲート
電極はそれぞれトランジスタ２４および２８のソース電
極に接続されている。
【００１１】さらに、増幅器２６は回路ノード１８に接
続された入力、および出力端子１４に接続された出力を
有する。また、電圧ＶＦは実質的に回路ノード２３に現
れる電圧に等しい。
続された入力、および出力端子１４に接続された出力を
有する。また、電圧ＶＦは実質的に回路ノード２３に現
れる電圧に等しい。
【００１２】トランジスタ２０および２２の幅および長
さによって決定される、インバータ１６のスイッチング
しきい値電圧レベル（トリップポイント）は、トランジ
スタ２０のソース電極とトランジスタ２２のソース電極
との間に現れる電圧の分数または一部（ｆｒａｃｔｉｏ
ｎ）となるよう設定される。あるいは等価的には、電圧
ＶＤＤおよび回路ノード２３に現れる電圧（Ｖ２３）と
の間の電圧差の分数とされる。例えば、インバータ１６
のスイッチングしきい値電圧レベルはＶＤＤおよびＶ
２３の間の中間点電圧にセットすることができ、これは
（ＶＤＤ−Ｖ２３）／２として表すことができる。
さによって決定される、インバータ１６のスイッチング
しきい値電圧レベル（トリップポイント）は、トランジ
スタ２０のソース電極とトランジスタ２２のソース電極
との間に現れる電圧の分数または一部（ｆｒａｃｔｉｏ
ｎ）となるよう設定される。あるいは等価的には、電圧
ＶＤＤおよび回路ノード２３に現れる電圧（Ｖ２３）と
の間の電圧差の分数とされる。例えば、インバータ１６
のスイッチングしきい値電圧レベルはＶＤＤおよびＶ
２３の間の中間点電圧にセットすることができ、これは
（ＶＤＤ−Ｖ２３）／２として表すことができる。
【００１３】本発明は回路ノード２３に現れる電圧（Ｖ
Ｆ）を変えることにより、インバータ１６のスイッチン
グしきい値電圧レベルはそれに応じて変えることが可能
なことを認識する。その結果、高（ｕｐｐｅｒ）スイッ
チングしきい値電圧レベルおよび低（ｌｏｗｅｒ）スイ
ッチングしきい値電圧レベルを与えることができ、それ
により比較器回路１０のためのヒステリシスが提供され
る。
Ｆ）を変えることにより、インバータ１６のスイッチン
グしきい値電圧レベルはそれに応じて変えることが可能
なことを認識する。その結果、高（ｕｐｐｅｒ）スイッ
チングしきい値電圧レベルおよび低（ｌｏｗｅｒ）スイ
ッチングしきい値電圧レベルを与えることができ、それ
により比較器回路１０のためのヒステリシスが提供され
る。
【００１４】初めに、電圧ＶＩＮのスタート位置が高入
力しきい値電圧よりも高くかつ電圧ＶＯＵＴがそれに応
じて論理ローの電圧であると仮定する。この場合、ＮＭ
ＯＳトランジスタ２８は不作動とされかつ回路ノード２
３における電圧は実質的にゼロボルトに等しくなる。こ
れによってインバータ１６は実質的にＶＤＤ／２に等し
いしきい値電圧でスイッチングするようにセットされ、
このしきい値電圧は低しきい値電圧レベル（ＶＬ）とし
て知られている。従って、電圧ＶＩＮが電圧ＶＬより低
下すると、インバータ１６は切り替わりかつ電圧Ｖ
ＯＵＴは論理ローの電圧レベルから論理ハイの電圧レベ
ルに遷移し、それによりＮＭＯＳトランジスタ２８をタ
ーンオンする。いったんトランジスタ２８がターンオン
すると、トランジスタ２８および２４は電圧ＶＣＣに関
して電圧分割器を形成し、これは回路ノード２３に電圧
ＶＦで示される所定の電圧を生じさせる。従って、回路
ノード２３に現れる電圧は実質的にゼロの電圧から電圧
ＶＦに増大し、この電圧ＶＦはトランジスタ２８および
２４の大きさの比率によって決定される。これによって
今やインバータ１６に対する新しいスイッチングしきい
値電圧レベルが設定され、該しきい値電圧レベルは高し
きい値レベル（ＶＵ）として知られている。回路ノード
２３における電圧が増大したから、電圧ＶＵは電圧ＶＬ
よりも大きいことが理解される。その結果、比較器回路
１０に対してヒステリシスが達成されるが、これはイン
バータ１６の出力を論理ハイの状態から論理ローの状態
に切り替えさせるためには今や電圧ＶＩＮが（電圧ＶＬ
ではなく）電圧ＶＵを超えなければならないからであ
る。
力しきい値電圧よりも高くかつ電圧ＶＯＵＴがそれに応
じて論理ローの電圧であると仮定する。この場合、ＮＭ
ＯＳトランジスタ２８は不作動とされかつ回路ノード２
３における電圧は実質的にゼロボルトに等しくなる。こ
れによってインバータ１６は実質的にＶＤＤ／２に等し
いしきい値電圧でスイッチングするようにセットされ、
このしきい値電圧は低しきい値電圧レベル（ＶＬ）とし
て知られている。従って、電圧ＶＩＮが電圧ＶＬより低
下すると、インバータ１６は切り替わりかつ電圧Ｖ
ＯＵＴは論理ローの電圧レベルから論理ハイの電圧レベ
ルに遷移し、それによりＮＭＯＳトランジスタ２８をタ
ーンオンする。いったんトランジスタ２８がターンオン
すると、トランジスタ２８および２４は電圧ＶＣＣに関
して電圧分割器を形成し、これは回路ノード２３に電圧
ＶＦで示される所定の電圧を生じさせる。従って、回路
ノード２３に現れる電圧は実質的にゼロの電圧から電圧
ＶＦに増大し、この電圧ＶＦはトランジスタ２８および
２４の大きさの比率によって決定される。これによって
今やインバータ１６に対する新しいスイッチングしきい
値電圧レベルが設定され、該しきい値電圧レベルは高し
きい値レベル（ＶＵ）として知られている。回路ノード
２３における電圧が増大したから、電圧ＶＵは電圧ＶＬ
よりも大きいことが理解される。その結果、比較器回路
１０に対してヒステリシスが達成されるが、これはイン
バータ１６の出力を論理ハイの状態から論理ローの状態
に切り替えさせるためには今や電圧ＶＩＮが（電圧ＶＬ
ではなく）電圧ＶＵを超えなければならないからであ
る。
【００１５】さらに、もし電圧ＶＩＮが増大して電圧Ｖ
Ｕを超えればインバータ１６は切り替わりかつ電圧Ｖ
ＯＵＴは論理ハイの電圧レベルから論理ローの電圧レベ
ルに遷移し、それによりＮＭＯＳトランジスタ２８をタ
ーンオフする。いったんトランジスタ２８がターンオフ
すると、回路ノード２３における電圧は実質的にゼロボ
ルトに等しくなりかつ比較器回路１０は今や前に述べた
その低しきい値電圧レベル（ＶＬ）においてスイッチン
グするようにセットし戻される。
Ｕを超えればインバータ１６は切り替わりかつ電圧Ｖ
ＯＵＴは論理ハイの電圧レベルから論理ローの電圧レベ
ルに遷移し、それによりＮＭＯＳトランジスタ２８をタ
ーンオフする。いったんトランジスタ２８がターンオフ
すると、回路ノード２３における電圧は実質的にゼロボ
ルトに等しくなりかつ比較器回路１０は今や前に述べた
その低しきい値電圧レベル（ＶＬ）においてスイッチン
グするようにセットし戻される。
【００１６】増幅器２６は実質的に回路ノード１８に生
ずる電圧を増大し、それにより回路ノード１８に現れる
電圧が電圧ＶＬに近い場合にＮＭＯＳトランジスタ２８
のゲートを高電圧（ＶＤＤ）に保持する。
ずる電圧を増大し、それにより回路ノード１８に現れる
電圧が電圧ＶＬに近い場合にＮＭＯＳトランジスタ２８
のゲートを高電圧（ＶＤＤ）に保持する。
【００１７】要するに、回路ノード２３に現れる電圧は
第１の電圧（グランド基準）と第２の電圧（ＶＦ）との
間で変調されインバータ１６のスイッチングしきい値電
圧レベルを変える。これは、従って、比較器回路１０の
ための必要なヒステリシスを提供する。
第１の電圧（グランド基準）と第２の電圧（ＶＦ）との
間で変調されインバータ１６のスイッチングしきい値電
圧レベルを変える。これは、従って、比較器回路１０の
ための必要なヒステリシスを提供する。
【００１８】電圧ＶＬ，ＶＵおよびＶＦを決定するため
の詳細な解析手法を次に示す。まず、下部トリップ点
（ＶＬ）について解くため、ＩＤＳ（２０）＝Ｉ
ＤＳ（２２）とする。これにより、次式が得られる。 （Ｗ２０／Ｌ２０）＊（ｋｐ／２）＊（ＶＤＤ−ＶＩＮ−ＶＴｐ）２＝ （Ｗ２２／Ｌ２２）＊（ｋｎ／２）＊（ＶＩＮ−ＶＴｎ）２ この場合、Ｗ２０およびＷ２２はそれぞれトランジスタ
２０および２２の幅であり、Ｌ２０およびＬ２２はそれ
ぞれトランジスタ２０および２２の長さであり、ＶＴｐ
はＰＭＯＳトランジスタ２０のしきい値電圧であり、Ｖ
ＴｎはＮＭＯＳトランジスタ２２のしきい値電圧であ
り、そしてｋｐおよびｋｎはそれぞれＰＭＯＳランジス
タ２０およびＮＭＯＳトランジスタ２２のためのトラン
スコンダクタンス・パラメータである。
の詳細な解析手法を次に示す。まず、下部トリップ点
（ＶＬ）について解くため、ＩＤＳ（２０）＝Ｉ
ＤＳ（２２）とする。これにより、次式が得られる。 （Ｗ２０／Ｌ２０）＊（ｋｐ／２）＊（ＶＤＤ−ＶＩＮ−ＶＴｐ）２＝ （Ｗ２２／Ｌ２２）＊（ｋｎ／２）＊（ＶＩＮ−ＶＴｎ）２ この場合、Ｗ２０およびＷ２２はそれぞれトランジスタ
２０および２２の幅であり、Ｌ２０およびＬ２２はそれ
ぞれトランジスタ２０および２２の長さであり、ＶＴｐ
はＰＭＯＳトランジスタ２０のしきい値電圧であり、Ｖ
ＴｎはＮＭＯＳトランジスタ２２のしきい値電圧であ
り、そしてｋｐおよびｋｎはそれぞれＰＭＯＳランジス
タ２０およびＮＭＯＳトランジスタ２２のためのトラン
スコンダクタンス・パラメータである。
【００１９】次に、 β＝｛（Ｗ２２／Ｗ２０）＊（Ｌ２０／Ｌ２２）＊（ｋｎ／ｋｐ）｝１／２ とし、かつＶＬ＝ＶＩＮとする。従って、ＶＬに対する
次の表現を得ることができる。 ＶＬ＝（ＶＤＤ−ＶＴｐ＋ＶＴｎ ＊β）／（β＋１） （１）
次の表現を得ることができる。 ＶＬ＝（ＶＤＤ−ＶＴｐ＋ＶＴｎ ＊β）／（β＋１） （１）
【００２０】同様に、上部トリップ点（ＶＵ）について
解くため、ＩＤＳ２０＝ＩＤＳ２２とする。これによ
り、 （Ｗ２０／Ｌ２０）＊（ｋｐ／２）＊（ＶＤＤ−ＶＩＮ−ＶＴｐ）２＝ （Ｗ２２／Ｌ２２）＊（ｋｎ／２）＊（ＶＩＮ−ＶＦ−ＶＴｎ）２
解くため、ＩＤＳ２０＝ＩＤＳ２２とする。これによ
り、 （Ｗ２０／Ｌ２０）＊（ｋｐ／２）＊（ＶＤＤ−ＶＩＮ−ＶＴｐ）２＝ （Ｗ２２／Ｌ２２）＊（ｋｎ／２）＊（ＶＩＮ−ＶＦ−ＶＴｎ）２
【００２１】 再び、β＝｛（Ｗ２２／Ｗ２０）＊（Ｌ２０／Ｌ２２）＊ （ｋｎ／ｋｐ）｝１／２ とし、かつＶＵ＝ＶＩＮとする。これによってＶＵに対
する次の表現を得ることができる。 ＶＵ＝（ＶＤＤ＋β＊ＶＦ−ＶＴｐ＋β＊ＶＴｎ）／（β＋１） （２）
する次の表現を得ることができる。 ＶＵ＝（ＶＤＤ＋β＊ＶＦ−ＶＴｐ＋β＊ＶＴｎ）／（β＋１） （２）
【００２２】ヒステリシス電圧（ＶＨＹＳ）は高スイッ
チングしきい値電圧レベルと低スイッチングしきい値電
圧レベルとの間の差であることに注目すると、次のよう
に表すことがてきる。 ＶＨＹＳ＝ＶＵ−ＶＬ＝β＊ＶＦ／（β＋１） フィードバック電圧（ＶＦ）は次のように決定される。 設計によりＩＤＳ２８＞＞ＩＤＳ２０＝ＩＤＳ２２ かつ従ってＩＤＳ２４〜ＩＤＳ２８とする。ここで、記
号〜はほぼ等しいことを表わすものとする。これによ
り、 （Ｗ２４／Ｌ２４）＊（ｋｎ／２）＊（ＶＩＮ−ＶＴｎ）２＝ （Ｗ２８／Ｌ２８）＊（ｋｎ／２）＊（ＶＯＵＴ−ＶＦ−ＶＴｎ）２
チングしきい値電圧レベルと低スイッチングしきい値電
圧レベルとの間の差であることに注目すると、次のよう
に表すことがてきる。 ＶＨＹＳ＝ＶＵ−ＶＬ＝β＊ＶＦ／（β＋１） フィードバック電圧（ＶＦ）は次のように決定される。 設計によりＩＤＳ２８＞＞ＩＤＳ２０＝ＩＤＳ２２ かつ従ってＩＤＳ２４〜ＩＤＳ２８とする。ここで、記
号〜はほぼ等しいことを表わすものとする。これによ
り、 （Ｗ２４／Ｌ２４）＊（ｋｎ／２）＊（ＶＩＮ−ＶＴｎ）２＝ （Ｗ２８／Ｌ２８）＊（ｋｎ／２）＊（ＶＯＵＴ−ＶＦ−ＶＴｎ）２
【００２３】次に、α＝｛（Ｗ２４／Ｗ２８）＊（Ｌ２
８／Ｌ２４）｝１／２ かつＶＩＮ＝ＶＵとする。 ＶＵ＝｛ＶＯＵＴ−ＶＦ＋ＶＴｎ（α−１）｝／α （３）
８／Ｌ２４）｝１／２ かつＶＩＮ＝ＶＵとする。 ＶＵ＝｛ＶＯＵＴ−ＶＦ＋ＶＴｎ（α−１）｝／α （３）
【００２４】次に、式（２）および（３）を等しく置く
と、次の式が得られる。 （ＶＤＤ＋β＊ＶＦ−ＶＴｐ＋β＊ＶＴｎ）／（β＋１）＝ ｛ＶＯＵＴ−ＶＦ＋ＶＴｎ（α−１）｝／α さらに、ＶＩＮ＝ＶＵ＋ε（ここでεは何らかの小さい
が有限の電圧であり、かつ、従って、電圧ＶＩＮは高ス
イッチングしきい値電圧レベルに近い）に対し、（増幅
器２６によって）ＶＯＵＴ〜ＶＤＤを得る。ここで、記
号〜は、前と同様に、ほぼ等しいことを示す。
と、次の式が得られる。 （ＶＤＤ＋β＊ＶＦ−ＶＴｐ＋β＊ＶＴｎ）／（β＋１）＝ ｛ＶＯＵＴ−ＶＦ＋ＶＴｎ（α−１）｝／α さらに、ＶＩＮ＝ＶＵ＋ε（ここでεは何らかの小さい
が有限の電圧であり、かつ、従って、電圧ＶＩＮは高ス
イッチングしきい値電圧レベルに近い）に対し、（増幅
器２６によって）ＶＯＵＴ〜ＶＤＤを得る。ここで、記
号〜は、前と同様に、ほぼ等しいことを示す。
【００２５】最後に、ＶＦに対し次の表現を得ることが
できる。 ＶＦ＝｛ＶＤＤ ＊（１＋β−α）＋ＶＴｎ ＊（α−β−１）＋α＊ＶＴｐ ／（α＊β＋β＋１）｝ （４）
できる。 ＶＦ＝｛ＶＤＤ ＊（１＋β−α）＋ＶＴｎ ＊（α−β−１）＋α＊ＶＴｐ ／（α＊β＋β＋１）｝ （４）
【００２６】上記項ｋｎ，ｋｐ，ＶＴｎおよびＶＴｐは
温度変化に敏感であることを認識すべきである。しかし
ながら、ＶＴｎ〜ＶＴｐである相補型ＭＯＳプロセスに
ついては、αおよびβの値を適切に選択するためにＭＯ
Ｓトランジスタをスケーリンクすることにより温度変動
は消去することができる。例えば、ＶＴｎ＝ＶＴｐと
し、かつ設計によりα＝β＝１とする。これにより次の
回路特性が得られる。 ＶＬ＝ＶＤＤ／２ ＶＵ＝ＶＤＤ ＊２／３ ＶＦ＝ＶＤＤ／３ ＶＨＹＳ＝ＶＦ／２＝ＶＤＤ／６
温度変化に敏感であることを認識すべきである。しかし
ながら、ＶＴｎ〜ＶＴｐである相補型ＭＯＳプロセスに
ついては、αおよびβの値を適切に選択するためにＭＯ
Ｓトランジスタをスケーリンクすることにより温度変動
は消去することができる。例えば、ＶＴｎ＝ＶＴｐと
し、かつ設計によりα＝β＝１とする。これにより次の
回路特性が得られる。 ＶＬ＝ＶＤＤ／２ ＶＵ＝ＶＤＤ ＊２／３ ＶＦ＝ＶＤＤ／３ ＶＨＹＳ＝ＶＦ／２＝ＶＤＤ／６
【００２７】上の各式および解析から、電圧ＶＬ，
ＶＵ，ＶＦ，およびＶＨＹＳはすべて電圧ＶＤＤの関数
であり、かつ電圧ＶＤＤが温度に無関係であるという仮
定のもとですべて温度に無関係である。従って、ヒステ
リシスを有するゼロ温度係数の比較器回路が提供され
る。
ＶＵ，ＶＦ，およびＶＨＹＳはすべて電圧ＶＤＤの関数
であり、かつ電圧ＶＤＤが温度に無関係であるという仮
定のもとですべて温度に無関係である。従って、ヒステ
リシスを有するゼロ温度係数の比較器回路が提供され
る。
【００２８】
【発明の効果】以上の説明から新規な比較器回路が提供
されたことが明らかであろう。単一終端（シングルエン
デッド：ｓｉｎｇｌｅ ｅｎｄｅｄ）入力の比較器回路
は入力インバータ段および内部電圧基準回路を含む。該
内部電圧基準回路は前記インバータ段に現れる電圧を変
調し、それによりインバータ段のスイッチングしきい値
電圧レベルを変更しかつ比較器回路のためのヒステリシ
スを提供する。さらに、前記インバータ段および内部電
圧基準回路に使用されるトランジスタの幅および長さを
適切に選択することにより、比較器回路のゼロ温度係数
が達成できる。
されたことが明らかであろう。単一終端（シングルエン
デッド：ｓｉｎｇｌｅ ｅｎｄｅｄ）入力の比較器回路
は入力インバータ段および内部電圧基準回路を含む。該
内部電圧基準回路は前記インバータ段に現れる電圧を変
調し、それによりインバータ段のスイッチングしきい値
電圧レベルを変更しかつ比較器回路のためのヒステリシ
スを提供する。さらに、前記インバータ段および内部電
圧基準回路に使用されるトランジスタの幅および長さを
適切に選択することにより、比較器回路のゼロ温度係数
が達成できる。
【００２９】本発明がその特定の実施例に関して説明さ
れたが、当業者には以上の説明に照らして数多くの置き
換え、修正および変更が可能なことは明らかである。従
って、添付の特許請求の範囲にはすべてのそのような置
き換え、修正および変更を含むものと考える。
れたが、当業者には以上の説明に照らして数多くの置き
換え、修正および変更が可能なことは明らかである。従
って、添付の特許請求の範囲にはすべてのそのような置
き換え、修正および変更を含むものと考える。
【図１】本発明の１実施例に係わるヒステリシスを備え
たゼロ温度係数の比較器回路を示すブロック回路図であ
る。
たゼロ温度係数の比較器回路を示すブロック回路図であ
る。
１０ 比較器回路 １２ 入力端子 １４ 出力端子 １６ インバータ １８ 回路ノード ２０ ＰＭＯＳトランジスタ ２２ ＮＭＯＳトランジスタ ２３ 回路ノード ２４，２８ ＮＭＯＳトランジスタ ２６ 増幅器
Claims (4)
- 【請求項１】 入力端子（１２）および出力端子（１
４）を有する比較器回路（１０）であって、 入力および出力を有するインバータ回路（１６）であっ
て、該インバータ回路の前記入力は前記比較器回路の前
記入力端子に接続されており、前記インバータ回路は第
１の電源端子に現れる電圧と第１の回路ノード（２３）
に現れる電圧との間で動作するよう接続されているも
の、 前記比較器回路の前記出力端子に現れる論理信号に応答
しかつ第２の電源電圧端子と前記第１の回路ノードとの
間に接続され、前記インバータ回路にかかる電圧を変調
するための電圧基準回路、そして前記インバータ回路の
前記出力と前記比較器回路の前記出力端子との間に接続
された増幅器回路（２６）、 を具備することを特徴とする入力端子（１２）および出
力端子（１４）を有する比較器回路（１０）。 - 【請求項２】 前記電圧基準回路は、 ドレイン、ソース、ゲートおよびバックゲート電極を有
する第１のＮＭＯＳトランジスタ（２４）であって、該
第１のＮＭＯＳトランジスタの前記ドレイン電極は前記
第１の回路ノードに接続され、前記第１のＮＭＯＳトラ
ンジスタの前記ゲート電極は前記比較器回路の前記入力
端子に結合され、そして前記第１のＮＭＯＳランジスタ
の前記ソースおよびバックゲート電極は第３の電源電圧
端子に接続されているもの、そしてドレイン、ソース、
ゲートおよびバックゲート電極を有する第２のＮＭＯＳ
トランジスタ（２８）であって、該第２のＮＭＯＳトラ
ンジスタの前記ドレイン電極は前記第２の電源電圧端子
に接続され、前記第２のＮＭＯＳトランジスタの前記ゲ
ート電極は前記比較器回路の前記出力端子に接続され、
そして前記第２のＮＭＯＳトランジスタの前記ソースお
よびバックゲート電極は前記第１の回路ノードに接続さ
れているもの、 を含むことを特徴とする請求項１に記載の比較器回路。 - 【請求項３】 前記インバータ回路は、 ドレイン、ソース、ゲートおよびバックゲート電極を有
する第１のＰＭＯＳトランジスタ（２０）であって、該
第１のＰＭＯＳトランジスタの前記ソースおよびバック
ゲート電極は前記第１の電源電圧端子に接続され、前記
第１のＰＭＯＳトランジスタの前記ゲート電極は前記イ
ンバータ回路の前記入力に接続され、そして前記第１の
ＰＭＯＳトランジスタの前記ドレイン電極は前記インバ
ータ回路の前記出力に接続されているもの、そしてドレ
イン、ソース、ゲートおよびバックゲート電極を有する
第３のＮＭＯＳトランジスタ（２２）であって、該第３
のＮＭＯＳトランジスタの前記ドレイン電極は前記第１
のＰＭＯＳトランジスタの前記ドレイン電極に接続さ
れ、前記第３のＮＭＯＳトランジスタの前記ゲート電極
は前記インバータ回路の前記入力に接続され、前記第３
のＮＭＯＳトランジスタの前記ソースおよびバックゲー
ト電極は前記第１の回路ノードに接続されているもの、 を含むことを特徴とする請求項２に記載の比較器回路。 - 【請求項４】 ヒステリシスを有するゼロ温度係数比較
器回路（１０）を提供する方法であって、該比較器回路
はインバータ入力段（１６）および電圧基準回路を含み
該インバータ入力段および該基準回路の双方は複数のト
ランジスタを含み、前記方法は、 ａ）前記インバータ入力段のスイッチングしきい値電圧
レベルが変化するように前記インバータ入力段にかかる
電圧を変調する段階、そして ｂ）前記インバータ入力段および前記電圧基準回路に使
用されるトランジスタの幅および長さを選択して前記イ
ンバータ入力段の前記スイッチングしきい値電圧レベル
が実質的に温度と無関係になるようにする段階、 を具備することを特徴とするヒステリシスを有するゼロ
温度係数比較器回路（１０）を提供する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/819,256 US5177376A (en) | 1992-01-10 | 1992-01-10 | Zero temperature coefficient comparator circuit with hysteresis |
| US819,256 | 1992-01-10 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05264612A true JPH05264612A (ja) | 1993-10-12 |
Family
ID=25227629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4359149A Pending JPH05264612A (ja) | 1992-01-10 | 1992-12-25 | 比較器回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5177376A (ja) |
| EP (1) | EP0551742A1 (ja) |
| JP (1) | JPH05264612A (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5349246A (en) * | 1992-12-21 | 1994-09-20 | Sgs-Thomson Microelectronics, Inc. | Input buffer with hysteresis characteristics |
| US5489866A (en) * | 1994-04-19 | 1996-02-06 | Xilinx, Inc. | High speed and low noise margin schmitt trigger with controllable trip point |
| US5491436A (en) * | 1994-07-29 | 1996-02-13 | International Business Machines Corp. | Compensated CMOS driver circuit with reduced DC losses |
| US5459416A (en) * | 1994-11-09 | 1995-10-17 | Sony Electronics, Inc. | Sense amplifier common mode dip filter circuit to avoid false misses |
| US5587674A (en) * | 1994-12-30 | 1996-12-24 | Sgs-Thomson Microelectronics, Inc. | Comparator with built-in hysteresis |
| US5656957A (en) * | 1995-10-19 | 1997-08-12 | Sgs-Thomson Microelectronics, Inc. | Comparator circuit with hysteresis |
| US5608344A (en) * | 1995-10-19 | 1997-03-04 | Sgs-Thomson Microelectronics, Inc. | Comparator circuit with hysteresis |
| IT1312287B1 (it) * | 1999-05-03 | 2002-04-10 | St Microelectronics Srl | Circuito comparatore per segnali positivi e negativi,avente consumonullo,adatto per dispositivi a singola alimentazione positiva |
| FR2853781B1 (fr) * | 2003-04-09 | 2005-06-10 | St Microelectronics Sa | Comparateur a deux seuils insensible a son environnement |
| JP2009527176A (ja) * | 2006-02-16 | 2009-07-23 | エヌエックスピー ビー ヴィ | ヒステリシス動作による論理出力電圧レベルへの入力信号の変換 |
| US7307476B2 (en) * | 2006-02-17 | 2007-12-11 | Semiconductor Components Industries, L.L.C. | Method for nullifying temperature dependence and circuit therefor |
| US8217713B1 (en) * | 2006-10-24 | 2012-07-10 | Cypress Semiconductor Corporation | High precision current reference using offset PTAT correction |
| US7420394B2 (en) | 2006-11-17 | 2008-09-02 | Freescale Semiconductor, Inc. | Latching input buffer circuit with variable hysteresis |
| CN105955347B (zh) * | 2016-06-12 | 2020-12-22 | 上海空间电源研究所 | 基于硬件滞回电路实现自主热控功能的方法 |
| CN110166029B (zh) * | 2019-07-05 | 2023-02-10 | 广东工业大学 | 一种迟滞比较器电路 |
| CN115529026B (zh) * | 2022-11-29 | 2023-03-14 | 广东汇芯半导体有限公司 | 一种高压集成电路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4687954A (en) * | 1984-03-06 | 1987-08-18 | Kabushiki Kaisha Toshiba | CMOS hysteresis circuit with enable switch or natural transistor |
| JPH01113993A (ja) * | 1987-10-28 | 1989-05-02 | Toshiba Corp | 半導体集積回路 |
| JPH01130616A (ja) * | 1987-11-17 | 1989-05-23 | Fujitsu Ltd | シュミットトリガ回路 |
| US4939394A (en) * | 1988-09-16 | 1990-07-03 | Texas Instruments Incorporated | Synchronous circuit system having asynchronous signal input |
| US5034623A (en) * | 1989-12-28 | 1991-07-23 | Texas Instruments Incorporated | Low power, TTL level CMOS input buffer with hysteresis |
-
1992
- 1992-01-10 US US07/819,256 patent/US5177376A/en not_active Expired - Lifetime
- 1992-12-14 EP EP92311366A patent/EP0551742A1/en not_active Withdrawn
- 1992-12-25 JP JP4359149A patent/JPH05264612A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0551742A1 (en) | 1993-07-21 |
| US5177376A (en) | 1993-01-05 |
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