JPH04297117A - デジタル集積回路用プログラマブル遅延回路 - Google Patents

デジタル集積回路用プログラマブル遅延回路

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JPH04297117A
JPH04297117A JP3157380A JP15738091A JPH04297117A JP H04297117 A JPH04297117 A JP H04297117A JP 3157380 A JP3157380 A JP 3157380A JP 15738091 A JP15738091 A JP 15738091A JP H04297117 A JPH04297117 A JP H04297117A
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transistor
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coupled
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は一般に論理ゲートに関し
、さらに詳しくはプログラマブル時間遅延回路に使用さ
れる差動エミッタ結合論理（ＥＣＬ）ゲートに関する。
【０００２】
【従来の技術】差動ＥＣＬゲートは高速論理が必要な数
多くの用途で使用されている。差動ＥＣＬ回路は、１つ
の反転入力および１つの非反転入力を有する差動レシー
バと、差動レシーバに結合された１対の出力とによって
構成される。通常の差動レシーバは、相互に接続される
エミッタを有する１対の差分結合トランジスタによって
構成される。一方のトランジスタのベースは差動回路の
非反転入力に結合され、もう一方のトランジスタのベー
スは反転入力に結合される。差分結合トランジスタのコ
レクタは抵抗を介して電源電圧ＶＣＣに結合されている
。 差動レシーバ・トランジスタのエミッタは電流源を介し
て、ＶＣＣよりも低い電位にあるもう１つの電源ＶＥＥ
に結合されている。差動出力は差分結合トランジスタの
コレクタに結合され、差分結合トランジスタのうちの一
方のトランジスタのベースで受け取る入力の結果、差動
出力の１つにおいて反転出力が生じるようにする。
【０００３】差動レシーバの各脚は、そのコレクタ抵抗
と共に差分結合トランジスタの１つによって構成されて
いる。それぞれの脚を通る電流の流れは２つの差動入力
間の電圧差の関数になる。差動レシーバの１つの特性は
、差動入力の電圧が反転するときに、電流の流れが一方
の脚からもう一方の脚へと急速に切り替わることである
。通常この電流の切り替わりはほとんど、数十ミリボル
トの差動電圧の範囲内で発生する。
【０００４】このスイッチング特性の結果、論理状態の
変化が差動入力において発生するとき、差動出力は、差
動入力電圧がゼロポイントを通過するまで安定状態を維
持する。このポイントは回路のスイッチング・ポイント
とも言われる。差動入力電圧がゼロに近づくにつれて、
差動出力電圧が変化し始める。出力が入力の変化に応答
して変化し始める瞬間と、直列結合ＥＣＬ回路の入力ト
ランジスタが応答し始める時間との間に、結果として時
間遅れが発生する。この時間遅れは回路のプロパゲーシ
ョン・ディレー時間（ｔｐｄ）と呼ばれる。
【０００５】
【発明が解決しようとする課題】差動入力を有するＥＣ
Ｌ論理ゲートは数百ピコ秒の範囲内のごく低いプロパゲ
ーション・ディレーを有するが、これまでこのプロパゲ
ーション・ディレーは固定されたものであり、論理回路
のユーザによって制御できなかった。往々にして、プロ
パゲーション・ディレーは論理回路に対する外部信号を
介してプログラムできることが望ましい。これまでこの
ニーズは、複数の論理回路を直列結合して複数のゲート
ディレーを提供することによってのみ満たすことができ
た。この解決策ではサイズが大きくなり、そのため論理
回路のコストが増加する。
【０００６】したがって本発明の目的は可変プロパゲー
ション・ディレーを有するＥＣＬ論理回路を提供するこ
とである。
【０００７】本発明の他の目的は、各差動出力の応答を
制御しながら遅らせることができる、差動入力および差
動出力を有するＥＣＬ論理回路を提供することである。
【０００８】本発明のさらに他の目的は、プロパゲーシ
ョン・ディレーを増加するために回路の出力電圧の揺れ
を制御しながら変化できるフィードバック差動レシーバ
を有する差動入力ＥＣＬ論理回路を提供することである
。
【０００９】
【課題を解決するための手段】本発明の上記およびその
他の目的は、差動入力および差動出力を有するＥＣＬ論
理回路を提供することによって達成される。差動入力は
、従来の差動ＥＣＬ回路において行われるように第１差
動増幅器に結合される。フィードバック差動増幅器は第
１差動増幅器のコレクタに結合される。第１差動増幅器
内の電流は通常一定であるが、一方フィードバック差動
増幅器内の電流はプログラムによって調節可能である。 フィードバック差動増幅器内の電流を調節することによ
って、フィードバック差動増幅器はコレクタ抵抗内の電
流を増加し、強制的に電圧の揺れを起こし、この揺れは
第１差動増幅器によって通常提供される電圧の揺れの２
倍近くなる。このため、一方の出力が論理低から論理高
に変化するのに必要な時間が増加する。この遅延の結果
、可変プロパゲーション・ディレーが生じ、これはフィ
ードバック差動増幅器内を流れる電流の調節によって制
御される。
【００１０】
【実施例】図１は可変プロパゲーション・ディレーを有
するＥＣＬ論理回路の概略図を示したものである。ＥＣ
Ｌ論理回路はレシーバ部分１１によって構成され、これ
は従来の差動ＥＣＬレシーバの回路である。ＥＣＬ回路
はまたフィードバック差動レシーバ１２を含み、前記レ
シーバはＥＣＬ回路の電圧の揺れを変化させる働き、お
よび回路を介してプロパゲーション・ディレーを変化さ
せる働きをする。差動出力２１，２２は通常もう１つの
差動ＥＣＬレシーバ２７に結合され、前記差動ＥＣＬレ
シーバは、差動レシーバ１１について説明される入力特
性と同様の入力特性を有しているものとする。
【００１１】差動レシーバ１１は、相互に結合されて差
動増幅器を形成するエミッタを有する第１トランジスタ
および第２トランジスタ１３，１４によって構成される
。トランジスタ１３のベースは非反転入力１６に結合さ
れ、トランジスタ１４のベースは反転入力１７に結合さ
れる。「反転」および「非反転」の用語は差動入力と差
動出力のそれぞれを区別するために選択されているが、
入力１６，１７において非反転信号および反転信号を逆
転させると、これに対応して出力２１，２２において非
反転出力信号および反転出力信号が逆転するが、それ以
外の点では差動レシーバ１１の内部動作に影響を及ぼさ
ないことを理解すべきである。トランジスタ１３のコレ
クタは抵抗１８を介して第１電源ＶＣＣに結合される。 トランジスタ１４のコレクタは抵抗１９を介してＶＣＣ
電源に結合される。トランジスタ１３，１４のエミッタ
は相互に結合され、電流源Ｉ１　を介して第２電源ＶＥ
Ｅに結合される。通常、ＶＣＣは接地電位に保持され、
一方ＶＥＥは負電位にある。　　ＥＣＬ回路の差動入力
レシーバは、入力１６が入力１７と論理的に反対の状態
で動作するように設計される。また、入力１６または１
７の一方に状態変化が発生するにつれて、もう一方の入
力に等量で反対の状態変化が通常発生する。非反転出力
２１はトランジスタ１４のコレクタに結合され、一方反
転出力２２はトランジスタ１３のコレクタに結合される
。普通、出力２１，２２は、ＥＣＬ回路の性能向上のた
めにエミッタフォロワなど出力バッファ段（図示せず）
に結合される。出力段は通常使用されているが、本発明
の理解にとっては必要ではない。
【００１２】動作中、ＥＣＬ論理回路は、論理高レベル
と論理低レベルとの差に相当する抵抗１８，１９間の所
定の出力電圧の揺れによって動作するように設計されて
いる。通常、ＥＣＬ回路のこの論理の揺れは約０．８ボ
ルトであるが、より大きなＥＣＬデバイス内に埋め込ま
れるＥＣＬ回路では２００ｍＶ以下まで低くなる場合が
ある。電流源Ｉ１　は、トランジスタ１３または１４の
いずれかが導通状態にあるときに抵抗１８，１９間にこ
の出力論理の揺れを提供するように設計されている。
【００１３】フィードバック差動レシーバ１２はトラン
ジスタ２３，２４を含む差動増幅器によって構成される
。トランジスタ２３のベースはトランジスタ１４のコレ
クタに結合されており、これは出力２１でもある。トラ
ンジスタ２４のベースはトランジスタ１３のコレクタに
結合されており、これは出力２２でもある。エミッタフ
ォロワが出力２１，２２において使用される場合には、
性能の向上は、トランジスタ２３，２４のベースをエミ
ッタフォロワのエミッタに結合することによって達成さ
れる。トランジスタ２３，２４のエミッタは相互に結合
され、プログラマブル電流源Ｉ３　を介して第２電源電
圧ＶＥＥに結合される。プログラマブル電流源Ｉ３　は
制御端子２６によって制御される。プログラマブルまた
は制御可能な電流源Ｉ３　を提供するための各種の回路
設計は周知のものである。制御端子２６における信号は
電流源Ｉ３　内の電流の流れを制御する。電流源Ｉ３　
は、完全にアクティブになったときに電流源Ｉ１　と同
じ電流が流れるよう設計されることが望ましい。電流が
電流源Ｉ３　を流れる限りの間、フィードバック差動レ
シーバ１２は差動レシーバ１１と同様の方法で動作し、
抵抗１８，１９を介してほぼ等量の電流を取り出す。フ
ィードバック差動レシーバ１２が動作中のとき、抵抗１
８または１９の両端の電圧降下は、フィードバック差動
レシーバが動作していないときに発生する電圧降下の２
倍近くなることは明かである。トランジスタ２３，２４
を介して流れる電流の量は制御端子２６における信号に
よって調節される。
【００１４】図２は図１に示すＥＣＬ論理回路のタイミ
ング図を示したものである。図２に示す波形１６，１７
，２１，２２はそれぞれ図１の同じ番号の入力端子また
は出力端子に相当する。反転入力１７および反転出力２
２は図２の理解を助けるために太字で示されている。 ３１に概略的に示される重要な第１領域は、電流源Ｉ３
を流れる電流がゼロであるときのＥＣＬ回路の機能を示
したものである。この場合、ＥＣＬ回路は、フィードバ
ック差動レシーバ１２が存在しなかった場合に通常のＥ
ＣＬ回路が機能するように、機能する。
【００１５】３５において、反転入力１７は負の方向に
向かい始め、非反転入力１６は正の方向に向かい始める
。スイッチングが続くにつれて、破線３３で示されるス
イッチング・ポイントに達し、このポイントにおいて図
１に示すトランジスタ１３，１４が電流を切り替え始め
る。実際的には、スイッチング・ポイント３３は、入力
１６，１７が交差するところ、またはゼロ差動電圧を有
するところで発生する。スイッチング・ポイント３３に
おいて出力２２，２１は入力の変化に応答するようにな
り、論理状態を変化し始める。スイッチング・ポイント
３３は論理の揺れの約半分のところで発生する。あるい
は０．４の論理の揺れが使用される場合には、スイッチ
ング・ポイント３３は両方の出力が０．２ボルト変化す
るときに発生する。入力と同様、出力２１，２２はスイ
ッチング・ポイント３４を提供し、このポイントにおい
て出力電圧は、論理状態の変化が、出力２１，２２に結
合される後続の論理回路２７によって検出できるように
、充分変化している。スイッチング・ポイント３４，３
３との間の時間差は同回路のプロパゲーション・ディレ
ー時間（ｔｐｄ）として知られる。
【００１６】３２に概略的に示される波形の一部は、電
流がＩ３　を流れるように制御入力２６が設定される場
合の、（図１に示す）ＥＣＬ回路の機能を示す。Ｉ３　
における電流の流れは０≦Ｉ３　≦Ｉ１　の範囲内で制
御できることが望ましい。図２の領域３２において、ス
イッチング・ポイント３５の前では、スイッチング・ト
ランジスタ２３が動作しており、電流源Ｉ３　の電流と
等しい電流が流れている。スイッチングが発生した後、
トランジスタ２４に電流Ｉ３　が流れる。この結果、余
分の電流が抵抗１８に流れ、抵抗１８両端の電圧の揺れ
は、Ｉ３　＝０であり、かつトランジスタ２３，２４が
動作していない場合の２倍になる。図２の３７に概略的
に示される期間で、論理低状態にある出力２２は、プロ
グラマブル電流源Ｉ３　の結果さらに低い電位に低下す
る。注目すべきことは、論理高レベルが一定に保たれる
一方で、論理低レベルが、抵抗１８を介して流れる追加
電流の結果、より低い電圧に低下することである。
【００１７】３８では、反転入力１７は正の方向に向か
い、非反転入力１６は負の方向に向かい始める。入力１
６，１７においてスイッチング・ポイント３５に達する
につれて、出力２１，２２は前述のように論理状態を変
え始める。しかし前述したスイッチング状態とは異なり
、出力２２が通過しなければならない電圧の揺れがより
大きくなるためにずっと後までスイッチング・ポイント
３６に達しない。出力波形２２はスイッチングの間、対
数的増加をとる２つの異なる領域を有する。この理由は
、出力２２は通常の方法で切り替わりを始めるが、図１
に示すフィードバック差動増幅器１２は、出力スイッチ
ング・ポイント３６に達するまで切り替わることができ
ないからである。スイッチング・ポイント３６は、差動
増幅器１１のスイッチングがほぼ８０％完了するまでは
発生しない。これに比較して、フィードバック差動増幅
器１２が動作していない場合には、差動増幅器１１のス
イッチングが５０％しか完了していなときでもスイッチ
ング・ポイント３４が発生する。
【００１８】スイッチング・ポイント３６とスイッチン
グ・ポイント３５との間のプロパゲーション・ディレー
は、スイッチング・ポイント３４と３３との間のプロパ
ゲーション・ディレーディレーの約２倍半になる。この
遅延の長さは図１に示すＩ３を流れる電流の関数になり
、そのため制御入力２６によって調節される。プロパゲ
ーション・ディレーの実際の値は、端子２６における入
力を変更することによってわずかの増分で変化できる。
【００１９】好適な実施例を純粋なＥＣＬ論理回路に関
して説明してきたが、若干の変更を加えれば、本発明の
可変プロパゲーション・ディレー回路は、ＴＴＬなど他
の種類の論理群と共に使用できるか、またはＭＯＳ論理
と結合できることは明かであろう。同様に、この回路は
特に時間遅延回路に適用されるが、本発明の可変プロパ
ゲーション・ディレー回路は、プロパゲーション・ディ
レーの能動的温度補償またはデバイス間のプロパゲーシ
ョン・ディレーの精密整合に役立つ。
【００２０】ここで、可変プロパゲーション・ディレー
を有するＥＣＬ論理回路が提供されたことは明かである
。可変プロパゲーション・ディレーは、フィードバック
差動レシーバを従来のＥＣＬ論理回路の出力に結合する
ことによって提供され、フィードバック差動レシーバが
ＥＣＬ論理回路の電圧レベルを変化させて、プロパゲー
ション・ディレーを増加させる。フィードバック差動レ
シーバは外部制御入力によって制御される。またこれは
回路のためにかなりの程度の出力電圧の揺れを提供する
ことができ、この揺れの度合は利用可能な電源によって
のみ制限され、負荷の無いＥＣＬ回路の電圧の揺れを２
倍にするのに便利であり、そのため回路を介してプロパ
ゲーション・ディレーを倍増する。
【図面の簡単な説明】
【図１】本発明に従った論理回路を概略図で示したもの
である。
【図２】図１に示す論理回路をタイミング図で示したも
のである。
【符号の説明】
１１，１２　　差動増幅器 １３，１４　　トランジスタ １６，１７　　入力 １８，１９　抵抗 ２１，２２　　出力 ２３，２４　　トランジスタ ２６　　端子 ２７　　論理回路

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】　　第１差動入力１６および第２差動入力
    １７、ならびに前記入力に応答する第１差動出力２１お
    よび第２差動出力２２を有するプログラマブル遅延論理
    回路であって：差動入力１６，１７において変化が発生
    するときに出力２１，２２の１つにおいて応答を遅らせ
    る遅延手段１２であって、外部信号２６によって制御さ
    れる遅延手段１２；から構成されることを特徴とするプ
    ログラマブル遅延論理回路。
  2. 【請求項２】　　前記遅延手段がさらに：コレクタ，ベ
    ースおよびエミッタを有する第１トランジスタ２４であ
    って、該第１トランジスタのコレクタが第１出力２１に
    結合され、該第１トランジスタのベースが第２出力２２
    に結合される第１トランジスタ２４；ならびにコレクタ
    ，ベースおよびエミッタを有する第２トランジスタ２３
    であって、該第２トランジスタのコレクタが第２出力２
    ２に結合され、該第２トランジスタのベースが第１出力
    ２１に結合され、該第２トランジスタのエミッタが第１
    トランジスタ２４のエミッタに結合されるところの第２
    トランジスタ２３；から構成されることを特徴とする請
    求項１記載の論理回路。
  3. 【請求項３】　　差動入力１６，１７および差動出力２
    １，２２を有する論理回路であって：固定電流源Ｉ１　
    を有する第１差動増幅器１１；およびプログラマブル電
    流源Ｉ３　を有し、差動出力２１，２２に結合されるフ
    ィードバック差動増幅器１２；から構成されることを特
    徴とする論理回路。
JP3157380A 1990-06-04 1991-06-03 デジタル集積回路用プログラマブル遅延回路 Pending JPH04297117A (ja)

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US07/533,231 US5063311A (en) 1990-06-04 1990-06-04 Programmable time delay circuit for digital logic circuits
US533231 1990-06-04

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JPH04297117A true JPH04297117A (ja) 1992-10-21

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