JPH08195631A - センス増幅器 - Google Patents
センス増幅器Info
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- JPH08195631A JPH08195631A JP7262738A JP26273895A JPH08195631A JP H08195631 A JPH08195631 A JP H08195631A JP 7262738 A JP7262738 A JP 7262738A JP 26273895 A JP26273895 A JP 26273895A JP H08195631 A JPH08195631 A JP H08195631A
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- 238000000034 method Methods 0.000 claims description 4
- 230000003068 static effect Effects 0.000 abstract description 6
- 229920006395 saturated elastomer Polymers 0.000 description 8
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- 238000012986 modification Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
Landscapes
- Amplifiers (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】 所与の速度においては従来のセンス増幅器よ
りも低電力であり、高速度で、信頼性の高い静的差動セ
ンス増幅器を提供する。 【構成】 増幅器の第１段は、増幅器の全ての段の電流
消費を最低にするように、そして増幅器の第２段を適切
に動作させるのに十分に高く、しかもカレントミラーを
増幅器の第２段内に組込むことを可能にする十分に低い
電圧を出力するようにバイアスされる。増幅器の第３段
であるカレントミラーを増幅器の第２段内に組込むこと
によって、第２段の出力に付加される容量性ローディン
グが減少し、スピードが増す他に、分離したカレントミ
ラーに通常は伴う余分な電力を排除する。この組合せに
より、極めて高速で、しかも極めて低電力の増幅器が得
られる。
りも低電力であり、高速度で、信頼性の高い静的差動セ
ンス増幅器を提供する。 【構成】 増幅器の第１段は、増幅器の全ての段の電流
消費を最低にするように、そして増幅器の第２段を適切
に動作させるのに十分に高く、しかもカレントミラーを
増幅器の第２段内に組込むことを可能にする十分に低い
電圧を出力するようにバイアスされる。増幅器の第３段
であるカレントミラーを増幅器の第２段内に組込むこと
によって、第２段の出力に付加される容量性ローディン
グが減少し、スピードが増す他に、分離したカレントミ
ラーに通常は伴う余分な電力を排除する。この組合せに
より、極めて高速で、しかも極めて低電力の増幅器が得
られる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体デバイス内
に使用される電子回路に関する。より詳しく言えば、本
発明は２本の入力線上の差動電圧を感知し、これら２本
の入力線上の電圧の関係を表すデジタル出力信号を発生
する静的センス増幅器回路に関する。
に使用される電子回路に関する。より詳しく言えば、本
発明は２本の入力線上の差動電圧を感知し、これら２本
の入力線上の電圧の関係を表すデジタル出力信号を発生
する静的センス増幅器回路に関する。
【０００２】
【従来の技術】センス増幅器（もしくはセンスアンプ）
は多くの電子回路内に広く使用されている。典型的な差
動センス増幅器は第１及び第２の入力信号を受信し、こ
れら２つの入力信号間の関係を表す出力信号を生成す
る。例えば、第１の入力信号が第２の入力信号よりも高
い電位を有していることを表す第１の電位の出力信号を
生成することができる。第１の入力信号が第２の入力信
号よりも低い電位を有していることを表す差分電位の出
力信号を生成することもできる。
は多くの電子回路内に広く使用されている。典型的な差
動センス増幅器は第１及び第２の入力信号を受信し、こ
れら２つの入力信号間の関係を表す出力信号を生成す
る。例えば、第１の入力信号が第２の入力信号よりも高
い電位を有していることを表す第１の電位の出力信号を
生成することができる。第１の入力信号が第２の入力信
号よりも低い電位を有していることを表す差分電位の出
力信号を生成することもできる。
【０００３】
【発明が解決しようとする課題】若干の公知のセンス増
幅器において当面する１つの問題は、回路の組合せと、
そのセンス増幅器を構成するために使用されているトラ
ンジスタの特性とによってもたらされるものである。も
し電界効果トランジスタを使用していれば、増幅器段の
入力に存在するゲート容量が、通常、先行増幅器段にか
なりの遅れを付加するので回路の応答を遅くすることに
なる。若干の公知のセンス増幅器に伴う別の問題は、電
力消費が大き過ぎることである。若干の公知のセンス増
幅器に伴う更に別の問題は、プロセス変動に極めて感じ
易いことである。これらの諸問題に鑑みて、高速度、低
電力消費、及びプロセス許容度を組合せたセンス増幅器
に対する要望が存在しているのである。
幅器において当面する１つの問題は、回路の組合せと、
そのセンス増幅器を構成するために使用されているトラ
ンジスタの特性とによってもたらされるものである。も
し電界効果トランジスタを使用していれば、増幅器段の
入力に存在するゲート容量が、通常、先行増幅器段にか
なりの遅れを付加するので回路の応答を遅くすることに
なる。若干の公知のセンス増幅器に伴う別の問題は、電
力消費が大き過ぎることである。若干の公知のセンス増
幅器に伴う更に別の問題は、プロセス変動に極めて感じ
易いことである。これらの諸問題に鑑みて、高速度、低
電力消費、及びプロセス許容度を組合せたセンス増幅器
に対する要望が存在しているのである。
【０００４】
【課題を解決するための手段】本発明は、所与の速度に
おける電力消費が公知のセンス増幅器よりも少ない高速
度、高信頼度、静的差動センス増幅器を提供する。本発
明の一実施例では、第１のＮＭＯＳトランジスタはその
ゲート端子に第１の入力信号を受信し、第２のＮＭＯＳ
トランジスタはそのゲート端子に第２の入力信号を受信
し、そして第１及び第２のトランジスタのドレイン端子
は正の電源電圧に結合されている。第１及び第２のトラ
ンジスタのソース端子は、交差結合されている第３及び
第４のＮＭＯＳトランジスタのドレイン端子にそれぞれ
結合されている。即ち、第３のトランジスタのゲートは
第４のトランジスタのドレインに交差結合され、第４の
トランジスタのゲートは第３のトランジスタのドレイン
に交差結合されている。第１及び第２のトランジスタ
は、サイズを含む全ての特性が互いに整合しており、こ
のことは第３及び第４のトランジスタにおいても同様で
ある。第１及び第２のトランジスタの幅対長さ比は、第
３及び第４のトランジスタの幅対長さ比よりも大きくし
てあって、回路が１つの状態にロックされるのを防いで
いる。第３及び第４のトランジスタのソース端子は互い
に接続され、更に両者は第５のＮＭＯＳトランジスタの
ゲート及びドレイン端子に接続されている。第５のＮＭ
ＯＳトランジスタのソース端子は負の電源に接続されて
いる。この第５のトランジスタは２つの機能を有してい
る。第１は、トランジスタ１乃至４のゲート・ソース電
圧を制限してそれらの電流消費を制限することである。
第２は、第２の増幅器段を適切に動作させるために、第
２の増幅器段に十分に高い出力を第１の増幅器段に供給
させることである。
おける電力消費が公知のセンス増幅器よりも少ない高速
度、高信頼度、静的差動センス増幅器を提供する。本発
明の一実施例では、第１のＮＭＯＳトランジスタはその
ゲート端子に第１の入力信号を受信し、第２のＮＭＯＳ
トランジスタはそのゲート端子に第２の入力信号を受信
し、そして第１及び第２のトランジスタのドレイン端子
は正の電源電圧に結合されている。第１及び第２のトラ
ンジスタのソース端子は、交差結合されている第３及び
第４のＮＭＯＳトランジスタのドレイン端子にそれぞれ
結合されている。即ち、第３のトランジスタのゲートは
第４のトランジスタのドレインに交差結合され、第４の
トランジスタのゲートは第３のトランジスタのドレイン
に交差結合されている。第１及び第２のトランジスタ
は、サイズを含む全ての特性が互いに整合しており、こ
のことは第３及び第４のトランジスタにおいても同様で
ある。第１及び第２のトランジスタの幅対長さ比は、第
３及び第４のトランジスタの幅対長さ比よりも大きくし
てあって、回路が１つの状態にロックされるのを防いで
いる。第３及び第４のトランジスタのソース端子は互い
に接続され、更に両者は第５のＮＭＯＳトランジスタの
ゲート及びドレイン端子に接続されている。第５のＮＭ
ＯＳトランジスタのソース端子は負の電源に接続されて
いる。この第５のトランジスタは２つの機能を有してい
る。第１は、トランジスタ１乃至４のゲート・ソース電
圧を制限してそれらの電流消費を制限することである。
第２は、第２の増幅器段を適切に動作させるために、第
２の増幅器段に十分に高い出力を第１の増幅器段に供給
させることである。
【０００５】第１、第２、第３、第４及び第５のトラン
ジスタはセンス増幅器の第１段を形成し、この第１段は
第２段に結合されている。この第２段は、第１、第２、
第３及び第４のトランジスタと同じように接続されてい
る別の４つのトランジスタを含んでいる。最後に、増幅
器の第３段（カレントミラー段）の出力に出力信号を発
生させるカレントミラーを形成するのに使用されている
トランジスタが増幅器の第２段内に組込まれていて、分
離した電力を消費するカレントミラー段の要を排除して
いる。
ジスタはセンス増幅器の第１段を形成し、この第１段は
第２段に結合されている。この第２段は、第１、第２、
第３及び第４のトランジスタと同じように接続されてい
る別の４つのトランジスタを含んでいる。最後に、増幅
器の第３段（カレントミラー段）の出力に出力信号を発
生させるカレントミラーを形成するのに使用されている
トランジスタが増幅器の第２段内に組込まれていて、分
離した電力を消費するカレントミラー段の要を排除して
いる。
【０００６】
【実施例】本発明によるセンス増幅器１０の好ましい実
施例の回路図を図１に示す。センス増幅器１０は、第１
の入力信号ＩＮを受信するゲート端子１８を有するＮＭ
ＯＳトランジスタ１４と、第２の入力信号ＩＮバー（Ｉ
Ｎバーは、ＩＮの論理的否定もしくは反転を表す、以下
同じ）を受信するゲート端子２４を有するＮＭＯＳトラ
ンジスタ２２とを含む。好ましい実施例では、全てのト
ランジスタは技術的に許容される最短のチャネル長を有
している。ＮＭＯＳトランジスタ１４及び２２は長さ及
び幅が同一であることが好ましく、妥当な幅は９ミクロ
ンである。本発明をより理解し易くするために、以下の
説明では若干の例示サイズを使用するが、勿論、他のサ
イズを使用することも可能である。ＩＮ及びＩＮバー信
号は、正の電源電圧に近いどのような差動信号からなる
こともできる。例えば、これらの信号は、スタティック
ＲＡＭの真及び相補ビット線、もしくはダイナミックＲ
ＡＭの真及び相補Ｉ／Ｏ線からなることができる。典型
的には、入力信号は、一方の入力信号が選択された電位
から僅かに低い電位まで変化し、他方の入力信号がこの
僅かに低い電位（もしくは、それより僅かに低い電位）
から選択された電位まで変化するような信号である。Ｎ
ＭＯＳトランジスタ１４は、電源電圧ＶCCに結合されて
いる第１の端子３０と、ノード３８に結合されている第
２の端子３４とを有している。同様にＮＭＯＳトランジ
スタ２２は、電源電圧ＶCCに結合されている第１の端子
４２と、ノード５０に結合されている第２の端子４６と
を有している。
施例の回路図を図１に示す。センス増幅器１０は、第１
の入力信号ＩＮを受信するゲート端子１８を有するＮＭ
ＯＳトランジスタ１４と、第２の入力信号ＩＮバー（Ｉ
Ｎバーは、ＩＮの論理的否定もしくは反転を表す、以下
同じ）を受信するゲート端子２４を有するＮＭＯＳトラ
ンジスタ２２とを含む。好ましい実施例では、全てのト
ランジスタは技術的に許容される最短のチャネル長を有
している。ＮＭＯＳトランジスタ１４及び２２は長さ及
び幅が同一であることが好ましく、妥当な幅は９ミクロ
ンである。本発明をより理解し易くするために、以下の
説明では若干の例示サイズを使用するが、勿論、他のサ
イズを使用することも可能である。ＩＮ及びＩＮバー信
号は、正の電源電圧に近いどのような差動信号からなる
こともできる。例えば、これらの信号は、スタティック
ＲＡＭの真及び相補ビット線、もしくはダイナミックＲ
ＡＭの真及び相補Ｉ／Ｏ線からなることができる。典型
的には、入力信号は、一方の入力信号が選択された電位
から僅かに低い電位まで変化し、他方の入力信号がこの
僅かに低い電位（もしくは、それより僅かに低い電位）
から選択された電位まで変化するような信号である。Ｎ
ＭＯＳトランジスタ１４は、電源電圧ＶCCに結合されて
いる第１の端子３０と、ノード３８に結合されている第
２の端子３４とを有している。同様にＮＭＯＳトランジ
スタ２２は、電源電圧ＶCCに結合されている第１の端子
４２と、ノード５０に結合されている第２の端子４６と
を有している。
【０００７】ＮＭＯＳトランジスタ５４は、ノード５０
に結合されているゲート端子５８と、ノード３８に結合
されている第１の端子６２と、ノード６８に結合されて
いる第２の端子６６とを有している。別のＮＭＯＳトラ
ンジスタ７０は、ノード３８に結合されているゲート端
子７４と、ノード５０に結合されている第１の端子７８
と、ノード６８に結合されている第２の端子８２とを有
している。トランジスタ５４は、トランジスタ１４の幅
の 2/3 であることが好ましく、トランジスタ７０は、
トランジスタ２２の幅の 2/3 であることが好ましい。
例えば、トランジスタ１４及び２２の幅が９ミクロンで
あるのに対して、トランジスタ５４及び７０の幅はそれ
ぞれ６ミクロンであることが好ましい。ＮＭＯＳトラン
ジスタ８６のゲート端子９０と第１の端子９４は共にノ
ード６８に結合され、第２の端子９８は接地電位に結合
されている。ＮＭＯＳトランジスタ８６は、ＮＭＯＳト
ランジスタ５４及び７０の幅の合計にほぼ等しい幅（例
えば、 12 ミクロン幅) であることが好ましい。ＮＭＯ
Ｓトランジスタ１４、２２、５４、７０及び８６は一緒
になって、差動出力がノード３８及び５０であるセンス
増幅器１０の第１段を形成している。これら全てのトラ
ンジスタがＮＭＯＳであるから、この増幅器段が機能的
にＰＭＯＳ特性には無関係であり、プロセスに対して回
路を極めて寛容にしていることに注目されたい。極めて
有用な一つの応用においては、ＩＮ及びＩＮバーはそれ
ぞれスタティックＲＡＭの真及び相補線に接続され、Ｉ
ＮまたはＩＮバーの何れか一方がＶCC電位にあり、そし
て他方、即ちＩＮバーまたはＩＮがＶCC電位より数百ミ
リボルト低い。この場合、ＩＮ及びＩＮバーの両方を有
する種々のノードの同相電圧が共にＶCC電位にあると考
えると有用である。
に結合されているゲート端子５８と、ノード３８に結合
されている第１の端子６２と、ノード６８に結合されて
いる第２の端子６６とを有している。別のＮＭＯＳトラ
ンジスタ７０は、ノード３８に結合されているゲート端
子７４と、ノード５０に結合されている第１の端子７８
と、ノード６８に結合されている第２の端子８２とを有
している。トランジスタ５４は、トランジスタ１４の幅
の 2/3 であることが好ましく、トランジスタ７０は、
トランジスタ２２の幅の 2/3 であることが好ましい。
例えば、トランジスタ１４及び２２の幅が９ミクロンで
あるのに対して、トランジスタ５４及び７０の幅はそれ
ぞれ６ミクロンであることが好ましい。ＮＭＯＳトラン
ジスタ８６のゲート端子９０と第１の端子９４は共にノ
ード６８に結合され、第２の端子９８は接地電位に結合
されている。ＮＭＯＳトランジスタ８６は、ＮＭＯＳト
ランジスタ５４及び７０の幅の合計にほぼ等しい幅（例
えば、 12 ミクロン幅) であることが好ましい。ＮＭＯ
Ｓトランジスタ１４、２２、５４、７０及び８６は一緒
になって、差動出力がノード３８及び５０であるセンス
増幅器１０の第１段を形成している。これら全てのトラ
ンジスタがＮＭＯＳであるから、この増幅器段が機能的
にＰＭＯＳ特性には無関係であり、プロセスに対して回
路を極めて寛容にしていることに注目されたい。極めて
有用な一つの応用においては、ＩＮ及びＩＮバーはそれ
ぞれスタティックＲＡＭの真及び相補線に接続され、Ｉ
ＮまたはＩＮバーの何れか一方がＶCC電位にあり、そし
て他方、即ちＩＮバーまたはＩＮがＶCC電位より数百ミ
リボルト低い。この場合、ＩＮ及びＩＮバーの両方を有
する種々のノードの同相電圧が共にＶCC電位にあると考
えると有用である。
【０００８】増幅器の第１段への入力信号、ＩＮとＩＮ
バーとの間に電圧差が存在しない場合には、この第１段
からの出力信号、即ちノード３８と５０との間にも電圧
差は存在しない。即ち、ノード３８及び５０は同一電圧
にある。トランジスタ１４及び２２の幅の合計（ＩＮ及
びＩＮバーと同様に、ノード３８と５０とは同一電圧に
あるから、同相解析にとっては実効的に並列である）
は、トランジスタ５４及び７０の幅の合計（トランジス
タ８６の幅に等しい）よりも僅かに大きいだけである。
これにより、ノード６８上の電圧はＶCCの約 1/3（接地
は０ボルト）にされ、ノード３８及び５０上の同相電圧
はＶCCの約 2/3 にされる。各トランジスタ１４、２
２、５４、７０及び８６のドレイン・ソース電圧及びゲ
ート・ソース電圧はＶCCの約 1/3 であることに注目さ
れたい。もしトランジスタ８６が含まれてなく、その代
わりにノード６８を直接接地してあれば、２つの問題が
発生する。第１に、残余の各トランジスタのドレイン・
ソース及びゲート・ソース電圧がＶCCの僅か 1/3 では
なく、ＶCCの約 1/2 になるから、増幅器のこの第１段
の電力消費が大幅に増加する。第２に、増幅器の第１段
の出力を僅か 1/2 ＶCCの静止バイアス状態にするので
は、増幅器の第２段を適切に動作させるには不十分であ
る。
バーとの間に電圧差が存在しない場合には、この第１段
からの出力信号、即ちノード３８と５０との間にも電圧
差は存在しない。即ち、ノード３８及び５０は同一電圧
にある。トランジスタ１４及び２２の幅の合計（ＩＮ及
びＩＮバーと同様に、ノード３８と５０とは同一電圧に
あるから、同相解析にとっては実効的に並列である）
は、トランジスタ５４及び７０の幅の合計（トランジス
タ８６の幅に等しい）よりも僅かに大きいだけである。
これにより、ノード６８上の電圧はＶCCの約 1/3（接地
は０ボルト）にされ、ノード３８及び５０上の同相電圧
はＶCCの約 2/3 にされる。各トランジスタ１４、２
２、５４、７０及び８６のドレイン・ソース電圧及びゲ
ート・ソース電圧はＶCCの約 1/3 であることに注目さ
れたい。もしトランジスタ８６が含まれてなく、その代
わりにノード６８を直接接地してあれば、２つの問題が
発生する。第１に、残余の各トランジスタのドレイン・
ソース及びゲート・ソース電圧がＶCCの僅か 1/3 では
なく、ＶCCの約 1/2 になるから、増幅器のこの第１段
の電力消費が大幅に増加する。第２に、増幅器の第１段
の出力を僅か 1/2 ＶCCの静止バイアス状態にするので
は、増幅器の第２段を適切に動作させるには不十分であ
る。
【０００９】センス増幅器１０の第１段の出力は、ＮＭ
ＯＳトランジスタ１００、１０４、１０８及び１１２を
含む第２段の入力へ結合される。好ましい実施例では９
ミクロン幅であるＮＭＯＳトランジスタ１００は、トラ
ンジスタ５４のゲート端子５８に（及び、ノード５０
に）結合されているゲート端子１１６と、ノード１２２
に結合されている第１の端子１２０と、ノード１２８に
結合されている第２の端子１２４とを有している。これ
もまた９ミクロン幅であることが好ましいＮＭＯＳトラ
ンジスタ１０４は、ＮＭＯＳトランジスタ７０のゲート
端子７４に（及びノード３８に）結合されているゲート
端子１３２と、ノード１３７に結合されている第１の端
子１３６と、ノード１４４に結合されている第２の端子
１４０とを有している。ＮＭＯＳトランジスタ１００の
幅の 2/3（即ち６ミクロン幅）であることが好ましいＮ
ＭＯＳトランジスタ１０８は、ノード１４４に結合され
ているゲート端子１５０と、ノード１２８に結合されて
いる第１の端子１５４と、接地電位に結合されている第
２の端子１５８とを有している。ＮＭＯＳトランジスタ
１０４の幅の 2/3（即ち６ミクロン幅）であることが好
ましいＮＭＯＳトランジスタ１０４は、ノード１２８に
結合されているゲート端子１６２と、ノード１４４に結
合されている第１の端子１６６と、接地電位に結合され
ている第２の端子１７０とを有している。ＮＭＯＳトラ
ンジスタ１００、１０４、１０８及び１１２は、ＮＭＯ
Ｓトランジスタ１４、２２、５４及び７０と同じように
交差結合されている。ノード１２８及び１４４上の同相
電圧は、ノード３８及び５０上の同相電圧のほぼ 1/2、
即ちＶCCの約 1/3 である。従来技術の回路では、トラ
ンジスタ１００及び１０４の第１の端子は正の電源ＶCC
に接続されているが、本発明ではＮＭＯＳトランジスタ
１１２を流れる電流は、カレントミラーＰＭＯＳトラン
ジスタ３０４（このトランジスタの機能に関しては後述
する）をも通って流れる。
ＯＳトランジスタ１００、１０４、１０８及び１１２を
含む第２段の入力へ結合される。好ましい実施例では９
ミクロン幅であるＮＭＯＳトランジスタ１００は、トラ
ンジスタ５４のゲート端子５８に（及び、ノード５０
に）結合されているゲート端子１１６と、ノード１２２
に結合されている第１の端子１２０と、ノード１２８に
結合されている第２の端子１２４とを有している。これ
もまた９ミクロン幅であることが好ましいＮＭＯＳトラ
ンジスタ１０４は、ＮＭＯＳトランジスタ７０のゲート
端子７４に（及びノード３８に）結合されているゲート
端子１３２と、ノード１３７に結合されている第１の端
子１３６と、ノード１４４に結合されている第２の端子
１４０とを有している。ＮＭＯＳトランジスタ１００の
幅の 2/3（即ち６ミクロン幅）であることが好ましいＮ
ＭＯＳトランジスタ１０８は、ノード１４４に結合され
ているゲート端子１５０と、ノード１２８に結合されて
いる第１の端子１５４と、接地電位に結合されている第
２の端子１５８とを有している。ＮＭＯＳトランジスタ
１０４の幅の 2/3（即ち６ミクロン幅）であることが好
ましいＮＭＯＳトランジスタ１０４は、ノード１２８に
結合されているゲート端子１６２と、ノード１４４に結
合されている第１の端子１６６と、接地電位に結合され
ている第２の端子１７０とを有している。ＮＭＯＳトラ
ンジスタ１００、１０４、１０８及び１１２は、ＮＭＯ
Ｓトランジスタ１４、２２、５４及び７０と同じように
交差結合されている。ノード１２８及び１４４上の同相
電圧は、ノード３８及び５０上の同相電圧のほぼ 1/2、
即ちＶCCの約 1/3 である。従来技術の回路では、トラ
ンジスタ１００及び１０４の第１の端子は正の電源ＶCC
に接続されているが、本発明ではＮＭＯＳトランジスタ
１１２を流れる電流は、カレントミラーＰＭＯＳトラン
ジスタ３０４（このトランジスタの機能に関しては後述
する）をも通って流れる。
【００１０】図１に示す回路の動作は、図３を参照する
と容易に理解できる。図３は、センス増幅器１０の動作
を説明するタイミング図である。時点 0.00 に示すよう
に、ＮＭＯＳトランジスタ１４のゲート１８に供給され
るＩＮ信号が始めは＋4.0 Ｖであり、ＮＭＯＳトランジ
スタ２２のゲート２４に供給されるＩＮバー信号が始め
はＶCCに等しく＋4.25Ｖであるものとする。（図３にお
いては、ＩＮバー信号はおおよそ時点 2.00 ｎｓまでは
水平の実線の下に隠されている。）これらの入力信号
は、ＩＮ信号が＋4.25Ｖで、ＩＮバー信号が＋4.0 Ｖで
あるようにスイッチされる。このスイッチングはおおよ
そ時点 1.5ｎｓに開始され、ＩＮ及びＩＮバー信号は本
質的におおむね時点３ｎｓまでに新しい値に整定する。
トランジスタ１４のゲート上の電圧（ＩＮ）が増加する
と、トランジスタ１４のソース電圧（ノード３８）が増
加する。同時に、トランジスタ２２のゲート電圧（ＩＮ
バー）が低下して、トランジスタ２２のソース（ノード
５０）電圧が低下する。しかしながら、ノード３８の電
圧が増加するとトランジスタ７０を流れる電流が増加
し、ノード５０の電圧を更に低下させる。ノード５０の
電圧の低下はトランジスタ５４を流れる電流を減少さ
せ、ノード３８の電圧を更に増加させる。この正のフィ
ードバックによって、増幅器のこの第１段の出力ノード
３８及び５０は、入力、即ちＩＮ及びＩＮバーよりも大
きい電圧スイングを呈するようになる。換言すれば、回
路は１よりも大きい電圧利得を有しているのである。最
終的には、回路はノード３８が＋3.1 Ｖ信号に、そして
ノード５０が＋2.4 Ｖに（ 700 ｍＶの差）に落ち着
く。もしＮＭＯＳトランジスタ１４及び２２がそれぞれ
ＮＭＯＳトランジスタ５４及び７０よりも小さければ
（狭ければ）、この正のフィードバックが１を超え、回
路は１つの状態にロックされる。換言すれば、１つの状
態になると、ＩＮ及びＩＮバー信号のスイングには拘わ
りなく、大きい方のトランジスタ５４もしくは７０がノ
ード３８もしくは５０を低電圧レベルに維持する。トラ
ンジスタ１４及び２２はそれぞれトランジスタ５４及び
７０よりも大きいから、正のフィードバックは１より小
さく、回路は１つの状態にロックされることはない。そ
のようにはならずに、回路はＩＮ及びＩＮバー信号の変
化に適切に応答する。増幅器のこの第１段は２つの異な
る機能を提供する。この第１段は、差動入力に 250 ｍ
Ｖスイングが与えられると、差動出力に 700 ｍＶのス
イングをもたらすような差動電圧利得を与える。またこ
の第１段は電圧変換をも行う。即ち、出力の同相電圧は
ＶCCの約 1/3 であり、入力の同相電圧よりも低い。
と容易に理解できる。図３は、センス増幅器１０の動作
を説明するタイミング図である。時点 0.00 に示すよう
に、ＮＭＯＳトランジスタ１４のゲート１８に供給され
るＩＮ信号が始めは＋4.0 Ｖであり、ＮＭＯＳトランジ
スタ２２のゲート２４に供給されるＩＮバー信号が始め
はＶCCに等しく＋4.25Ｖであるものとする。（図３にお
いては、ＩＮバー信号はおおよそ時点 2.00 ｎｓまでは
水平の実線の下に隠されている。）これらの入力信号
は、ＩＮ信号が＋4.25Ｖで、ＩＮバー信号が＋4.0 Ｖで
あるようにスイッチされる。このスイッチングはおおよ
そ時点 1.5ｎｓに開始され、ＩＮ及びＩＮバー信号は本
質的におおむね時点３ｎｓまでに新しい値に整定する。
トランジスタ１４のゲート上の電圧（ＩＮ）が増加する
と、トランジスタ１４のソース電圧（ノード３８）が増
加する。同時に、トランジスタ２２のゲート電圧（ＩＮ
バー）が低下して、トランジスタ２２のソース（ノード
５０）電圧が低下する。しかしながら、ノード３８の電
圧が増加するとトランジスタ７０を流れる電流が増加
し、ノード５０の電圧を更に低下させる。ノード５０の
電圧の低下はトランジスタ５４を流れる電流を減少さ
せ、ノード３８の電圧を更に増加させる。この正のフィ
ードバックによって、増幅器のこの第１段の出力ノード
３８及び５０は、入力、即ちＩＮ及びＩＮバーよりも大
きい電圧スイングを呈するようになる。換言すれば、回
路は１よりも大きい電圧利得を有しているのである。最
終的には、回路はノード３８が＋3.1 Ｖ信号に、そして
ノード５０が＋2.4 Ｖに（ 700 ｍＶの差）に落ち着
く。もしＮＭＯＳトランジスタ１４及び２２がそれぞれ
ＮＭＯＳトランジスタ５４及び７０よりも小さければ
（狭ければ）、この正のフィードバックが１を超え、回
路は１つの状態にロックされる。換言すれば、１つの状
態になると、ＩＮ及びＩＮバー信号のスイングには拘わ
りなく、大きい方のトランジスタ５４もしくは７０がノ
ード３８もしくは５０を低電圧レベルに維持する。トラ
ンジスタ１４及び２２はそれぞれトランジスタ５４及び
７０よりも大きいから、正のフィードバックは１より小
さく、回路は１つの状態にロックされることはない。そ
のようにはならずに、回路はＩＮ及びＩＮバー信号の変
化に適切に応答する。増幅器のこの第１段は２つの異な
る機能を提供する。この第１段は、差動入力に 250 ｍ
Ｖスイングが与えられると、差動出力に 700 ｍＶのス
イングをもたらすような差動電圧利得を与える。またこ
の第１段は電圧変換をも行う。即ち、出力の同相電圧は
ＶCCの約 1/3 であり、入力の同相電圧よりも低い。
【００１１】増幅器の第１段の出力ノード、即ちノード
３８及び５０は、増幅器の第２段のための入力ノードで
ある。即ち、ノード３８の信号はＮＭＯＳトランジスタ
１０４のゲート１３２へ供給され、一方ノード５０の信
号はＮＭＯＳトランジスタ１００のゲート１１６へ供給
される。第２段内のトランジスタ１００、１０４、１０
８及び１１２は、第１段のトランジスタ１４、２２、５
４及び７０が機能するのと同じように機能する。最終的
には、ノード１２８及び１４４の電圧、即ち増幅器の第
２段の出力は、それぞれ＋0.70 Ｖ及び＋2.25 Ｖ（ 1
550 ｍＶ差）に落ち着く。ノード３８の電圧が 700 ｍ
Ｖ（図３では、 2.37 Ｖから 3.07 Ｖへ）だけ上昇する
と、ノード１４４の電圧は約 1550 ｍＶ（ 0.7 Ｖから
2.25 Ｖへ）だけ上昇する。トランジスタ１０４は、後
述するように飽和しているか、もしくは飽和に近い。飽
和したトランジスタのゲート容量の殆どはゲート・ソー
ス容量であり、ゲート・ドレイン容量は極めて小さい容
量である。トランジスタ１０４のゲートノード３８が 7
00 ｍＶだけ上昇するとソースノード１４４はより大き
い量、即ち 1550 ｍＶだけ上昇し、一方ドレインノード
１３７も上昇する。従って、実際には、トランジスタ１
０４のゲート電圧を上昇させるには負電荷が必要であ
る。換言すれば、これらのバイアス状態の下にあるゲー
トは、実際には負の容量として現れる。この負の容量効
果が、図３に示すように約 3.5 ｎｓにおいてノード３
８をその最終値より上へオーバシュートさせ（及びノー
ド５０をその最終値より下へアンダシュートさせ）、ま
た回路の総合速度に大きく貢献する。
３８及び５０は、増幅器の第２段のための入力ノードで
ある。即ち、ノード３８の信号はＮＭＯＳトランジスタ
１０４のゲート１３２へ供給され、一方ノード５０の信
号はＮＭＯＳトランジスタ１００のゲート１１６へ供給
される。第２段内のトランジスタ１００、１０４、１０
８及び１１２は、第１段のトランジスタ１４、２２、５
４及び７０が機能するのと同じように機能する。最終的
には、ノード１２８及び１４４の電圧、即ち増幅器の第
２段の出力は、それぞれ＋0.70 Ｖ及び＋2.25 Ｖ（ 1
550 ｍＶ差）に落ち着く。ノード３８の電圧が 700 ｍ
Ｖ（図３では、 2.37 Ｖから 3.07 Ｖへ）だけ上昇する
と、ノード１４４の電圧は約 1550 ｍＶ（ 0.7 Ｖから
2.25 Ｖへ）だけ上昇する。トランジスタ１０４は、後
述するように飽和しているか、もしくは飽和に近い。飽
和したトランジスタのゲート容量の殆どはゲート・ソー
ス容量であり、ゲート・ドレイン容量は極めて小さい容
量である。トランジスタ１０４のゲートノード３８が 7
00 ｍＶだけ上昇するとソースノード１４４はより大き
い量、即ち 1550 ｍＶだけ上昇し、一方ドレインノード
１３７も上昇する。従って、実際には、トランジスタ１
０４のゲート電圧を上昇させるには負電荷が必要であ
る。換言すれば、これらのバイアス状態の下にあるゲー
トは、実際には負の容量として現れる。この負の容量効
果が、図３に示すように約 3.5 ｎｓにおいてノード３
８をその最終値より上へオーバシュートさせ（及びノー
ド５０をその最終値より下へアンダシュートさせ）、ま
た回路の総合速度に大きく貢献する。
【００１２】差動入力信号は、カレントミラーを使用し
て単一の出力信号に変換される。図２は従来技術のカレ
ントミラーを示すものであって、図１のカレントミラー
を説明する前に説明しておく。図２に回路図で示す公知
のカレントミラー２００もセンス増幅器１０と共に使用
できるが、好ましい実施例では使用していない。もしこ
のカレントミラーを使用すれば、その入力ノードは増幅
器の第２段の出力ノード、即ちノード１２８及び１４４
である。カレントミラー２００は、ＮＭＯＳトランジス
タ２０４、ＮＭＯＳトランジスタ２０８、ＰＭＯＳトラ
ンジスタ２１２及びＰＭＯＳトランジスタ２１６を含
む。ＮＭＯＳトランジスタ２０４のゲート端子２２０は
ノード１２８（図１）に結合され、第１の端子２２４は
ノード２２８に結合され、そして第２の端子２３２は接
地電位に結合されている。ＮＭＯＳトランジスタ２０８
のゲート端子２３６はノード１４４（図１）に結合さ
れ、第１の端子２４０は出力ノード２４４に結合され、
そして第２の端子２４８は接地電位に結合されている。
ＰＭＯＳトランジスタ２１２のゲート端子２５２はノー
ド２２８に結合され、第１の端子２５６はＶCCに結合さ
れ、そして第２の端子２６０はノード２２８に結合され
ている。ＰＭＯＳトランジスタ２１６のゲート端子２６
４はＰＭＯＳトランジスタ２１２のゲート端子２５２に
結合され、第１の端子２６８はＶCCに結合され、そして
第２の端子２６０は出力ノード２４４に結合されてい
る。
て単一の出力信号に変換される。図２は従来技術のカレ
ントミラーを示すものであって、図１のカレントミラー
を説明する前に説明しておく。図２に回路図で示す公知
のカレントミラー２００もセンス増幅器１０と共に使用
できるが、好ましい実施例では使用していない。もしこ
のカレントミラーを使用すれば、その入力ノードは増幅
器の第２段の出力ノード、即ちノード１２８及び１４４
である。カレントミラー２００は、ＮＭＯＳトランジス
タ２０４、ＮＭＯＳトランジスタ２０８、ＰＭＯＳトラ
ンジスタ２１２及びＰＭＯＳトランジスタ２１６を含
む。ＮＭＯＳトランジスタ２０４のゲート端子２２０は
ノード１２８（図１）に結合され、第１の端子２２４は
ノード２２８に結合され、そして第２の端子２３２は接
地電位に結合されている。ＮＭＯＳトランジスタ２０８
のゲート端子２３６はノード１４４（図１）に結合さ
れ、第１の端子２４０は出力ノード２４４に結合され、
そして第２の端子２４８は接地電位に結合されている。
ＰＭＯＳトランジスタ２１２のゲート端子２５２はノー
ド２２８に結合され、第１の端子２５６はＶCCに結合さ
れ、そして第２の端子２６０はノード２２８に結合され
ている。ＰＭＯＳトランジスタ２１６のゲート端子２６
４はＰＭＯＳトランジスタ２１２のゲート端子２５２に
結合され、第１の端子２６８はＶCCに結合され、そして
第２の端子２６０は出力ノード２４４に結合されてい
る。
【００１３】ＰＭＯＳトランジスタ２１２及び２１６は
同一のサイズ、多分 16 ミクロン幅であり、ＮＭＯＳト
ランジスタ２０４及び２０８は同一のサイズ、多分６ミ
クロン幅である。ＮＭＯＳトランジスタ２０４は、ノー
ド１２８から受信した信号に応答して電流を流す。ゲー
ト及びドレインの両方がノード２２４に接続されている
ＰＭＯＳトランジスタ２１２は飽和しており、その飽和
電流がＮＭＯＳトランジスタ２０４を流れる電流に正確
に等しくなるようにそれ自体を（即ち、そのゲート電圧
を）バイアスする。ＰＭＯＳトランジスタ２１６はＰＭ
ＯＳトランジスタ２１２と同一サイズであり、飽和した
ＰＭＯＳトランジスタ２１２と同一のゲート及びソース
電位を有するように接続されている。従って、ＰＭＯＳ
トランジスタ２１６は飽和電流をＰＭＯＳトランジスタ
２１２の電流（この電流自体は、ＮＭＯＳトランジスタ
２０４を流れる電流に等しい）に等しく維持しようと試
みる。このように、ＰＭＯＳトランジスタ２１６は、Ｎ
ＭＯＳトランジスタ２０４を流れる電流に等しい量でノ
ード２４４をＶCCに向かって引上げる正の電流源として
働く。一方、ＮＭＯＳトランジスタ２０８はＮＭＯＳト
ランジスタ２０４と同じサイズであり、ノード１４４か
ら受信した信号に応答して出力ノード２４４から電流を
引出し、出力ノード２４４の電圧を引下げようとする。
従って、もしノード１２８上の信号がノード１４４上の
信号よりも高ければ、ＰＭＯＳトランジスタ２１６の飽
和電流はＮＭＯＳトランジスタ２０８の電流よりも大き
くなる。そのため、出力ノード２４４上の信号は高くさ
せられる。もしノード１２８上の信号がノード１４４上
の信号よりも低ければ、ＮＭＯＳトランジスタ２０８の
飽和電流がＰＭＯＳトランジスタ２１６の電流よりも大
きくなり、出力ノード２４４上の信号は低くさせられ
る。
同一のサイズ、多分 16 ミクロン幅であり、ＮＭＯＳト
ランジスタ２０４及び２０８は同一のサイズ、多分６ミ
クロン幅である。ＮＭＯＳトランジスタ２０４は、ノー
ド１２８から受信した信号に応答して電流を流す。ゲー
ト及びドレインの両方がノード２２４に接続されている
ＰＭＯＳトランジスタ２１２は飽和しており、その飽和
電流がＮＭＯＳトランジスタ２０４を流れる電流に正確
に等しくなるようにそれ自体を（即ち、そのゲート電圧
を）バイアスする。ＰＭＯＳトランジスタ２１６はＰＭ
ＯＳトランジスタ２１２と同一サイズであり、飽和した
ＰＭＯＳトランジスタ２１２と同一のゲート及びソース
電位を有するように接続されている。従って、ＰＭＯＳ
トランジスタ２１６は飽和電流をＰＭＯＳトランジスタ
２１２の電流（この電流自体は、ＮＭＯＳトランジスタ
２０４を流れる電流に等しい）に等しく維持しようと試
みる。このように、ＰＭＯＳトランジスタ２１６は、Ｎ
ＭＯＳトランジスタ２０４を流れる電流に等しい量でノ
ード２４４をＶCCに向かって引上げる正の電流源として
働く。一方、ＮＭＯＳトランジスタ２０８はＮＭＯＳト
ランジスタ２０４と同じサイズであり、ノード１４４か
ら受信した信号に応答して出力ノード２４４から電流を
引出し、出力ノード２４４の電圧を引下げようとする。
従って、もしノード１２８上の信号がノード１４４上の
信号よりも高ければ、ＰＭＯＳトランジスタ２１６の飽
和電流はＮＭＯＳトランジスタ２０８の電流よりも大き
くなる。そのため、出力ノード２４４上の信号は高くさ
せられる。もしノード１２８上の信号がノード１４４上
の信号よりも低ければ、ＮＭＯＳトランジスタ２０８の
飽和電流がＰＭＯＳトランジスタ２１６の電流よりも大
きくなり、出力ノード２４４上の信号は低くさせられ
る。
【００１４】ノード１２８の電圧が増加すると、トラン
ジスタ２０４を通る電流が増加してノード２２８即ちト
ランジスタ２０４のドレインの電圧が低下せしめられ、
一方接地されているトランジスタ２０４のソース電圧は
変化しない。トランジスタ２０４は僅かなゲート・ドレ
イン容量と、かなりのゲート・ソース容量とを有してい
る。従って、トランジスタ２０４のゲート電位を増加さ
せるためにはかなりの（正の）電荷が必要である。ＮＭ
ＯＳトランジスタ２０４のゲートはノード１２８にかな
りの容量を付与し、ノード１２８のスイッチングを遅く
する。更に、ノード１２８が高であれば、かなりの電流
がトランジスタ２０４及び２１２を流れるから、回路の
合計電力消費が付加される。これに対して図１に示すセ
ンス増幅器１０は、カレントミラー回路（図２のＮＭＯ
Ｓトランジスタ２０４及びＰＭＯＳトランジスタ２１
２）を増幅器の第２段（図１において既存のＮＭＯＳト
ランジスタ１１２と付加されたＰＭＯＳトランジスタ３
０４）に組込んだことによって、ノード１２８への余分
な容量性ローディングと、電力を消費する余分な成分と
を回避している。ＰＭＯＳトランジスタ３０４は、ＶCC
に結合されている第１の端子３２６と、ノード１３７に
結合されているゲート端子３３０と、ノード１３７に結
合されている第２の端子３３４とを有している。ＰＭＯ
Ｓトランジスタ３００は、ＶCCに結合されている第１の
端子３１４と、ノード１２２に結合されているゲート端
子３１８と、ノード１２２に結合されている第２の端子
３２２とを有している。ＰＭＯＳトランジスタ３００
は、回路を適切に動作させるだけならば必要ないが、増
幅器の第２段を対称にするために含まれているのであ
る。もしＰＭＯＳトランジスタ３００が含まれていなけ
れば、ノード１２２は直接ＶCCに結合する。ＰＭＯＳト
ランジスタ３０８は、ＶCCに結合されている第１の端子
３４０と、ＰＭＯＳトランジスタ３０４のゲート３３０
に結合されているゲート端子３４４と、出力ノード３５
２に結合されている第２の端子３４８とを有している。
好ましい実施例では、ＰＭＯＳトランジスタ３０８の幅
はＰＭＯＳトランジスタ３０４の幅に等しく、共に少な
くとも 16 ミクロン幅である。ＮＭＯＳトランジスタ３
１０は、出力ノード３５２に結合されている第１の端子
３５６と、ノード１４４に結合されているゲート端子３
６０と、接地電位に結合されている第２の端子３６４と
を有している。好ましい実施例では、ＮＭＯＳトランジ
スタ３１０はＮＭＯＳトランジスタ１１２と同一の幅で
あり、６ミクロンである。若干の応用においては、トラ
ンジスタ３０８及び３１０をトランジスタ３０４及び１
１２より大きくすることが望ましいかも知れない。この
場合、ＰＭＯＳトランジスタ３０８の幅をＰＭＯＳトラ
ンジスタ３０４の幅で除した値を、ＮＭＯＳトランジス
タ３１０の幅をＮＭＯＳトランジスタ１１２の幅で除し
た値に等しくすることが重要である。即ち、もしトラン
ジスタ３０８の幅がトランジスタ３０４の幅の２倍であ
れば、トランジスタ３１０の幅もトランジスタ３１２の
幅の２倍にすべきである。これにより両トランジスタ３
０８及び３１０を流れる電流は２倍になるが、これらの
電流の比は維持される。
ジスタ２０４を通る電流が増加してノード２２８即ちト
ランジスタ２０４のドレインの電圧が低下せしめられ、
一方接地されているトランジスタ２０４のソース電圧は
変化しない。トランジスタ２０４は僅かなゲート・ドレ
イン容量と、かなりのゲート・ソース容量とを有してい
る。従って、トランジスタ２０４のゲート電位を増加さ
せるためにはかなりの（正の）電荷が必要である。ＮＭ
ＯＳトランジスタ２０４のゲートはノード１２８にかな
りの容量を付与し、ノード１２８のスイッチングを遅く
する。更に、ノード１２８が高であれば、かなりの電流
がトランジスタ２０４及び２１２を流れるから、回路の
合計電力消費が付加される。これに対して図１に示すセ
ンス増幅器１０は、カレントミラー回路（図２のＮＭＯ
Ｓトランジスタ２０４及びＰＭＯＳトランジスタ２１
２）を増幅器の第２段（図１において既存のＮＭＯＳト
ランジスタ１１２と付加されたＰＭＯＳトランジスタ３
０４）に組込んだことによって、ノード１２８への余分
な容量性ローディングと、電力を消費する余分な成分と
を回避している。ＰＭＯＳトランジスタ３０４は、ＶCC
に結合されている第１の端子３２６と、ノード１３７に
結合されているゲート端子３３０と、ノード１３７に結
合されている第２の端子３３４とを有している。ＰＭＯ
Ｓトランジスタ３００は、ＶCCに結合されている第１の
端子３１４と、ノード１２２に結合されているゲート端
子３１８と、ノード１２２に結合されている第２の端子
３２２とを有している。ＰＭＯＳトランジスタ３００
は、回路を適切に動作させるだけならば必要ないが、増
幅器の第２段を対称にするために含まれているのであ
る。もしＰＭＯＳトランジスタ３００が含まれていなけ
れば、ノード１２２は直接ＶCCに結合する。ＰＭＯＳト
ランジスタ３０８は、ＶCCに結合されている第１の端子
３４０と、ＰＭＯＳトランジスタ３０４のゲート３３０
に結合されているゲート端子３４４と、出力ノード３５
２に結合されている第２の端子３４８とを有している。
好ましい実施例では、ＰＭＯＳトランジスタ３０８の幅
はＰＭＯＳトランジスタ３０４の幅に等しく、共に少な
くとも 16 ミクロン幅である。ＮＭＯＳトランジスタ３
１０は、出力ノード３５２に結合されている第１の端子
３５６と、ノード１４４に結合されているゲート端子３
６０と、接地電位に結合されている第２の端子３６４と
を有している。好ましい実施例では、ＮＭＯＳトランジ
スタ３１０はＮＭＯＳトランジスタ１１２と同一の幅で
あり、６ミクロンである。若干の応用においては、トラ
ンジスタ３０８及び３１０をトランジスタ３０４及び１
１２より大きくすることが望ましいかも知れない。この
場合、ＰＭＯＳトランジスタ３０８の幅をＰＭＯＳトラ
ンジスタ３０４の幅で除した値を、ＮＭＯＳトランジス
タ３１０の幅をＮＭＯＳトランジスタ１１２の幅で除し
た値に等しくすることが重要である。即ち、もしトラン
ジスタ３０８の幅がトランジスタ３０４の幅の２倍であ
れば、トランジスタ３１０の幅もトランジスタ３１２の
幅の２倍にすべきである。これにより両トランジスタ３
０８及び３１０を流れる電流は２倍になるが、これらの
電流の比は維持される。
【００１５】増幅器の第２段内に統合されたこのカレン
トミラーの動作を説明するために、ノード１２８が始め
に＋2.25Ｖであり、ノード１４４が始めに＋0.70Ｖであ
るものとする。ＮＭＯＳトランジスタ１１２のゲート１
６２に＋2.25Ｖが印加されるとある電流がトランジスタ
１１２を、従ってＮＭＯＳトランジスタ１０４及び飽和
したＰＭＯＳトランジスタ３０４をも通って流れる。こ
れは本質的に、図２に示す先行技術のＰＭＯＳトランジ
スタ２１２を流れる電流と同じ電流である（図２のＰＭ
ＯＳトランジスタ２０４が図１のＮＭＯＳトランジスタ
１１２と同一のサイズであるものとする）。ＰＭＯＳト
ランジスタ３０８のソース及びゲート端子は共に、ＰＭ
ＯＳトランジスタ３０４と同じ同一の電位でバイアスさ
れ、またＰＭＯＳトランジスタ３０４と同一のサイズで
あるから、ＰＭＯＳトランジスタ３０８を流れる飽和電
流はＰＭＯＳトランジスタ３０４及びＮＭＯＳトランジ
スタ１１２を通って流れる電流に等しい。この電流は出
力ノード３５２の電圧を上昇させる。一方、ノード１４
４の＋0.70Ｖ信号はトランジスタ３１０をターンオフさ
せる傾向がある。それは、この信号レベルが本質的に、
典型的なＮＭＯＳトランジスタのしきい値電圧だからで
ある。従って、ＮＭＯＳトランジスタ３１０には殆ど電
流は流れず、トランジスタ３０８及び３１０に殆ど、も
しくは全く電流が流れない状態では、ＰＭＯＳトランジ
スタ３０８は出力ノード３５２をＶCC電位に、もしくは
それに極めて近い電位に引上げる。図３においては、入
力がスイッチする前のノード３５２の出力は約 4.20 Ｖ
である。
トミラーの動作を説明するために、ノード１２８が始め
に＋2.25Ｖであり、ノード１４４が始めに＋0.70Ｖであ
るものとする。ＮＭＯＳトランジスタ１１２のゲート１
６２に＋2.25Ｖが印加されるとある電流がトランジスタ
１１２を、従ってＮＭＯＳトランジスタ１０４及び飽和
したＰＭＯＳトランジスタ３０４をも通って流れる。こ
れは本質的に、図２に示す先行技術のＰＭＯＳトランジ
スタ２１２を流れる電流と同じ電流である（図２のＰＭ
ＯＳトランジスタ２０４が図１のＮＭＯＳトランジスタ
１１２と同一のサイズであるものとする）。ＰＭＯＳト
ランジスタ３０８のソース及びゲート端子は共に、ＰＭ
ＯＳトランジスタ３０４と同じ同一の電位でバイアスさ
れ、またＰＭＯＳトランジスタ３０４と同一のサイズで
あるから、ＰＭＯＳトランジスタ３０８を流れる飽和電
流はＰＭＯＳトランジスタ３０４及びＮＭＯＳトランジ
スタ１１２を通って流れる電流に等しい。この電流は出
力ノード３５２の電圧を上昇させる。一方、ノード１４
４の＋0.70Ｖ信号はトランジスタ３１０をターンオフさ
せる傾向がある。それは、この信号レベルが本質的に、
典型的なＮＭＯＳトランジスタのしきい値電圧だからで
ある。従って、ＮＭＯＳトランジスタ３１０には殆ど電
流は流れず、トランジスタ３０８及び３１０に殆ど、も
しくは全く電流が流れない状態では、ＰＭＯＳトランジ
スタ３０８は出力ノード３５２をＶCC電位に、もしくは
それに極めて近い電位に引上げる。図３においては、入
力がスイッチする前のノード３５２の出力は約 4.20 Ｖ
である。
【００１６】ノード１２８の電圧がスイングして＋0.70
Ｖまで低下し、そしてノード１４４の電圧がスイングし
て＋2.25Ｖまで上昇すると、ＮＭＯＳトランジスタ１１
２が僅かな電流を流すようになり、同量の僅かな電流が
ＰＭＯＳトランジスタ３０４を流れる。同量の僅かな電
流がＰＭＯＳトランジスタ３０８にも流れる。その間
に、＋2.25Ｖの比較的高いゲート電圧を印加されたＮＭ
ＯＳトランジスタ３１０ターンオンし、出力ノード３５
２を低にさせる。図３においては、ノード３５２の出力
は８乃至 10 ｎｓの間の安定状態では 0.05 Ｖ以下であ
る。今度はＰＭＯＳトランジスタ３０８の低飽和電流に
よって制限されるために、この場合もトランジスタ３０
８及び３１０には殆ど電流は流れない。増幅器の第２段
は、もしＮＭＯＳトランジスタ１０４が飽和し続けれ
ば、最良に作動する。このようにするには、１つのＮＭ
ＯＳしきい値電圧より低いトランジスタ１０４のドレイ
ン電圧が、トランジスタ１０４のゲート電圧を超える必
要がある。換言すれば、ノード１３７の電圧が、ノード
３８の電圧の１つのＮＭＯＳ ＶT 以内になければなら
ない。しかしながら、ＰＭＯＳトランジスタ３０４を導
通させるためには、そのゲート電圧を、少なくとも１つ
のＰＭＯＳトランジスタしきい値電圧だけそのソース電
圧より低くする必要がある。従って、ノード１３７の電
圧は、少なくとも１つのＰＭＯＳしきい値電圧だけＶCC
電位よりも低い。トランジスタ１０４を飽和させ続ける
ためには、そのドレイン電圧をできる限り高く維持し、
またそのゲート電圧を比較的低く維持する。ノード１３
７を高く維持するためにＰＭＯＳトランジスタ３０４を
比較的幅広くし、好ましい実施例では 16 ミクロンにし
てある。増幅器の第１段は、電圧利得が得られ且つノー
ド３８を低く維持するために含まれているのである。前
述したように、ノード３８上の同相電圧は入力電圧ＩＮ
より低くＶCCの 1/3 である。ノード１３７の高電圧と
組合されたノード３８のこの低電圧がトランジスタ１０
４の飽和動作を保証する。同様に、トランジスタ１００
も飽和し続ける。
Ｖまで低下し、そしてノード１４４の電圧がスイングし
て＋2.25Ｖまで上昇すると、ＮＭＯＳトランジスタ１１
２が僅かな電流を流すようになり、同量の僅かな電流が
ＰＭＯＳトランジスタ３０４を流れる。同量の僅かな電
流がＰＭＯＳトランジスタ３０８にも流れる。その間
に、＋2.25Ｖの比較的高いゲート電圧を印加されたＮＭ
ＯＳトランジスタ３１０ターンオンし、出力ノード３５
２を低にさせる。図３においては、ノード３５２の出力
は８乃至 10 ｎｓの間の安定状態では 0.05 Ｖ以下であ
る。今度はＰＭＯＳトランジスタ３０８の低飽和電流に
よって制限されるために、この場合もトランジスタ３０
８及び３１０には殆ど電流は流れない。増幅器の第２段
は、もしＮＭＯＳトランジスタ１０４が飽和し続けれ
ば、最良に作動する。このようにするには、１つのＮＭ
ＯＳしきい値電圧より低いトランジスタ１０４のドレイ
ン電圧が、トランジスタ１０４のゲート電圧を超える必
要がある。換言すれば、ノード１３７の電圧が、ノード
３８の電圧の１つのＮＭＯＳ ＶT 以内になければなら
ない。しかしながら、ＰＭＯＳトランジスタ３０４を導
通させるためには、そのゲート電圧を、少なくとも１つ
のＰＭＯＳトランジスタしきい値電圧だけそのソース電
圧より低くする必要がある。従って、ノード１３７の電
圧は、少なくとも１つのＰＭＯＳしきい値電圧だけＶCC
電位よりも低い。トランジスタ１０４を飽和させ続ける
ためには、そのドレイン電圧をできる限り高く維持し、
またそのゲート電圧を比較的低く維持する。ノード１３
７を高く維持するためにＰＭＯＳトランジスタ３０４を
比較的幅広くし、好ましい実施例では 16 ミクロンにし
てある。増幅器の第１段は、電圧利得が得られ且つノー
ド３８を低く維持するために含まれているのである。前
述したように、ノード３８上の同相電圧は入力電圧ＩＮ
より低くＶCCの 1/3 である。ノード１３７の高電圧と
組合されたノード３８のこの低電圧がトランジスタ１０
４の飽和動作を保証する。同様に、トランジスタ１００
も飽和し続ける。
【００１７】入力の電圧がある程度低く、また増幅器の
第１段の電圧利得が不要であると考えられるような応用
では、第２段を第１段として使用し、カレントミラーを
この段に統合することができる。この場合、トランジス
タ１４、２２、５４、７０及び８６を削除し、回路への
入力はトランジスタ１００及び１０４のゲート端子１１
６及び１３２へ直接印加する。ＰＭＯＳトランジスタ３
０４をセンス増幅器１０の最終の通常段内に統合するこ
とによって、先行技術のデバイスのＰＭＯＳトランジス
タ２１２及びＮＭＯＳトランジスタ２０４によって消費
される電流が排除され、その代わりに増幅器の通常段に
おいて当然必要とされ且つ該段内に存在している電流が
使用されるようになる。出力信号を発生させるのに、ト
ランジスタ３０８及び３１０はＶCCから接地へ殆ど電流
を流さない。従って、本発明により構成されるカレント
ミラーは極めて小さい電力しか消費しない。更に、この
ことが、ノード１２８に対する容量性ローディングを減
少させ、図２の分離したトランジスタ２０４の必要性を
排除することによって、回路はスピードアップされる。
以上に本発明の好ましい実施例を説明したが、多くの変
更を施すことは可能である。従って本発明の範囲は特許
請求の範囲から確認されたい。
第１段の電圧利得が不要であると考えられるような応用
では、第２段を第１段として使用し、カレントミラーを
この段に統合することができる。この場合、トランジス
タ１４、２２、５４、７０及び８６を削除し、回路への
入力はトランジスタ１００及び１０４のゲート端子１１
６及び１３２へ直接印加する。ＰＭＯＳトランジスタ３
０４をセンス増幅器１０の最終の通常段内に統合するこ
とによって、先行技術のデバイスのＰＭＯＳトランジス
タ２１２及びＮＭＯＳトランジスタ２０４によって消費
される電流が排除され、その代わりに増幅器の通常段に
おいて当然必要とされ且つ該段内に存在している電流が
使用されるようになる。出力信号を発生させるのに、ト
ランジスタ３０８及び３１０はＶCCから接地へ殆ど電流
を流さない。従って、本発明により構成されるカレント
ミラーは極めて小さい電力しか消費しない。更に、この
ことが、ノード１２８に対する容量性ローディングを減
少させ、図２の分離したトランジスタ２０４の必要性を
排除することによって、回路はスピードアップされる。
以上に本発明の好ましい実施例を説明したが、多くの変
更を施すことは可能である。従って本発明の範囲は特許
請求の範囲から確認されたい。
【図１】本発明によるセンス増幅器の好ましい実施例の
回路図。
回路図。
【図２】公知のカレントミラー差動増幅器の回路図。
【図３】図１に示す回路の動作を説明するタイミング
図。
図。
１０ センス増幅器 １４、２２、５４、７０、８６、１００、１０４、１０
８、１１２、２０４、２０８、３１０ ＮＭＯＳトラン
ジスタ １８、２４、５８、７４、９０、１１６、１３２、１５
０、１６２、２２０、２３６、２５２、２６４、３１
８、３３０、３４４、３６０制御（ゲート） 端子 ３０、４２、６２、７８、９４、１２０、１３６、１５
４、１６６、２２４、２４０、２５６、２６８、３１
４、３２６、３４０、３５６第１の（ドレイ ン）端子 ３４、４６、６６、８２、９８、１２４、１４０、１５
８、１７０、２３２、２４８、２６０、２７２、３２
２、３３４、３４８、３６４第２の（ソース ）端子 ３８、５０、６８、１２２、１２８、１３７、１４４、
２２８、２４４、３５２ノード ２００ 従来のカレントミラー ２１２、２１６、３００、３０４、３０８ ＰＭＯＳト
ランジスタ
８、１１２、２０４、２０８、３１０ ＮＭＯＳトラン
ジスタ １８、２４、５８、７４、９０、１１６、１３２、１５
０、１６２、２２０、２３６、２５２、２６４、３１
８、３３０、３４４、３６０制御（ゲート） 端子 ３０、４２、６２、７８、９４、１２０、１３６、１５
４、１６６、２２４、２４０、２５６、２６８、３１
４、３２６、３４０、３５６第１の（ドレイ ン）端子 ３４、４６、６６、８２、９８、１２４、１４０、１５
８、１７０、２３２、２４８、２６０、２７２、３２
２、３３４、３４８、３６４第２の（ソース ）端子 ３８、５０、６８、１２２、１２８、１３７、１４４、
２２８、２４４、３５２ノード ２００ 従来のカレントミラー ２１２、２１６、３００、３０４、３０８ ＰＭＯＳト
ランジスタ
Claims (40)
- 【請求項１】 第１の入力信号を受信する制御端子と、
第１の電位源に結合されている第１の端子と、第２の端
子とを有する第１のトランジスタと、 第２の入力信号を受信する制御端子と、上記電位源に結
合されている第１の端子と、第２の端子とを有する第２
のトランジスタと、 上記第２のトランジスタの上記第２の端子に結合されて
いる制御端子と、上記第１のトランジスタの上記第２の
端子に結合されている第１の端子と、第２の端子とを有
する第３のトランジスタと、 上記第１のトランジスタの上記第２の端子に結合されて
いる制御端子と、上記第２のトランジスタの上記第２の
端子に結合されている第１の端子と、上記第３のトラン
ジスタの上記第２の端子に結合されている第２の端子と
を有する第４のトランジスタと、 上記第３のトランジスタの上記第２の端子に結合されて
いる制御端子と、上記第３のトランジスタの上記第２の
端子に結合されている第１の端子と、第２の電位源に結
合されている第２の端子とを有する第５のトランジスタ
とを備え、 上記第１のトランジスタは上記第３のトランジスタより
も大きい電流輸送能力を有し、上記第２のトランジスタ
は上記第４のトランジスタよりも大きい電流輸送能力を
有していることを特徴とする増幅器。 - 【請求項２】 上記第１、第２、第３、第４及び第５の
トランジスタはそれぞれ電界効果トランジスタからな
り、上記第１のトランジスタは上記第３のトランジスタ
よりも大きいチャネル幅を有し、上記第２のトランジス
タは上記第４のトランジスタよりも大きいチャネル幅を
有している請求項１に記載の回路。 - 【請求項３】 上記第１、第２、第３及び第４のトラン
ジスタは、それぞれＮＭＯＳトランジスタからなる請求
項２に記載の回路。 - 【請求項４】 上記第３及び第４のトランジスタの上記
第２の端子と、上記第２の電位源とに結合され、上記第
１及び第２のトランジスタの上記第２の端子における上
記増幅器の同相電圧が、上記第２の電位源の電圧と上記
第１の電位源の電圧の三分の二との和にほぼ等しくなる
ように上記増幅器をバイアスするバイアス手段をも備え
ている請求項１に記載の回路。 - 【請求項５】 上記バイアス手段は、第５のトランジス
タからなる請求項４に記載の回路。 - 【請求項６】 上記第１、第２、第３及び第４のトラン
ジスタはそれぞれ電界効果トランジスタからなり、上記
第１のトランジスタは上記第３のトランジスタよりも大
きいチャネル幅を有し、上記第２のトランジスタは上記
第４のトランジスタよりも大きいチャネル幅を有してい
る請求項５に記載の回路。 - 【請求項７】 上記第５のトランジスタは、上記第３及
び第４のトランジスタのチャネル幅を合計した大きさの
チャネル幅を有する電界効果トランジスタからなる請求
項６に記載の回路。 - 【請求項８】 上記第１、第２、第３、第４及び第５の
トランジスタは、それぞれＮＭＯＳトランジスタからな
る請求項７に記載の回路。 - 【請求項９】 第１の入力信号を受信する制御端子と、
第１の電位源に結合されている第１の端子と、第２の端
子とを有する第１のトランジスタと、 第２の入力信号を受信する制御端子と、上記第１の電位
に結合されている第１の端子と、第２の端子とを有する
第２のトランジスタと、 上記第２のトランジスタの上記第２の端子に結合されて
いる制御端子と、上記第１のトランジスタの上記第２の
端子に結合されている第１の端子と、第２の端子とを有
する第３のトランジスタと、 上記第１のトランジスタの上記第２の端子に結合されて
いる制御端子と、上記第２のトランジスタの上記第２の
端子に結合されている第１の端子と、上記第３のトラン
ジスタの上記第２の端子に結合されている第２の端子と
を有する第４のトランジスタと、 上記第３のトランジスタの上記第２の端子に結合されて
いる制御端子と、上記第３のトランジスタの上記第２の
端子に結合されている第１の端子と、第２の電位源に結
合されている第２の端子とを有する第５のトランジスタ
とを備え、 上記第１のトランジスタは上記第３のトランジスタより
も大きい電流輸送能力を有し、上記第２のトランジスタ
は上記第４のトランジスタよりも大きい電流輸送能力を
有し、 上記第３及び第４のトランジスタの上記第２の端子と、
上記第２の電位源とに結合され、上記第１及び第２のト
ランジスタの上記第２の端子における増幅器の同相電圧
が、上記第２の電位の電圧と上記入力信号上の同相電圧
の三分の二との和にほぼ等しくなるように第１の増幅器
段をバイアスするバイアス手段をも備えている第１の増
幅器段と、 上記第２のトランジスタの上記第２の端子に結合されて
いる制御端子と、電流源に結合されている第１の端子
と、第２の端子とを有する第５のトランジスタと、 上記第１のトランジスタの上記第２の端子に結合されて
いる制御端子と、電流源に結合されている第１の端子
と、第２の端子とを有する第６のトランジスタと、 上記第６のトランジスタの上記第２の端子に結合されて
いる制御端子と、上記第５のトランジスタの上記第２の
端子に結合されている第１の端子と、上記第２の電位源
に結合されている第２の端子とを有する第７のトランジ
スタと、 上記第５のトランジスタの上記第２の端子に結合されて
いる制御端子と、上記第６のトランジスタの上記第２の
端子に結合されている第１の端子と、上記第２の電位源
に結合されている第２の端子とを有する第７のトランジ
スタとを備え、 上記第５のトランジスタは上記第７のトランジスタより
も大きい電流輸送能力を有し、上記第６のトランジスタ
は上記第８のトランジスタよりも大きい電流輸送能力を
有している第２の増幅器手段とを備えていることを特徴
とする増幅器回路。 - 【請求項１０】 上記バイアス手段は、上記バイアス手
段に接続されている制御端子と、上記バイアス手段に接
続されている第１の端子と、上記第２の電位源に接続さ
れている第２の端子とを有する第９のトランジスタを備
えている請求項９に記載の回路。 - 【請求項１１】 上記第１、第２、第３、第４、第５、
第６、第７、第８及び第９のトランジスタはそれぞれ電
界効果トランジスタからなり、上記第１のトランジスタ
は上記第３のトランジスタよりも大きいチャネル幅を有
し、上記第２のトランジスタは上記第４のトランジスタ
よりも大きいチャネル幅を有し、上記第５のトランジス
タは上記第７のトランジスタよりも大きいチャネル幅を
有し、上記第６のトランジスタは上記第８のトランジス
タよりも大きいチャネル幅を有している請求項１０に記
載の回路。 - 【請求項１２】 上記第９のトランジスタは、上記第３
及び第４のトランジスタのチャネル幅を合計した大きさ
のチャネル幅を有する電界効果トランジスタからなる請
求項１１に記載の回路。 - 【請求項１３】 上記第１、第２、第３、第４、第５、
第６、第７、第８及び第９のトランジスタは、それぞれ
ＮＭＯＳトランジスタからなる請求項１２に記載の回
路。 - 【請求項１４】 上記第２の増幅器段に結合され、上記
第５のトランジスタの上記第２の端子の電圧が上記第６
のトランジスタの上記第２の端子の電圧よりも大きい時
には第１の信号を出力ノードに供給し、上記第５のトラ
ンジスタの上記第２の端子の電圧が上記第６のトランジ
スタの上記第２の端子の電圧よりも小さい時には第２の
信号を出力ノードに供給する出力信号手段をも備えてい
る請求項９に記載の回路。 - 【請求項１５】 上記出力手段は、上記第６のトランジ
スタの上記第１の端子に結合されている第１の入力端子
と、上記第６のトランジスタの上記第２の端子に結合さ
れている第２の入力端子とを有している請求項１４に記
載の回路。 - 【請求項１６】 上記出力手段は、上記第６のトランジ
スタの上記第１の端子に結合されている制御端子と、上
記第１の電位源に結合されている第１の端子と、上記出
力ノードに結合されている第２の端子とを有する第１０
のトランジスタと、 上記第６のトランジスタの上記第２の端子に結合されて
いる制御端子と、上記出力ノードに結合されている第１
の端子と、上記第２の電位源に結合されている第２の端
子とを有する第１１のトランジスタとを備えている請求
項１５に記載の回路。 - 【請求項１７】 上記出力手段は、上記第６のトランジ
スタの上記第１の端子に結合されている制御端子と、上
記第１の電位源に結合されている第１の端子と、上記第
６のトランジスタの上記第１の端子に結合されている第
２の端子とを有する第１２のトランジスタをも備えてい
る請求項１６に記載の回路。 - 【請求項１８】 上記第１、第２、第３、第４、第５、
第６、第７及び第８のトランジスタはそれぞれ電界効果
トランジスタからなり、上記第１のトランジスタは上記
第３のトランジスタよりも大きいチャネル幅を有し、上
記第２のトランジスタは上記第４のトランジスタよりも
大きいチャネル幅を有し、上記第５のトランジスタは上
記第７のトランジスタよりも大きいチャネル幅を有し、
上記第６のトランジスタは上記第８のトランジスタより
も大きいチャネル幅を有している請求項１７に記載の回
路。 - 【請求項１９】 上記第９のトランジスタは、上記第３
及び第４のトランジスタのチャネル幅の合計にほぼ等し
いチャネル幅を有する電界効果トランジスタからなる請
求項１８に記載の回路。 - 【請求項２０】 上記第１、第２、第３、第４、第５、
第６、第７、第８及び第１１のトランジスタは、それぞ
れＮＭＯＳトランジスタからなる請求項１７に記載の回
路。 - 【請求項２１】 上記第１０及び第１２のトランジスタ
は、それぞれＰＭＯＳトランジスタからなる請求項２０
に記載の回路。 - 【請求項２２】 上記第９のトランジスタは、ＮＭＯＳ
トランジスタからなる請求項２１に記載の回路。 - 【請求項２３】 上記出力手段は、上記第５のトランジ
スタの上記第１の端子に結合されている制御端子と、上
記第１の電位源に結合されている第１の端子と、上記第
５のトランジスタの上記第１の端子に結合されている第
２の端子とを有する第１３のトランジスタをも備えてい
る請求項１９に記載の回路。 - 【請求項２４】 上記第１、第２、第３、第４、第５、
第６、第７、第８及び第１１のトランジスタは、それぞ
れＰＭＯＳトランジスタからなる請求項１７に記載の回
路。 - 【請求項２５】 上記第１０及び第１２のトランジスタ
は、それぞれＮＭＯＳトランジスタからなる請求項２４
に記載の回路。 - 【請求項２６】 上記第９のトランジスタは、ＰＭＯＳ
トランジスタからなる請求項２５に記載の回路。 - 【請求項２７】 第１の入力信号を受ける制御端子と、
第１の端子と、第２の端子とを有する第１のトランジス
タと、 第２の入力信号を受ける制御端子と、第１の端子と、第
２の端子とを有する第１のトランジスタと、 上記第２のトランジスタの上記第２の端子に結合されて
いる制御端子と、上記第１のトランジスタの上記第２の
端子に結合されている第１の端子と、第１の電位源に結
合されている第２の端子とを有する第３のトランジスタ
と、 上記第１のトランジスタの上記第２の端子に結合されて
いる制御端子と、上記第２のトランジスタの上記第２の
端子に結合されている第１の端子と、上記第１の電位源
に結合されている第２の端子とを有する第４のトランジ
スタと、 制御端子と、第２の電位源に結合されている第１の端子
と、出力ノードに結合されている第２の端子とを有する
第５のトランジスタと、 制御端子と、上記出力ノードに結合されている第１の端
子と、上記第１の電位源に結合されている第２の端子と
を有する第６のトランジスタとを備え、 上記第５のトランジスタは上記第２のトランジスタの上
記第１のトランジスタに結合され、上記第６のトランジ
スタの上記制御端子は上記第２のトランジスタの上記第
２の端子に結合されていることを特徴とする増幅器。 - 【請求項２８】 上記第１、第２、第３、第４及び第６
のトランジスタは、ＮＭＯＳトランジスタである請求項
２７に記載の回路。 - 【請求項２９】 上記第１、第２、第３、第４及び第６
のトランジスタは、ＮＭＯＳトランジスタである請求項
２８に記載の回路。 - 【請求項３０】 上記第５のトランジスタは、ＰＭＯＳ
トランジスタである請求項２９に記載の回路。 - 【請求項３１】 上記第２のトランジスタの上記第１の
端子に結合されている制御端子と、上記第２の電位源に
結合されている第１の端子と、上記第２のトランジスタ
の上記第１の端子に結合されている第２の端子とを有す
る第７のトランジスタをも備えている請求項２７に記載
の回路。 - 【請求項３２】 上記第１、第２、第３、第４及び第６
のトランジスタはＮＭＯＳトランジスタであり、上記第
５及び第７のトランジスタはＰＭＯＳトランジスタであ
る請求項３１に記載の回路。 - 【請求項３３】 上記第１のトランジスタの上記第１の
端子は、上記第２の電位源に結合されている請求項３１
に記載の回路。 - 【請求項３４】 上記第１のトランジスタの上記第１の
端子に結合されている制御端子と、上記第１のトランジ
スタの上記第１の端子に結合されている第１の端子と、
上記第１のトランジスタの上記第１の端子に結合されて
いる第２の端子とを有する第８のトランジスタをも備え
ている請求項３１に記載の回路。 - 【請求項３５】 上記第１、第２、第３、第４及び第６
のトランジスタはＮＭＯＳトランジスタであり、上記第
５、第７及び第８のトランジスタはＰＭＯＳトランジス
タである請求項３４に記載の回路。 - 【請求項３６】 上記第１のトランジスタは上記第３の
トランジスタよりも大きいチャネル幅を有し、上記第２
のトランジスタは上記第４のトランジスタよりも大きい
チャネル幅を有している請求項３１に記載の回路。 - 【請求項３７】 上記第６のトランジスタは上記第４の
トランジスタよりも大きいチャネル幅を有し、上記第７
のトランジスタは上記第５のトランジスタと同一のチャ
ネル幅を有している請求項３１に記載の回路。 - 【請求項３８】 上記第６のトランジスタは上記第４の
トランジスタと同一のチャネル幅を有し、上記第７のト
ランジスタは上記第５のトランジスタと同一のチャネル
幅を有している請求項３６に記載の回路。 - 【請求項３９】 上記第６のトランジスタのチャネル幅
と上記第４のトランジスタのチャネル幅との比は、上記
第７のトランジスタのチャネル幅と上記第５のトランジ
スタのチャネル幅との比と同一である請求項３１に記載
の回路。 - 【請求項４０】 上記第６のトランジスタのチャネル幅
と上記第４のトランジスタのチャネル幅との比は、上記
第７のトランジスタのチャネル幅と上記第５のトランジ
スタのチャネル幅との比と同一である請求項３６に記載
の回路。
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