JPH1188159A - チャ−ジポンプ回路 - Google Patents
チャ−ジポンプ回路Info
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- JPH1188159A JPH1188159A JP9237570A JP23757097A JPH1188159A JP H1188159 A JPH1188159 A JP H1188159A JP 9237570 A JP9237570 A JP 9237570A JP 23757097 A JP23757097 A JP 23757097A JP H1188159 A JPH1188159 A JP H1188159A
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
- H03L7/0895—Details of the current generators
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Dc-Dc Converters (AREA)
Abstract
(57)【要約】
【課題】 チャージポンプ回路を構成するpMOSFE
TとnMOSFETのドレイン電流を等しくする。 【解決手段】 チャージポンプ100の出力104とレ
プリカ回路101の出力200はオペアンプ102によ
り同電位に制御される。pMOSトランジスタ109の
ゲートは接地される。UPバー信号がロウレベルのとき
pMOSトランジスタ107のドレイン電流は109の
それに等しくなり、DOWNバー信号がロウレベルのと
きセレクタ103でオペアンプ102の出力が選択さ
れ、pMOSトランジスタ108のドレイン電流は11
0のそれに等しくなる。109と110のドレイン電流
は等しい。よって、107と108のドレイン電流も等
しくなる。
TとnMOSFETのドレイン電流を等しくする。 【解決手段】 チャージポンプ100の出力104とレ
プリカ回路101の出力200はオペアンプ102によ
り同電位に制御される。pMOSトランジスタ109の
ゲートは接地される。UPバー信号がロウレベルのとき
pMOSトランジスタ107のドレイン電流は109の
それに等しくなり、DOWNバー信号がロウレベルのと
きセレクタ103でオペアンプ102の出力が選択さ
れ、pMOSトランジスタ108のドレイン電流は11
0のそれに等しくなる。109と110のドレイン電流
は等しい。よって、107と108のドレイン電流も等
しくなる。
Description
【0001】
【発明の属する技術分野】本発明はチャージポンプ回路
に関し、特にアナログ制御回路で用いられるチャージポ
ンプ回路に関する。
に関し、特にアナログ制御回路で用いられるチャージポ
ンプ回路に関する。
【0002】
【従来の技術】アナログ制御回路で用いられるチャージ
ポンプ回路を図10に示す。図10のチャージポンプ回
路では、UPバー信号でpMOSFET701がオンと
なり出力電圧を上げ、DOWN信号でnMOSFET7
02がオンとなり降圧する。
ポンプ回路を図10に示す。図10のチャージポンプ回
路では、UPバー信号でpMOSFET701がオンと
なり出力電圧を上げ、DOWN信号でnMOSFET7
02がオンとなり降圧する。
【0003】この回路では、pMOSFET701とn
MOSFET702のデバイスばらつきによるドレイン
電流の違いにより、pMOSFET701とnMOSF
ET702のドレイン電流が異なる欠点がある。また、
出力(ドレイン)電圧が変化すると、チャネル長変調等
ドレイン・ソース間電圧によるドレイン電流の違いによ
り、pMOSFET701とnMOSFET702のド
レイン電流が異なる欠点もある。
MOSFET702のデバイスばらつきによるドレイン
電流の違いにより、pMOSFET701とnMOSF
ET702のドレイン電流が異なる欠点がある。また、
出力(ドレイン)電圧が変化すると、チャネル長変調等
ドレイン・ソース間電圧によるドレイン電流の違いによ
り、pMOSFET701とnMOSFET702のド
レイン電流が異なる欠点もある。
【0004】この欠点を解決するための技術が特開平6
−188728号公報に開示されている。図11は特開
平6−188728号公報に開示されたチャージポンプ
回路を示す。同図中、pMOSFET711とnMOS
FET712とでチャージポンプを形成している。
−188728号公報に開示されている。図11は特開
平6−188728号公報に開示されたチャージポンプ
回路を示す。同図中、pMOSFET711とnMOS
FET712とでチャージポンプを形成している。
【0005】この回路では、カレントミラー713によ
りnMOSFET712のゲート電圧を調節している。
この回路ではpMOSFET711とnMOSFET7
12間のデバイスばらつきの影響を小さくすることがで
きる。
りnMOSFET712のゲート電圧を調節している。
この回路ではpMOSFET711とnMOSFET7
12間のデバイスばらつきの影響を小さくすることがで
きる。
【0006】
【発明が解決しようとする課題】しかし、特開平6−1
88728号公報開示のチャージポンプ回路は、出力
(ドレイン)電圧の変化によりpMOSFET711と
nMOSFET712のドレイン電流が異なるという欠
点は解決されていない。
88728号公報開示のチャージポンプ回路は、出力
(ドレイン)電圧の変化によりpMOSFET711と
nMOSFET712のドレイン電流が異なるという欠
点は解決されていない。
【0007】従来のチャージポンプ回路の問題点は、同
じパルス幅でも昇圧及び降圧電圧幅に差が生じることで
ある。その理由は、昇圧にpMOSFETを、降圧にn
MOSFETを用いているため、pMOSFETとnM
OSFET間のばらつきによるドレイン電流の違い、チ
ャネル変調等ドレイン・ソース間電圧によるドレイン電
流の違いが生じるからである。
じパルス幅でも昇圧及び降圧電圧幅に差が生じることで
ある。その理由は、昇圧にpMOSFETを、降圧にn
MOSFETを用いているため、pMOSFETとnM
OSFET間のばらつきによるドレイン電流の違い、チ
ャネル変調等ドレイン・ソース間電圧によるドレイン電
流の違いが生じるからである。
【0008】そこで本発明の目的は、チャージポンプ回
路を構成するpMOSFETとnMOSFETのドレイ
ン電流を等しくし、昇圧及び降圧電圧幅に差をなくし、
高精度のアナログ制御回路を実現することにある。
路を構成するpMOSFETとnMOSFETのドレイ
ン電流を等しくし、昇圧及び降圧電圧幅に差をなくし、
高精度のアナログ制御回路を実現することにある。
【0009】
【課題を解決するための手段】前記課題を解決するため
に本発明は、第1導電型の第1MOSトランジスタと第
2導電型の第2MOSトランジスタとの直列回路からな
り、各トランジスタのゲート電圧を制御することにより
前記2個のトランジスタの接続点より所定出力電圧を得
るチャージポンプ手段と、このチャージポンプ手段のト
ランジスタと特性が同一の第1導電型の第3MOSトラ
ンジスタと第2導電型の第4MOSトランジスタとの直
列回路からなり、前記第3MOSトランジスタのゲート
に対して、前記第1MOSトランジスタのオン時の電流
と等しい電流が当該第3MOSトランジスタに流れるよ
うなバイアスが印加され、前記第4MOSトランジスタ
のゲートに所定電圧が印加されるレプリカ手段と、前記
レプリカ手段の出力電圧が前記チャージポンプ手段の出
力電圧と等しくなるよう前記第2及び第4MOSトラン
ジスタのゲート電圧を制御する電圧制御手段とを含むこ
とを特徴とする。
に本発明は、第1導電型の第1MOSトランジスタと第
2導電型の第2MOSトランジスタとの直列回路からな
り、各トランジスタのゲート電圧を制御することにより
前記2個のトランジスタの接続点より所定出力電圧を得
るチャージポンプ手段と、このチャージポンプ手段のト
ランジスタと特性が同一の第1導電型の第3MOSトラ
ンジスタと第2導電型の第4MOSトランジスタとの直
列回路からなり、前記第3MOSトランジスタのゲート
に対して、前記第1MOSトランジスタのオン時の電流
と等しい電流が当該第3MOSトランジスタに流れるよ
うなバイアスが印加され、前記第4MOSトランジスタ
のゲートに所定電圧が印加されるレプリカ手段と、前記
レプリカ手段の出力電圧が前記チャージポンプ手段の出
力電圧と等しくなるよう前記第2及び第4MOSトラン
ジスタのゲート電圧を制御する電圧制御手段とを含むこ
とを特徴とする。
【0010】本発明によれば、レプリカ手段の出力電圧
がチャージポンプ手段の出力電圧と等しくなるよう制御
されるため、第1MOSトランジスタがオンとなったと
き流れるドレイン電流は第3MOSトランジスタに流れ
ると等しくなる。同様に、第2MOSトランジスタがオ
ンとなったとき流れるドレイン電流は第4MOSトラン
ジスタに流れると等しくなる。
がチャージポンプ手段の出力電圧と等しくなるよう制御
されるため、第1MOSトランジスタがオンとなったと
き流れるドレイン電流は第3MOSトランジスタに流れ
ると等しくなる。同様に、第2MOSトランジスタがオ
ンとなったとき流れるドレイン電流は第4MOSトラン
ジスタに流れると等しくなる。
【0011】一方、第3及び第4MOSトランジスタに
流れるドレイン電流は等しい。従って、第1及び第2M
OSトランジスタに流れるドレイン電流も等しくなる。
流れるドレイン電流は等しい。従って、第1及び第2M
OSトランジスタに流れるドレイン電流も等しくなる。
【0012】
【発明の実施の形態】以下、本発明の実施の形態につい
て添付図面を参照しながら説明する。なお、以下の説明
においてUPは正論理、UPバーは負論理のUP信号を
示し、DOWNは正論理、DOWNバーは負論理のDO
WN信号を示す。
て添付図面を参照しながら説明する。なお、以下の説明
においてUPは正論理、UPバーは負論理のUP信号を
示し、DOWNは正論理、DOWNバーは負論理のDO
WN信号を示す。
【0013】図1は本発明に係るチャージポンプ回路の
最良の実施の形態の回路図である。チャージポンプ回路
は、チャージポンプ100を形成するpMOSトランジ
スタ(第1導電型MOSトランジスタ、以下同様)10
7及びnMOSトランジスタ(第2導電型MOSトラン
ジスタ、以下同様)108と、レプリカ回路101を構
成するpMOSトランジスタ109及びnMOSトラン
ジスタ110と、オペアンプ102と、セレクタ103
とにより構成される。
最良の実施の形態の回路図である。チャージポンプ回路
は、チャージポンプ100を形成するpMOSトランジ
スタ(第1導電型MOSトランジスタ、以下同様)10
7及びnMOSトランジスタ(第2導電型MOSトラン
ジスタ、以下同様)108と、レプリカ回路101を構
成するpMOSトランジスタ109及びnMOSトラン
ジスタ110と、オペアンプ102と、セレクタ103
とにより構成される。
【0014】そして、チャージポンプ100とレプリカ
回路101の出力はオペアンプ102へ入力され、オペ
アンプ102の出力はnMOSトランジスタ110のゲ
ートとセレクタ103の一方の入力とに入力される。
回路101の出力はオペアンプ102へ入力され、オペ
アンプ102の出力はnMOSトランジスタ110のゲ
ートとセレクタ103の一方の入力とに入力される。
【0015】セレクタ103の他方の入力はnMOSト
ランジスタ110のソースとともに接地されている。そ
して、セレクタ103の出力はnMOSトランジスタ1
08のゲートに接続されている。
ランジスタ110のソースとともに接地されている。そ
して、セレクタ103の出力はnMOSトランジスタ1
08のゲートに接続されている。
【0016】又、pMOSトランジスタ107と109
とは特性が同一のpMOSトランジスタで構成され、n
MOSトランジスタ108と110特性が同一のnMO
Sトランジスタで構成される。
とは特性が同一のpMOSトランジスタで構成され、n
MOSトランジスタ108と110特性が同一のnMO
Sトランジスタで構成される。
【0017】そして、pMOSトランジスタ109のゲ
ートは接地されており、これによりこのpMOSトラン
ジスタ109に流れるドレイン電流は、pMOSトラン
ジスタ107のゲートにUPバー信号(ロウレベル)が
入力されたときにpMOSトランジスタ107に流れる
ドレイン電流と等しくなる。
ートは接地されており、これによりこのpMOSトラン
ジスタ109に流れるドレイン電流は、pMOSトラン
ジスタ107のゲートにUPバー信号(ロウレベル)が
入力されたときにpMOSトランジスタ107に流れる
ドレイン電流と等しくなる。
【0018】次に、図1の回路の動作について、同図を
参照して説明する。チャージポンプのレプリカ回路10
1は、出力電圧がチャージポンプ100の出力電圧10
4に等しくなるようにレプリカ回路を構成するMOSト
ランジスタ110のゲート電圧が決まる。このとき、レ
プリカ回路を構成するpMOSトランジスタ109とn
MOSトランジスタ110のドレイン電流は等しい。
参照して説明する。チャージポンプのレプリカ回路10
1は、出力電圧がチャージポンプ100の出力電圧10
4に等しくなるようにレプリカ回路を構成するMOSト
ランジスタ110のゲート電圧が決まる。このとき、レ
プリカ回路を構成するpMOSトランジスタ109とn
MOSトランジスタ110のドレイン電流は等しい。
【0019】これは、pMOSトランジスタ109とn
MOSトランジスタ110とは直列に接続されており、
オペアンプ102の入力は高インピーダンスであるた
め、ドレイン電流はpMOSトランジスタ109からn
MOSトランジスタ110へ流れるためである。
MOSトランジスタ110とは直列に接続されており、
オペアンプ102の入力は高インピーダンスであるた
め、ドレイン電流はpMOSトランジスタ109からn
MOSトランジスタ110へ流れるためである。
【0020】いま、チャージポンプ100を昇圧する場
合、UPバー信号105がロウレベルとなる。
合、UPバー信号105がロウレベルとなる。
【0021】UPバー信号105のロウレベルは接地レ
ベルであり、ゲート電圧とドレイン電圧もpMOSトラ
ンジスタ109と等しいので、昇圧電圧すなわちpMO
Sトランジスタ107のドレイン電流はレプリカ回路1
01のpMOSトランジスタ109のドレイン電流に等
しい。
ベルであり、ゲート電圧とドレイン電圧もpMOSトラ
ンジスタ109と等しいので、昇圧電圧すなわちpMO
Sトランジスタ107のドレイン電流はレプリカ回路1
01のpMOSトランジスタ109のドレイン電流に等
しい。
【0022】DOWNバー信号106がハイレベルのと
きは、セレクタ103により接地レベルが選択され降圧
電流すなわちnMOSトランジスタ108のドレイン電
流は流れない。
きは、セレクタ103により接地レベルが選択され降圧
電流すなわちnMOSトランジスタ108のドレイン電
流は流れない。
【0023】DOWNバー信号106がロウレベルのと
きは、チャージポンプ回路100を構成するnMOSト
ランジスタ108のゲート電圧は、セレクタ回路103
によりレプリカ回路101のnMOSトランジスタ11
0のゲート電圧と等しくなる。
きは、チャージポンプ回路100を構成するnMOSト
ランジスタ108のゲート電圧は、セレクタ回路103
によりレプリカ回路101のnMOSトランジスタ11
0のゲート電圧と等しくなる。
【0024】ドレイン電圧も等しいので、降圧電流すな
わちnMOSトランジスタ108のドレイン電流とレプ
リカ回路のnMOSトランジスタ110のドレイン電流
に等しい。
わちnMOSトランジスタ108のドレイン電流とレプ
リカ回路のnMOSトランジスタ110のドレイン電流
に等しい。
【0025】レプリカ回路101のpMOS109とn
MOS110のドレイン電流は等しいので、昇圧電流と
降圧電流は等しくなる。以上により、pMOSトランジ
スタとnMOSトランジスタ間のデバイスばらつきやチ
ャネル変調等にかかわらず、昇圧及び降圧電流が等しく
なる。
MOS110のドレイン電流は等しいので、昇圧電流と
降圧電流は等しくなる。以上により、pMOSトランジ
スタとnMOSトランジスタ間のデバイスばらつきやチ
ャネル変調等にかかわらず、昇圧及び降圧電流が等しく
なる。
【0026】次に、第2〜第5の実施の形態について説
明する。これはセレクタ103を2個のMOSトランジ
スタで構成したものである。
明する。これはセレクタ103を2個のMOSトランジ
スタで構成したものである。
【0027】まず、第2の実施の形態について説明す
る。図2は第2の実施の形態の回路図である。なお、図
1と同様の構成部分については同一番号を付し、その説
明を省略する。
る。図2は第2の実施の形態の回路図である。なお、図
1と同様の構成部分については同一番号を付し、その説
明を省略する。
【0028】第2の実施の形態はセレクタ103をpM
OSトランジスタ210とnMOSトランジスタ211
とで構成したものである。
OSトランジスタ210とnMOSトランジスタ211
とで構成したものである。
【0029】pMOSトランジスタ210のソースはn
MOSトランジスタ110のゲートを介してオペアンプ
102の出力に接続されている。又、ドレインはnMO
Sトランジスタ108のゲートと接続されている。
MOSトランジスタ110のゲートを介してオペアンプ
102の出力に接続されている。又、ドレインはnMO
Sトランジスタ108のゲートと接続されている。
【0030】一方、nMOSトランジスタ211のソー
スはnMOSトランジスタ110のソースとともに接地
され、ドレインはnMOSトランジスタ108のゲート
と接続されている。次に、動作について説明する。
スはnMOSトランジスタ110のソースとともに接地
され、ドレインはnMOSトランジスタ108のゲート
と接続されている。次に、動作について説明する。
【0031】DOWNバー信号106がハイレベルのと
き、接地が選択されチャージポンプ100のnMOSト
ランジスタ108のドレイン電流は流れない。
き、接地が選択されチャージポンプ100のnMOSト
ランジスタ108のドレイン電流は流れない。
【0032】DOWNバー信号106がロウレベルのと
き、オペアンプ102の出力が選択され、レプリカ回路
101のnMOSトランジスタ110と同じ値のドレイ
ン電流がnMOSトランジスタ108に流れる。
き、オペアンプ102の出力が選択され、レプリカ回路
101のnMOSトランジスタ110と同じ値のドレイ
ン電流がnMOSトランジスタ108に流れる。
【0033】一方、UPバー信号がロウレベルのとき、
pMOSトランジスタ107にドレイン電流が流れ、そ
の値はpMOSトランジスタ109のドレイン電流の値
と等しくなる。又、UPバー信号がハイレベルのときド
レイン電流は流れない。
pMOSトランジスタ107にドレイン電流が流れ、そ
の値はpMOSトランジスタ109のドレイン電流の値
と等しくなる。又、UPバー信号がハイレベルのときド
レイン電流は流れない。
【0034】次に、第3の実施の形態について説明す
る。図3は第3の実施の形態の回路図である。同図にお
いても図1と同様の構成部分については同一番号を付
し、その説明を省略する。
る。図3は第3の実施の形態の回路図である。同図にお
いても図1と同様の構成部分については同一番号を付
し、その説明を省略する。
【0035】第3の実施の形態はセレクタ103を2個
のnMOSトランジスタ301,302で構成したもの
である。nMOSトランジスタ301,302の接続は
図2のpMOSトランジスタ200及びnMOSトラン
ジスタ201と同様なため説明を省略する。次に、動作
について説明する。
のnMOSトランジスタ301,302で構成したもの
である。nMOSトランジスタ301,302の接続は
図2のpMOSトランジスタ200及びnMOSトラン
ジスタ201と同様なため説明を省略する。次に、動作
について説明する。
【0036】DOWNバー信号106がハイレベルでD
OWN信号300がロウレベルのとき、接地が選択され
チャージポンプ100のnMOSトランジスタ108の
ドレイン電流は流れない。
OWN信号300がロウレベルのとき、接地が選択され
チャージポンプ100のnMOSトランジスタ108の
ドレイン電流は流れない。
【0037】DOWNバー信号がロウレベルでDOWN
信号がハイレベルのとき、オペアンプ102の出力が選
択され、レプリカ回路101のnMOSトランジスタ1
10と同じ値のドレイン電流がnMOSトランジスタ1
08に流れる。
信号がハイレベルのとき、オペアンプ102の出力が選
択され、レプリカ回路101のnMOSトランジスタ1
10と同じ値のドレイン電流がnMOSトランジスタ1
08に流れる。
【0038】一方、UPバー信号がロウレベルのとき、
pMOSトランジスタ107にドレイン電流が流れ、そ
の値はpMOSトランジスタ109のドレイン電流の値
と等しくなる。又、UPバー信号がハイレベルのときド
レイン電流は流れない。
pMOSトランジスタ107にドレイン電流が流れ、そ
の値はpMOSトランジスタ109のドレイン電流の値
と等しくなる。又、UPバー信号がハイレベルのときド
レイン電流は流れない。
【0039】次に、第4の実施の形態について説明す
る。図4は第4の実施の形態の回路図である。同図にお
いても図1と同様の構成部分については同一番号を付
し、その説明を省略する。
る。図4は第4の実施の形態の回路図である。同図にお
いても図1と同様の構成部分については同一番号を付
し、その説明を省略する。
【0040】第4の実施の形態はセレクタ103をpM
OSトランジスタ401とnMOSトランジスタ402
とで構成したものである。
OSトランジスタ401とnMOSトランジスタ402
とで構成したものである。
【0041】pMOSトランジスタ401のソースはp
MOSトランジスタ109のソースとともに電源に接続
され、ドレインはpMOSトランジスタ107のゲート
に接続され、nMOSトランジスタ402のソースはオ
ペアンプ102の出力とpMOSトランジスタ109の
ゲートとに接続され、ドレインはpMOSトランジスタ
107のゲートに接続される。次に、動作について説明
する。
MOSトランジスタ109のソースとともに電源に接続
され、ドレインはpMOSトランジスタ107のゲート
に接続され、nMOSトランジスタ402のソースはオ
ペアンプ102の出力とpMOSトランジスタ109の
ゲートとに接続され、ドレインはpMOSトランジスタ
107のゲートに接続される。次に、動作について説明
する。
【0042】UP信号400がロウレベルのとき、電源
が選択されチャージポンプ100のpMOSトランジス
タ107のドレイン電流は流れない。
が選択されチャージポンプ100のpMOSトランジス
タ107のドレイン電流は流れない。
【0043】UP信号400がハイレベルのとき、オペ
アンプ102の出力が選択され、レプリカ回路101の
pMOSトランジスタ109と同じ値のドレイン電流が
pMOSトランジスタ107に流れる。
アンプ102の出力が選択され、レプリカ回路101の
pMOSトランジスタ109と同じ値のドレイン電流が
pMOSトランジスタ107に流れる。
【0044】次に、第5の実施の形態について説明す
る。図5は第5の実施の形態の回路図である。同図にお
いても図1と同様の構成部分については同一番号を付
し、その説明を省略する。
る。図5は第5の実施の形態の回路図である。同図にお
いても図1と同様の構成部分については同一番号を付
し、その説明を省略する。
【0045】第5の実施の形態はセレクタ103を2個
のpMOSトランジスタ500,501で構成したもの
である。nMOSトランジスタ500,501の接続は
図4のpMOSトランジスタ401及びnMOSトラン
ジスタ402と同様なため説明を省略する。次に、動作
について説明する。
のpMOSトランジスタ500,501で構成したもの
である。nMOSトランジスタ500,501の接続は
図4のpMOSトランジスタ401及びnMOSトラン
ジスタ402と同様なため説明を省略する。次に、動作
について説明する。
【0046】UP信号400がロウレベルでUPバー信
号105がハイレベルのとき、電源が選択されチャージ
ポンプ100のpMOSトランジスタ107のドレイン
電流は流れない。UP信号400がハイレベルでUPバ
ー信号105がロウレベルのとき、オペアンプ102の
出力が選択され、レプリカ回路101のpMOSトラン
ジスタ109と同じ値のドレイン電流がpMOSトラン
ジスタ107に流れる。
号105がハイレベルのとき、電源が選択されチャージ
ポンプ100のpMOSトランジスタ107のドレイン
電流は流れない。UP信号400がハイレベルでUPバ
ー信号105がロウレベルのとき、オペアンプ102の
出力が選択され、レプリカ回路101のpMOSトラン
ジスタ109と同じ値のドレイン電流がpMOSトラン
ジスタ107に流れる。
【0047】次に、第6の実施の形態について説明す
る。図6は第6の実施の形態の回路図である。第6の実
施の形態はチャージポンプを構成するpMOSトランジ
スタ及びnMOSトランジスタを各々2個ずつで構成
し、レプリカ回路も同様にpMOSトランジスタ及びn
MOSトランジスタを各々2個ずつで構成したものであ
る。
る。図6は第6の実施の形態の回路図である。第6の実
施の形態はチャージポンプを構成するpMOSトランジ
スタ及びnMOSトランジスタを各々2個ずつで構成
し、レプリカ回路も同様にpMOSトランジスタ及びn
MOSトランジスタを各々2個ずつで構成したものであ
る。
【0048】チャージポンプ回路600はゲートにUP
バー信号105を接続したpMOSトランジスタ603
と、ソースをpMOSトランジスタ603のドレイン
に、ドレインを出力104に接続したpMOSトランジ
スタ604と、ドレインを出力104に接続したnMO
Sトランジスタ605と、ゲートをDOWN信号に、ド
レインをnMOSトランジスタ605のソースに接続し
たnMOSトランジスタ606から構成される。
バー信号105を接続したpMOSトランジスタ603
と、ソースをpMOSトランジスタ603のドレイン
に、ドレインを出力104に接続したpMOSトランジ
スタ604と、ドレインを出力104に接続したnMO
Sトランジスタ605と、ゲートをDOWN信号に、ド
レインをnMOSトランジスタ605のソースに接続し
たnMOSトランジスタ606から構成される。
【0049】レプリカ回路601は、ゲートを接地に接
続したpMOSトランジスタ607と、ソースをpMO
Sトランジスタ607のドレインに、ドレインを出力1
20に接続したpMOSトランジスタ608と、ドレイ
ンを出力120に接続したnMOSトランジスタ609
と、ゲートを電源に、ドレインにnMOSトランジスタ
609のソースを接続したnMOSトランジスタ610
から構成される。
続したpMOSトランジスタ607と、ソースをpMO
Sトランジスタ607のドレインに、ドレインを出力1
20に接続したpMOSトランジスタ608と、ドレイ
ンを出力120に接続したnMOSトランジスタ609
と、ゲートを電源に、ドレインにnMOSトランジスタ
609のソースを接続したnMOSトランジスタ610
から構成される。
【0050】オペアンプ回路102は、チャージポンプ
600の出力104とレプリカ601の出力120を入
力とし出力を609と605のnMOSトランジスタの
ゲートに接続する。
600の出力104とレプリカ601の出力120を入
力とし出力を609と605のnMOSトランジスタの
ゲートに接続する。
【0051】又、pMOSトランジスタ608のゲート
とpMOSトランジスタ604のゲートとは短絡されて
いる。なお、pMOSトランジスタ608及びpMOS
トランジスタ604を削除し、チャージポンプ600の
pMOSトランジスタを608のみで構成し、レプリカ
回路601のpMOSトランジスタを607のみで構成
することも可能である。
とpMOSトランジスタ604のゲートとは短絡されて
いる。なお、pMOSトランジスタ608及びpMOS
トランジスタ604を削除し、チャージポンプ600の
pMOSトランジスタを608のみで構成し、レプリカ
回路601のpMOSトランジスタを607のみで構成
することも可能である。
【0052】次に、第6の実施の形態の動作について説
明する。
明する。
【0053】第1の実施の形態と同様に、UPバーがロ
ウレベルのとき、チャージポンプ600のpMOSトラ
ンジスタ603と604のドレイン電流は、レプリカ回
路601のPMOSトランジスタ607と608のドレ
イン電流と等しい。
ウレベルのとき、チャージポンプ600のpMOSトラ
ンジスタ603と604のドレイン電流は、レプリカ回
路601のPMOSトランジスタ607と608のドレ
イン電流と等しい。
【0054】また、DOWN信号がハイレベルのとき、
チャージポンプ600のnMOSトランジスタ605と
606のドレイン電流は、レプリカ回路601のnMO
Sトランジスタ609と610のドレイン電流と等し
い。
チャージポンプ600のnMOSトランジスタ605と
606のドレイン電流は、レプリカ回路601のnMO
Sトランジスタ609と610のドレイン電流と等し
い。
【0055】レプリカ回路601のpMOSトランジス
タ607と608のドレイン電流とnMOSトランジス
タ609と610のドレイン電流は等しく、pMOSト
ランジスタとnMOSトランジスタ間のデバイスばらつ
きやチャネル変調等にかかわらず、昇圧及び降圧電流が
等しくなる。
タ607と608のドレイン電流とnMOSトランジス
タ609と610のドレイン電流は等しく、pMOSト
ランジスタとnMOSトランジスタ間のデバイスばらつ
きやチャネル変調等にかかわらず、昇圧及び降圧電流が
等しくなる。
【0056】次に、第7の実施の形態について説明す
る。図7は第7の実施の形態の回路図である。第7の実
施の形態は第6の実施の形態のpMOSトランジスタ6
03と604,607と608、及びnMOSトランジ
スタ605と606,609と610のゲートに接続さ
れている信号を交換したものであり、動作及び効果は第
6の実施の形態と同様であるため説明を省略する。
る。図7は第7の実施の形態の回路図である。第7の実
施の形態は第6の実施の形態のpMOSトランジスタ6
03と604,607と608、及びnMOSトランジ
スタ605と606,609と610のゲートに接続さ
れている信号を交換したものであり、動作及び効果は第
6の実施の形態と同様であるため説明を省略する。
【0057】次に、第8及び第9の実施の形態について
説明する。図8は第8の実施の形態の回路図、図9は第
9の実施の形態の回路図である。第8及び第9の実施の
形態はオペアンプにより、nMOSトランジスタの代わ
りにpMOSトランジスタのゲート電圧を設定するもの
で、動作及び効果は第6及び第7の実施の形態と同様で
あるため説明を省略する。
説明する。図8は第8の実施の形態の回路図、図9は第
9の実施の形態の回路図である。第8及び第9の実施の
形態はオペアンプにより、nMOSトランジスタの代わ
りにpMOSトランジスタのゲート電圧を設定するもの
で、動作及び効果は第6及び第7の実施の形態と同様で
あるため説明を省略する。
【0058】
【発明の効果】本発明によれば、第1導電型の第1MO
Sトランジスタと第2導電型の第2MOSトランジスタ
との直列回路からなり、各トランジスタのゲート電圧を
制御することにより前記2個のトランジスタの接続点よ
り所定出力電圧を得るチャージポンプ手段と、このチャ
ージポンプ手段のトランジスタと特性が同一の第1導電
型の第3MOSトランジスタと第2導電型の第4MOS
トランジスタとの直列回路からなり、前記第3MOSト
ランジスタのゲートに対して、前記第1MOSトランジ
スタのオン時の電流と等しい電流が当該第3MOSトラ
ンジスタに流れるようなバイアスが印加され、前記第4
MOSトランジスタのゲートに所定電圧が印加されるレ
プリカ手段と、前記レプリカ手段の出力電圧が前記チャ
ージポンプ手段の出力電圧と等しくなるよう前記第2及
び第4MOSトランジスタのゲート電圧を制御する電圧
制御手段とを含みチャージポンプ回路を構成したため、
チャージポンプ回路を構成する第1導電型MOSFET
と第2導電型MOSFETのドレイン電流を等しくし、
昇圧及び降圧電圧幅に差をなくし、高精度のアナログ制
御回路を実現することが可能となる。
Sトランジスタと第2導電型の第2MOSトランジスタ
との直列回路からなり、各トランジスタのゲート電圧を
制御することにより前記2個のトランジスタの接続点よ
り所定出力電圧を得るチャージポンプ手段と、このチャ
ージポンプ手段のトランジスタと特性が同一の第1導電
型の第3MOSトランジスタと第2導電型の第4MOS
トランジスタとの直列回路からなり、前記第3MOSト
ランジスタのゲートに対して、前記第1MOSトランジ
スタのオン時の電流と等しい電流が当該第3MOSトラ
ンジスタに流れるようなバイアスが印加され、前記第4
MOSトランジスタのゲートに所定電圧が印加されるレ
プリカ手段と、前記レプリカ手段の出力電圧が前記チャ
ージポンプ手段の出力電圧と等しくなるよう前記第2及
び第4MOSトランジスタのゲート電圧を制御する電圧
制御手段とを含みチャージポンプ回路を構成したため、
チャージポンプ回路を構成する第1導電型MOSFET
と第2導電型MOSFETのドレイン電流を等しくし、
昇圧及び降圧電圧幅に差をなくし、高精度のアナログ制
御回路を実現することが可能となる。
【図1】本発明に係るチャージポンプ回路の最良の実施
の形態の回路図である。
の形態の回路図である。
【図2】同チャージポンプ回路の第2の実施の形態の回
路図である。
路図である。
【図3】同チャージポンプ回路の第3の実施の形態の回
路図である。
路図である。
【図4】同チャージポンプ回路の第4の実施の形態の回
路図である。
路図である。
【図5】同チャージポンプ回路の第5の実施の形態の回
路図である。
路図である。
【図6】同チャージポンプ回路の第6の実施の形態の回
路図である。
路図である。
【図7】同チャージポンプ回路の第7の実施の形態の回
路図である。
路図である。
【図8】同チャージポンプ回路の第8の実施の形態の回
路図である。
路図である。
【図9】同チャージポンプ回路の第9の実施の形態の回
路図である。
路図である。
【図10】従来のチャージポンプ回路の回路図である。
【図11】特開平6−188728号公報に開示された
チャージポンプ回路の回路図である。
チャージポンプ回路の回路図である。
100 チャージポンプ 101 レプリカ回路 102 オペアンプ 103 セレクタ
Claims (6)
- 【請求項1】 第1導電型の第1MOSトランジスタと
第2導電型の第2MOSトランジスタとの直列回路から
なり、各トランジスタのゲート電圧を制御することによ
り前記2個のトランジスタの接続点より所定出力電圧を
得るチャージポンプ手段と、 このチャージポンプ手段のトランジスタと特性が同一の
第1導電型の第3MOSトランジスタと第2導電型の第
4MOSトランジスタとの直列回路からなり、前記第3
MOSトランジスタのゲートに対して、前記第1MOS
トランジスタのオン時の電流と等しい電流が当該第3M
OSトランジスタに流れるようなバイアスが印加され、
前記第4MOSトランジスタのゲートに所定電圧が印加
されるレプリカ手段と、 前記レプリカ手段の出力電圧が前記チャージポンプ手段
の出力電圧と等しくなるよう前記第2及び第4MOSト
ランジスタのゲート電圧を制御する電圧制御手段とを含
むことを特徴とするチャージポンプ回路。 - 【請求項2】 前記電圧制御手段は、前記レプリカ手段
の出力と前記チャージポンプ手段の出力とを入力としか
つ出力を前記第4MOSトランジスタのゲートに接続し
たオペアンプと、前記チャージポンプ手段の昇圧又は降
圧時に前記オペアンプの出力電圧を前記第2MOSトラ
ンジスタのゲートに印加する電圧印加手段とからなるこ
とを特徴とする請求項1記載のチャージポンプ回路。 - 【請求項3】 前記電圧印加手段は、ゲートに降圧信号
を、ソースに前記オペアンプの出力を夫々入力させ、ド
レインを前記第2MOSトランジスタのゲートに接続し
た前記第1導電型の第5MOSトランジスタと、ゲート
に前記降圧信号を入力させ、ソースを前記第4MOSト
ランジスタのソースに接続し、ドレインを前記第2MO
Sトランジスタのゲートに接続した前記第2導電型の第
6MOSトランジスタとからなることを特徴とする請求
項2記載のチャージポンプ回路。 - 【請求項4】 前記電圧印加手段は、ゲートに降圧信号
の反転信号を、ソースに前記オペアンプの出力を夫々入
力させ、ドレインを前記第2MOSトランジスタのゲー
トに接続した第2導電型の第7MOSトランジスタと、
ゲートに前記降圧信号を入力させ、ソースを前記第4M
OSトランジスタのソースと接続し、ドレインを前記第
2MOSトランジスタのゲートに接続した前記第2導電
型の第8MOSトランジスタとからなることを特徴とす
る請求項2記載のチャージポンプ回路。 - 【請求項5】 第1導電型の第1MOSトランジスタ
と、ソースを前記第1MOSトランジスタのドレインと
接続し、ドレインより出力を取出す第1導電型の第2M
OSトランジスタと、ドレインを前記第2MOSトラン
ジスタのドレインと接続した第2導電型の第3MOSト
ランジスタと、ドレインを前記第3MOSトランジスタ
のソースと接続した前記第2導電型の第4MOSトラン
ジスタとから構成される前記チャージポンプ手段と、 前記第1のMOSトランジスタのオン時の電流と等しい
電流が流れるようなバイアスがゲートに印加される第1
導電型の第5MOSトランジスタと、ソースを前記第5
MOSトランジスタのドレインに接続しドレインより出
力を取出す第1導電型の第6MOSトランジスタと、ド
レインを前記第6MOSトランジスタのドレインと接続
した前記第2導電型の第7MOSトランジスタと、ドレ
インを前記第7MOSトランジスタのソースと接続し、
前記第4のMOSトランジスタのオン時の電流と等しい
電流が流れるようなバイアスがゲートに印加される第8
MOSトランジスタとから構成される前記レプリカ手段
と、 前記レプリカ手段の出力電圧が前記チャージポンプ手段
の出力電圧と等しくなるよう前記第3及び第7MOSト
ランジスタのゲート電圧を制御する電圧制御手段と、を
含むことを特徴とするチャージポンプ回路。 - 【請求項6】 第1導電型の第1MOSトランジスタ
と、ソースを前記第1MOSトランジスタのドレインと
接続し、ドレインより出力を取出す第1導電型の第2M
OSトランジスタと、ドレインを前記第2MOSトラン
ジスタのドレインと接続した第2導電型の第3MOSト
ランジスタと、ドレインを前記第3MOSトランジスタ
のソースと接続した前記第2導電型の第4MOSトラン
ジスタとから構成される前記チャージポンプ手段と、 第1導電型の第5MOSトランジスタと、ソースを前記
第5MOSトランジスタのドレインに接続し、前記第2
のMOSトランジスタのオン時の電流と等しい電流が流
れるようなバイアスがゲートに印加される第1導電型の
第6MOSトランジスタと、ドレインを前記第6MOS
トランジスタのドレインと接続し、前記第3のMOSト
ランジスタのオン時の電流と等しい電流が流れるような
バイアスがゲートに印加される第2導電型の第7MOS
トランジスタと、ドレインを前記第7MOSトランジス
タのソースと接続した前記第2導電型の第8MOSトラ
ンジスタとから構成される前記レプリカ手段と、 前記レプリカ手段の出力電圧が前記チャージポンプ手段
の出力電圧と等しくなるよう前記第4及び第8MOSト
ランジスタのゲート電圧を制御する電圧制御手段と、を
含むことを特徴とするチャージポンプ回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9237570A JP2933070B2 (ja) | 1997-09-03 | 1997-09-03 | チャ−ジポンプ回路 |
US09/146,103 US6054882A (en) | 1997-09-03 | 1998-09-03 | Charge pump circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9237570A JP2933070B2 (ja) | 1997-09-03 | 1997-09-03 | チャ−ジポンプ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1188159A true JPH1188159A (ja) | 1999-03-30 |
JP2933070B2 JP2933070B2 (ja) | 1999-08-09 |
Family
ID=17017282
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9237570A Expired - Lifetime JP2933070B2 (ja) | 1997-09-03 | 1997-09-03 | チャ−ジポンプ回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6054882A (ja) |
JP (1) | JP2933070B2 (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003087115A (ja) * | 2001-09-10 | 2003-03-20 | Nec Corp | チャージポンプ電流補正回路 |
KR100423011B1 (ko) * | 2001-09-29 | 2004-03-16 | 주식회사 버카나와이어리스코리아 | 위상 동기 루프용 충전 펌프 회로 |
GB2395384A (en) * | 1999-11-23 | 2004-05-19 | Sony Uk Ltd | A PLL charge pump current mirror with improved current mirror matching by drain voltage equalisation |
JP2007295561A (ja) * | 2006-04-19 | 2007-11-08 | Xignal Technologies Ag | フェーズロックループ用制御可能な電流源 |
US7906998B2 (en) | 2008-10-22 | 2011-03-15 | Canon Kabushiki Kaisha | Charge pumping circuit and clock generator |
US8040168B2 (en) | 2004-11-05 | 2011-10-18 | Panasonic Corporation | Charge pump circuit |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100555471B1 (ko) * | 1998-07-29 | 2006-03-03 | 삼성전자주식회사 | 적응적으로 전류 옵셋을 제어하는 전하 펌프 |
JP3959886B2 (ja) * | 1999-03-24 | 2007-08-15 | 松下電工株式会社 | 照明器具 |
US6160432A (en) * | 1999-04-30 | 2000-12-12 | Conexant Systems, Inc. | Source-switched or gate-switched charge pump having cascoded output |
US6989698B2 (en) * | 2002-08-26 | 2006-01-24 | Integrant Technologies Inc. | Charge pump circuit for compensating mismatch of output currents |
US7078977B2 (en) * | 2002-09-06 | 2006-07-18 | True Circuits, Inc. | Fast locking phase-locked loop |
US8018269B2 (en) * | 2007-11-13 | 2011-09-13 | Qualcomm Incorporated | Fast-switching low-noise charge pump |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB9405805D0 (en) * | 1994-03-24 | 1994-05-11 | Discovision Ass | Improved phase locked loop |
US5532636A (en) * | 1995-03-10 | 1996-07-02 | Intel Corporation | Source-switched charge pump circuit |
JP2877196B2 (ja) * | 1996-03-28 | 1999-03-31 | 日本電気株式会社 | チャージポンプ回路およびそれを備えた位相同期回路 |
-
1997
- 1997-09-03 JP JP9237570A patent/JP2933070B2/ja not_active Expired - Lifetime
-
1998
- 1998-09-03 US US09/146,103 patent/US6054882A/en not_active Expired - Fee Related
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JP4608153B2 (ja) * | 2001-09-10 | 2011-01-05 | ルネサスエレクトロニクス株式会社 | チャージポンプ電流補正回路 |
KR100423011B1 (ko) * | 2001-09-29 | 2004-03-16 | 주식회사 버카나와이어리스코리아 | 위상 동기 루프용 충전 펌프 회로 |
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US7906998B2 (en) | 2008-10-22 | 2011-03-15 | Canon Kabushiki Kaisha | Charge pumping circuit and clock generator |
US8334713B2 (en) | 2008-10-22 | 2012-12-18 | Canon Kabushiki Kaisha | Charge pumping circuit and clock generator |
Also Published As
Publication number | Publication date |
---|---|
US6054882A (en) | 2000-04-25 |
JP2933070B2 (ja) | 1999-08-09 |
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