JPH0653799A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0653799A JPH0653799A JP20634992A JP20634992A JPH0653799A JP H0653799 A JPH0653799 A JP H0653799A JP 20634992 A JP20634992 A JP 20634992A JP 20634992 A JP20634992 A JP 20634992A JP H0653799 A JPH0653799 A JP H0653799A
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- insulated gate
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Abstract
(57)【要約】
【目的】相補型トランスファゲートの低電源電圧（しき
い値ＶTP＋ＶTN）から５Ｖ程度の電源電圧の範囲で使用
可能なアナログスイッチを実現する。 【構成】ソースを入力端としドレインを出力端とするＮ
チャネル型ＭＯＳトランジスタ３とＰチャネル型ＭＯＳ
トランジスタ４からなる相補型トランスファゲートの入
出力間にＮチャネル型ＭＯＳトランジスタ５を並列に接
続し、制御信号を遅延回路２と昇圧回路１を介して前記
トランジスタ３のゲートに、インバータ６を介して前記
トランジスタ５のゲートに、更に前記トランジスタ４の
ゲートにそれぞれ接続して構成する。
い値ＶTP＋ＶTN）から５Ｖ程度の電源電圧の範囲で使用
可能なアナログスイッチを実現する。 【構成】ソースを入力端としドレインを出力端とするＮ
チャネル型ＭＯＳトランジスタ３とＰチャネル型ＭＯＳ
トランジスタ４からなる相補型トランスファゲートの入
出力間にＮチャネル型ＭＯＳトランジスタ５を並列に接
続し、制御信号を遅延回路２と昇圧回路１を介して前記
トランジスタ３のゲートに、インバータ６を介して前記
トランジスタ５のゲートに、更に前記トランジスタ４の
ゲートにそれぞれ接続して構成する。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に絶縁ゲート電界効果トランジスタ（以下、ＭＯＳトラ
ンジスタと称す）を用いたトランスファゲートに関す
る。
に絶縁ゲート電界効果トランジスタ（以下、ＭＯＳトラ
ンジスタと称す）を用いたトランスファゲートに関す
る。
【０００２】
【従来の技術】Ｄ／Ａ変換器のアナログ出力信号やＡ／
Ｄ変換器のアナログ入力信号などのアナログ信号をオ
ン、オフするスイッチとしては、ＭＯＳトランジスタの
ソースを入力端子に、ドレインを出力端子にゲートを制
御端子とするトランスファゲートが使用される。ところ
で、図４（Ａ），（Ｂ），図５（Ａ）に示すトランスフ
ァゲートの特性図によれば、Ｎチャネル型ＭＯＳトラン
ジスタをトランスファゲートとして使用する場合、しき
い値をＶTN、バックバイアスによるしきい値の増加を△
ＶTN、入力信号をＶINとし、ゲートに電源電圧ＶDDを加
えたとき、Ｎチャネル型ＭＯＳトランジスタは入力信号
ＶINがＶIN＞ＶDD−ＶTN−△ＶTNでカットオフする（図
４（Ａ））。
Ｄ変換器のアナログ入力信号などのアナログ信号をオ
ン、オフするスイッチとしては、ＭＯＳトランジスタの
ソースを入力端子に、ドレインを出力端子にゲートを制
御端子とするトランスファゲートが使用される。ところ
で、図４（Ａ），（Ｂ），図５（Ａ）に示すトランスフ
ァゲートの特性図によれば、Ｎチャネル型ＭＯＳトラン
ジスタをトランスファゲートとして使用する場合、しき
い値をＶTN、バックバイアスによるしきい値の増加を△
ＶTN、入力信号をＶINとし、ゲートに電源電圧ＶDDを加
えたとき、Ｎチャネル型ＭＯＳトランジスタは入力信号
ＶINがＶIN＞ＶDD−ＶTN−△ＶTNでカットオフする（図
４（Ａ））。
【０００３】同様に、Ｐチャネル型ＭＯＳトランジスタ
をトランスファゲートとして使用する場合、しきい値を
ＶTP、バックバイアスによるしきい値の増加を△ＶTPと
し、ゲートに０Ｖを加えたとき、Ｐチャネル型ＭＯＳト
ランジスタは、入力信号ＶINがＶIN＜｜ＶTP｜＋｜△Ｖ
TP｜でカットオフする（図４（Ｂ））。
をトランスファゲートとして使用する場合、しきい値を
ＶTP、バックバイアスによるしきい値の増加を△ＶTPと
し、ゲートに０Ｖを加えたとき、Ｐチャネル型ＭＯＳト
ランジスタは、入力信号ＶINがＶIN＜｜ＶTP｜＋｜△Ｖ
TP｜でカットオフする（図４（Ｂ））。
【０００４】以上のように、Ｎチャネル型ＭＯＳトラン
ジスタのトランスファゲートは電源電圧ＶDD付近の信号
を、Ｐチャネル型ＭＯＳトランジスタのトランスファゲ
ートは０Ｖ付近の信号を伝達しないという欠点がある。
ジスタのトランスファゲートは電源電圧ＶDD付近の信号
を、Ｐチャネル型ＭＯＳトランジスタのトランスファゲ
ートは０Ｖ付近の信号を伝達しないという欠点がある。
【０００５】そこで、同一基板上にＮチャネル型ＭＯＳ
トランジスタとＰチャネル型ＭＯＳトランジスタとで形
成する相補型ＭＯＳトランジスタでは、Ｎチャネル型Ｍ
ＯＳトランジスタとＰチャネル型ＭＯＳトランジスタを
並列に接続して相補型トランスファゲートを構成するこ
とにより、入力信号ＶINが０Ｖから電源電圧ＶDDの範囲
にわたり動作するスイッチを実現している（図５
（Ａ））。
トランジスタとＰチャネル型ＭＯＳトランジスタとで形
成する相補型ＭＯＳトランジスタでは、Ｎチャネル型Ｍ
ＯＳトランジスタとＰチャネル型ＭＯＳトランジスタを
並列に接続して相補型トランスファゲートを構成するこ
とにより、入力信号ＶINが０Ｖから電源電圧ＶDDの範囲
にわたり動作するスイッチを実現している（図５
（Ａ））。
【０００６】しかし、電源電圧ＶDDが低くなりＶDD＜Ｖ
TN＋△ＶTN＋｜ＶTP｜＋｜△ＶTP｜となると、入力信号
ＶINが１／２ＶDD付近で相補型トランスファゲートも導
通しない入力信号の範囲が生じる（図５（Ｂ））。
TN＋△ＶTN＋｜ＶTP｜＋｜△ＶTP｜となると、入力信号
ＶINが１／２ＶDD付近で相補型トランスファゲートも導
通しない入力信号の範囲が生じる（図５（Ｂ））。
【０００７】しきい値の代表的な値としてＶTN＝｜ＶTP
｜＝０．８Ｖ，△ＶTN＝｜△ＶTP｜＝０．２Ｖを用いる
とＶTN＋△ＶTN＋｜ＶTP｜＋｜△ＶTP｜＝２．０Ｖとな
り、しきい値の温度依存性や製造条件の変動を考慮する
と、電源電圧３Ｖ以下では、入力信号が１／２ＶDD付近
において相補型トランスファゲートが非導通となるか、
あるいは導通しても著しくオン抵抗が高い入力信号の範
囲が生じる。
｜＝０．８Ｖ，△ＶTN＝｜△ＶTP｜＝０．２Ｖを用いる
とＶTN＋△ＶTN＋｜ＶTP｜＋｜△ＶTP｜＝２．０Ｖとな
り、しきい値の温度依存性や製造条件の変動を考慮する
と、電源電圧３Ｖ以下では、入力信号が１／２ＶDD付近
において相補型トランスファゲートが非導通となるか、
あるいは導通しても著しくオン抵抗が高い入力信号の範
囲が生じる。
【０００８】次に図６（Ａ）は従来の相補型トランスフ
ァゲートの一例を示すブロック図であり、図６（Ｂ）は
その動作特性図である。図６（Ａ），（Ｂ）によれば従
来の低電源電圧回路では、相補型トランスファゲートの
Ｎチャネル型ＭＯＳトランジスタ３のゲート電圧を昇圧
回路１により押し上げることにより上記欠点を解決して
いる（図６（Ａ））。
ァゲートの一例を示すブロック図であり、図６（Ｂ）は
その動作特性図である。図６（Ａ），（Ｂ）によれば従
来の低電源電圧回路では、相補型トランスファゲートの
Ｎチャネル型ＭＯＳトランジスタ３のゲート電圧を昇圧
回路１により押し上げることにより上記欠点を解決して
いる（図６（Ａ））。
【０００９】昇圧回路１の出力電圧をＶHH（ＶHH＞
ＶDD）とすると、相補型トランスファゲートは、電源電
圧ＶDD＜（ＶHH−ＶDD）＋ＶTN＋△ＶTN＋｜ＶTP｜＋｜
△ＶTP｜となり、入力信号ＶINが０Ｖから電源電圧ＶDD
の範囲で動作可能となる（図６（Ｂ））。
ＶDD）とすると、相補型トランスファゲートは、電源電
圧ＶDD＜（ＶHH−ＶDD）＋ＶTN＋△ＶTN＋｜ＶTP｜＋｜
△ＶTP｜となり、入力信号ＶINが０Ｖから電源電圧ＶDD
の範囲で動作可能となる（図６（Ｂ））。
【００１０】
【発明が解決しようとする課題】ＭＯＳトランジスタの
ゲート酸化膜の絶縁破壊強度は通常５ＭＶ／ｃｍ程度で
あり、ゲート酸化膜厚を１５ｎｍとすると、ゲートとソ
ース、あるいはゲートとドレイン間に７．５Ｖ以上の電
位差が生ずると、ゲート酸化膜は破壊されることがあ
る。
ゲート酸化膜の絶縁破壊強度は通常５ＭＶ／ｃｍ程度で
あり、ゲート酸化膜厚を１５ｎｍとすると、ゲートとソ
ース、あるいはゲートとドレイン間に７．５Ｖ以上の電
位差が生ずると、ゲート酸化膜は破壊されることがあ
る。
【００１１】さて、前記の従来の回路において昇圧回路
１の出力電圧の特性をＶHH＝ＶIN＋ＶDDとすると、Ｎチ
ャネル型ＭＯＳトランジスタのゲート・ソース間には電
源電圧ＶDDの電位差が加わり、ゲート・ドレイン間に
は、トランスファゲートが導通状態となる直前にＶIN＝
ＶDDのとき最大で２ＶDDの電位差が加わり、電源電圧Ｖ
DDを５Ｖで使用する場合はゲート・ドレイン間に最大で
１０Ｖの電位差が生じゲート酸化膜が破壊される（図７
（Ａ），（Ｂ））。
１の出力電圧の特性をＶHH＝ＶIN＋ＶDDとすると、Ｎチ
ャネル型ＭＯＳトランジスタのゲート・ソース間には電
源電圧ＶDDの電位差が加わり、ゲート・ドレイン間に
は、トランスファゲートが導通状態となる直前にＶIN＝
ＶDDのとき最大で２ＶDDの電位差が加わり、電源電圧Ｖ
DDを５Ｖで使用する場合はゲート・ドレイン間に最大で
１０Ｖの電位差が生じゲート酸化膜が破壊される（図７
（Ａ），（Ｂ））。
【００１２】前記したように、従来の相補型トランスフ
ァゲートを電源電圧ＶDDが３．７５Ｖ以上で使用する場
合は、Ｎチャネル型ＭＯＳトランジスタのゲート酸化膜
が破壊されるという問題点があった。
ァゲートを電源電圧ＶDDが３．７５Ｖ以上で使用する場
合は、Ｎチャネル型ＭＯＳトランジスタのゲート酸化膜
が破壊されるという問題点があった。
【００１３】本発明の目的は、相補型トランスファゲー
トの低電源電圧（しきい値ＶTP＋ＶTN）から５Ｖ程度の
電源電圧の範囲で使用可能なアナログスイッチを実現す
ることにある。
トの低電源電圧（しきい値ＶTP＋ＶTN）から５Ｖ程度の
電源電圧の範囲で使用可能なアナログスイッチを実現す
ることにある。
【００１４】
【課題を解決するための手段】本発明の特徴は、アナロ
グ信号を入力するためのソースとアナログ信号を出力す
るためのドレインとを有する、一導電型の第１の絶縁ゲ
ート電界効果トランジスタと一導電型の第２の絶縁ゲー
ト電界効果トランジスタと前記第１の絶縁ゲート電界効
果トランジスタと逆導電型の第３の絶縁ゲート電界効果
トランジスタとが並列接続されるようにそれぞれのソー
スとドレインを共通接続し、前記第１の絶縁ゲート電界
効果トランジスタのゲートを第１の電位又は第２の電位
に、前記第２の絶縁ゲート電界効果トランジスタのゲー
トを第３の電位又は第４の電位に、前記第３の絶縁ゲー
ト電界効果トランジスタのゲートを前記第３の電位又は
前記第４の電位にそれぞれ接続することにある。
グ信号を入力するためのソースとアナログ信号を出力す
るためのドレインとを有する、一導電型の第１の絶縁ゲ
ート電界効果トランジスタと一導電型の第２の絶縁ゲー
ト電界効果トランジスタと前記第１の絶縁ゲート電界効
果トランジスタと逆導電型の第３の絶縁ゲート電界効果
トランジスタとが並列接続されるようにそれぞれのソー
スとドレインを共通接続し、前記第１の絶縁ゲート電界
効果トランジスタのゲートを第１の電位又は第２の電位
に、前記第２の絶縁ゲート電界効果トランジスタのゲー
トを第３の電位又は第４の電位に、前記第３の絶縁ゲー
ト電界効果トランジスタのゲートを前記第３の電位又は
前記第４の電位にそれぞれ接続することにある。
【００１５】また、前記第１の電位は、前記第１，第２
及び第３の絶縁ゲート電界効果トランジスタの導通を制
御するための制御信号を遅延回路を介して入力する昇圧
回路の出力電位であり、前記第２の電位は前記制御信号
を前記遅延回路を介して入力する降圧回路の出力電位で
あり、前記第３の電位は、前記制御信号を反転するイン
バータの出力電位であり、前記第４の電位は、前記制御
信号の電位とすることができる。
及び第３の絶縁ゲート電界効果トランジスタの導通を制
御するための制御信号を遅延回路を介して入力する昇圧
回路の出力電位であり、前記第２の電位は前記制御信号
を前記遅延回路を介して入力する降圧回路の出力電位で
あり、前記第３の電位は、前記制御信号を反転するイン
バータの出力電位であり、前記第４の電位は、前記制御
信号の電位とすることができる。
【００１６】本発明の他の特徴は、アナログ信号を入力
するためのソースとアナログ信号を出力するためのドレ
インとを有する、一導電型の第１の絶縁ゲート電界効果
トランジスタと一導電型の第２の絶縁ゲート電界効果ト
ランジスタと前記第１の絶縁ゲート電界効果トランジス
タと逆導電型の第３の絶縁ゲート電界効果トランジスタ
と前記第１の絶縁ゲート電界効果トランジスタと逆導電
型の第４の絶縁ゲート電界効果トランジスタとが並列接
続されるようにそれぞれのソースとドレインを共通接続
し、前記第１の絶縁ゲート電界効果トランジスタのゲー
トを第１の電位又は第２の電位に、前記第２の絶縁ゲー
ト電界効果トランジスタのゲートを第３の電位又は第４
の電位に、前記第３の絶縁ゲート電界効果トランジスタ
のゲートを前記第１の電位又は前記第２の電位に、前記
第４の絶縁ゲート電界効果トランジスタのゲートを前記
第３の電位又は前記第４の電位にそれぞれ接続すること
にある。
するためのソースとアナログ信号を出力するためのドレ
インとを有する、一導電型の第１の絶縁ゲート電界効果
トランジスタと一導電型の第２の絶縁ゲート電界効果ト
ランジスタと前記第１の絶縁ゲート電界効果トランジス
タと逆導電型の第３の絶縁ゲート電界効果トランジスタ
と前記第１の絶縁ゲート電界効果トランジスタと逆導電
型の第４の絶縁ゲート電界効果トランジスタとが並列接
続されるようにそれぞれのソースとドレインを共通接続
し、前記第１の絶縁ゲート電界効果トランジスタのゲー
トを第１の電位又は第２の電位に、前記第２の絶縁ゲー
ト電界効果トランジスタのゲートを第３の電位又は第４
の電位に、前記第３の絶縁ゲート電界効果トランジスタ
のゲートを前記第１の電位又は前記第２の電位に、前記
第４の絶縁ゲート電界効果トランジスタのゲートを前記
第３の電位又は前記第４の電位にそれぞれ接続すること
にある。
【００１７】また、前記第１の電位は、前記第１，第
２，第３及び第４の絶縁ゲート電界効果トランジスタの
導通を制御するための制御信号を遅延回路を介して入力
する昇圧回路の出力電位であり、前記第２の電位は、前
記制御信号を遅延回路を介して入力する降圧回路の出力
電位であり、前記第３の電位は、前記制御信号を反転す
るインバータの出力電位であり、前記第４の電位は、前
記制御信号の電位とすることができる。
２，第３及び第４の絶縁ゲート電界効果トランジスタの
導通を制御するための制御信号を遅延回路を介して入力
する昇圧回路の出力電位であり、前記第２の電位は、前
記制御信号を遅延回路を介して入力する降圧回路の出力
電位であり、前記第３の電位は、前記制御信号を反転す
るインバータの出力電位であり、前記第４の電位は、前
記制御信号の電位とすることができる。
【００１８】
【実施例】次に本発明について図面を参照して説明す
る。図１（Ａ）は本発明の一実施例のブロック図を示し
たものである。
る。図１（Ａ）は本発明の一実施例のブロック図を示し
たものである。
【００１９】図１（Ａ）によれば、Ｎチャネル型ＭＯＳ
トランジスタ３とＰチャネル型トランジスタ４からなる
相補型トランスファゲートの入出力間にＮチャネル型Ｍ
ＯＳトランジスタ５が１個並列に接続されており、Ｎチ
ャネル型ＭＯＳトランジスタ３のゲートは、Ｐチャネル
型ＭＯＳトランジスタ４のゲートから遅延回路２および
昇圧回路１を通して接続され、他方のＮチャネル型ＭＯ
Ｓトランジスタ５のゲートはＰチャネル型ＭＯＳトラン
ジスタ４のゲートからインバータ５を介して接続されて
制御信号が印加される。
トランジスタ３とＰチャネル型トランジスタ４からなる
相補型トランスファゲートの入出力間にＮチャネル型Ｍ
ＯＳトランジスタ５が１個並列に接続されており、Ｎチ
ャネル型ＭＯＳトランジスタ３のゲートは、Ｐチャネル
型ＭＯＳトランジスタ４のゲートから遅延回路２および
昇圧回路１を通して接続され、他方のＮチャネル型ＭＯ
Ｓトランジスタ５のゲートはＰチャネル型ＭＯＳトラン
ジスタ４のゲートからインバータ５を介して接続されて
制御信号が印加される。
【００２０】電源電圧ＶDDが３Ｖ以下では、一方のＮチ
ャネル型ＭＯＳトランジスタ３のゲート電圧を昇圧回路
１により昇圧しているため入力信号ＶINが０Ｖから電源
電圧ＶDDの範囲でトランスファゲートを導通させること
が可能であり、昇圧回路１の出力電圧は最大でも６Ｖで
あるのでＮチャネル型ＭＯＳトランジスタのゲート酸化
膜は破壊されない。
ャネル型ＭＯＳトランジスタ３のゲート電圧を昇圧回路
１により昇圧しているため入力信号ＶINが０Ｖから電源
電圧ＶDDの範囲でトランスファゲートを導通させること
が可能であり、昇圧回路１の出力電圧は最大でも６Ｖで
あるのでＮチャネル型ＭＯＳトランジスタのゲート酸化
膜は破壊されない。
【００２１】次に電源電圧が３Ｖ以上の場合について図
１（Ｂ）（Ｃ）に示す波形図を用いて説明する。
１（Ｂ）（Ｃ）に示す波形図を用いて説明する。
【００２２】電源電圧ＶDDが３Ｖ以上では、Ｎチャネル
型ＭＯＳトランジスタ３のゲート電圧を昇圧しなくて
も、入力信号ＶINが０Ｖから電源電圧ＶDDの範囲でトラ
ンスファゲートを導通させることが可能であり、図１
（Ｂ）に示すように、Ｐチャネル型ＭＯＳトランジスタ
のゲート電圧が高レベルから低レベルに変化し、昇圧回
路１が接続されていないＮチャネル型ＭＯＳトランジス
タ５のゲート電圧（インバータ６の出力）が低レベルか
ら高レベルに変化すると、その出力は徐々にプリチャー
ジされる。
型ＭＯＳトランジスタ３のゲート電圧を昇圧しなくて
も、入力信号ＶINが０Ｖから電源電圧ＶDDの範囲でトラ
ンスファゲートを導通させることが可能であり、図１
（Ｂ）に示すように、Ｐチャネル型ＭＯＳトランジスタ
のゲート電圧が高レベルから低レベルに変化し、昇圧回
路１が接続されていないＮチャネル型ＭＯＳトランジス
タ５のゲート電圧（インバータ６の出力）が低レベルか
ら高レベルに変化すると、その出力は徐々にプリチャー
ジされる。
【００２３】遅延回路２の遅延値をトランスファゲート
の出力が十分にプリチャージされてから昇圧回路１が動
作するように設定することにより、図１（Ｃ）に示すよ
うに、昇圧回路１が接続されたＮチャネル型ＭＯＳトラ
ンジスタ３のゲート・ドレイン間に電源電圧ＶDD以上の
電圧が印加されなくなるため、ゲート酸化膜は破壊され
ない。
の出力が十分にプリチャージされてから昇圧回路１が動
作するように設定することにより、図１（Ｃ）に示すよ
うに、昇圧回路１が接続されたＮチャネル型ＭＯＳトラ
ンジスタ３のゲート・ドレイン間に電源電圧ＶDD以上の
電圧が印加されなくなるため、ゲート酸化膜は破壊され
ない。
【００２４】なお、図１（Ａ）においてＮチャネル型Ｍ
ＯＳトランジスタ３とＰチャネル型ＭＯＳトランジスタ
４を入れ換え、且つＮチャネル型ＭＯＳトランジスタ５
をＰチャネル型ＭＯＳトランジスタに入れ換え昇圧回路
１を０Ｖ以下の電圧を出力する降圧回路に入れ換え制御
信号の位相を反転させても同様の効果が得られる。
ＯＳトランジスタ３とＰチャネル型ＭＯＳトランジスタ
４を入れ換え、且つＮチャネル型ＭＯＳトランジスタ５
をＰチャネル型ＭＯＳトランジスタに入れ換え昇圧回路
１を０Ｖ以下の電圧を出力する降圧回路に入れ換え制御
信号の位相を反転させても同様の効果が得られる。
【００２５】次に本発明の第２の実施例について説明す
る。
る。
【００２６】図２は第２の実施例のブロック図を示した
ものであり、図３（Ａ），（Ｂ），（Ｃ）はそのブロッ
ク図における主要部の動作波形図である。
ものであり、図３（Ａ），（Ｂ），（Ｃ）はそのブロッ
ク図における主要部の動作波形図である。
【００２７】図２によれば、Ｎチャネル型ＭＯＳトラン
ジスタ３とＰチャネル型ＭＯＳトランジスタ４とからな
る相補型トランスファゲートの入出力端にＮチャネル型
ＭＯＳトランジスタ５とＰチャネル型ＭＯＳトランジス
タ７がそれぞれ並列に接続されている。
ジスタ３とＰチャネル型ＭＯＳトランジスタ４とからな
る相補型トランスファゲートの入出力端にＮチャネル型
ＭＯＳトランジスタ５とＰチャネル型ＭＯＳトランジス
タ７がそれぞれ並列に接続されている。
【００２８】制御信号は、Ｎチャネル型ＭＯＳトランジ
スタ３のゲートには遅延回路２と昇圧回路１とを介して
印加され、Ｎチャネル型ＭＯＳトランジスタ５のゲート
にはインバータ６を介して印加される。又さらにＰチャ
ネル型ＭＯＳトランジスタ４のゲートには遅延回路２と
降圧回路８とを介して印加され、Ｐチャネル型ＭＯＳト
ランジスタ７のゲートには直接印加される構成となって
いる。
スタ３のゲートには遅延回路２と昇圧回路１とを介して
印加され、Ｎチャネル型ＭＯＳトランジスタ５のゲート
にはインバータ６を介して印加される。又さらにＰチャ
ネル型ＭＯＳトランジスタ４のゲートには遅延回路２と
降圧回路８とを介して印加され、Ｐチャネル型ＭＯＳト
ランジスタ７のゲートには直接印加される構成となって
いる。
【００２９】次に動作を説明する。
【００３０】第１の実施例と同様に、遅延回路２の遅延
値をトランスファゲートの出力が十分にプリチャージさ
れてから昇圧回路１および降圧回路８が動作するように
設定することにより、ゲート酸化膜を破壊することなく
電源電圧ＶDDが３Ｖ以上で使用することが可能である
（図３（Ａ）。
値をトランスファゲートの出力が十分にプリチャージさ
れてから昇圧回路１および降圧回路８が動作するように
設定することにより、ゲート酸化膜を破壊することなく
電源電圧ＶDDが３Ｖ以上で使用することが可能である
（図３（Ａ）。
【００３１】また、第１の実施例と同様に電源電圧ＶDD
が３Ｖ以下では、入力信号ＶINが０Ｖから電源電圧の範
囲でトランスファゲートを導通させることが可能である
（図３（Ｂ））。
が３Ｖ以下では、入力信号ＶINが０Ｖから電源電圧の範
囲でトランスファゲートを導通させることが可能である
（図３（Ｂ））。
【００３２】第２の実施例では降圧回路８を用いてＰチ
ャネル型ＭＯＳトランジスタ４のゲートに０Ｖ以下の電
圧を加えることにより、第１の実施例で使用可能な最も
低い電源電圧よりも低電源電圧で使用可能という特徴が
ある（図３（Ｃ））。なお、昇圧回路１に接続されてい
ないＮチャネル型ＭＯＳトランジスタ５もしくは降圧回
路８に接続されていないＰチャネル型ＭＯＳトランジス
タ７のうちいずれか一方を削除しても、同様の効果が得
られる。
ャネル型ＭＯＳトランジスタ４のゲートに０Ｖ以下の電
圧を加えることにより、第１の実施例で使用可能な最も
低い電源電圧よりも低電源電圧で使用可能という特徴が
ある（図３（Ｃ））。なお、昇圧回路１に接続されてい
ないＮチャネル型ＭＯＳトランジスタ５もしくは降圧回
路８に接続されていないＰチャネル型ＭＯＳトランジス
タ７のうちいずれか一方を削除しても、同様の効果が得
られる。
【００３３】
【発明の効果】以上説明したように本発明は、ゲートに
昇圧回路もしくは降圧回路が接続された相補型トランス
ファゲートと並列に、電源電圧レベルおよび接地電圧レ
ベルで制御されるＮチャネル型ＭＯＳトランジスタもし
くはＰチャネル型ＭＯＳトランジスタを接続することに
より、電源電圧が約５Ｖで、昇圧回路の出力がゲート酸
化膜の絶縁破壊耐圧を超える場合でも電源電圧で制御さ
れるＭＯＳトランジスタで出力電圧がプリチャージさ
れ、ゲート酸化膜に加わる電位差が低くなるために、ゲ
ート酸化膜は破壊されない。従って低電源電圧（ＭＯＳ
トランジスタのしきい値ＶTP＋ＶTN）から５Ｖ程度ま
で、広い範囲で使用可能であるという効果を有する。
昇圧回路もしくは降圧回路が接続された相補型トランス
ファゲートと並列に、電源電圧レベルおよび接地電圧レ
ベルで制御されるＮチャネル型ＭＯＳトランジスタもし
くはＰチャネル型ＭＯＳトランジスタを接続することに
より、電源電圧が約５Ｖで、昇圧回路の出力がゲート酸
化膜の絶縁破壊耐圧を超える場合でも電源電圧で制御さ
れるＭＯＳトランジスタで出力電圧がプリチャージさ
れ、ゲート酸化膜に加わる電位差が低くなるために、ゲ
ート酸化膜は破壊されない。従って低電源電圧（ＭＯＳ
トランジスタのしきい値ＶTP＋ＶTN）から５Ｖ程度ま
で、広い範囲で使用可能であるという効果を有する。
【図１】（Ａ）本発明の第１の実施例を示すブロック図
である。 （Ｂ）第１の実施例の主要部における波形図である。 （Ｃ）第１の実施例の昇圧回路に接続されたＮチャネル
型ＭＯＳトランジスタ３のゲートとソース及びドレイン
間の電圧の波形図である。
である。 （Ｂ）第１の実施例の主要部における波形図である。 （Ｃ）第１の実施例の昇圧回路に接続されたＮチャネル
型ＭＯＳトランジスタ３のゲートとソース及びドレイン
間の電圧の波形図である。
【図２】本発明の第２の実施例を示すブロック図であ
る。
る。
【図３】（Ａ）第２の実施例の主要部における波形図で
ある。 （Ｂ）第２の実施例の昇圧回路に接続されたＮチャネル
型ＭＯＳトランジスタ３のゲートとソース及びドレイン
間の電圧の波形図である。 （Ｃ）第２の実施例の昇圧回路に接続されたＰチャネル
型ＭＯＳトランジスタ４のゲートとソース及びドレイン
間の電圧の波形図である。
ある。 （Ｂ）第２の実施例の昇圧回路に接続されたＮチャネル
型ＭＯＳトランジスタ３のゲートとソース及びドレイン
間の電圧の波形図である。 （Ｃ）第２の実施例の昇圧回路に接続されたＰチャネル
型ＭＯＳトランジスタ４のゲートとソース及びドレイン
間の電圧の波形図である。
【図４】（Ａ）本発明と従来例に共通のＮチャネル型Ｍ
ＯＳトランジスタの入出力特性の波形図である。 （Ｂ）本発明と従来例に共通のＰチャネル型ＭＯＳトラ
ンジスタの入出力特性の波形図である。 （Ｃ）本発明と従来例に共通の相補型トランスファゲー
トの入出力特性の波形図である。 （Ｄ）本発明と従来例に共通の低電源電圧での相補型ト
ランスファゲートの入出力特性の波形図である。
ＯＳトランジスタの入出力特性の波形図である。 （Ｂ）本発明と従来例に共通のＰチャネル型ＭＯＳトラ
ンジスタの入出力特性の波形図である。 （Ｃ）本発明と従来例に共通の相補型トランスファゲー
トの入出力特性の波形図である。 （Ｄ）本発明と従来例に共通の低電源電圧での相補型ト
ランスファゲートの入出力特性の波形図である。
【図５】（Ａ）従来例の一例を示すブロック図である。 （Ｂ）従来例の相補型トランスファゲートの入出力特性
の波形図である。
の波形図である。
【図６】（Ａ）従来例の主要部における波形図である。 （Ｂ）従来例の昇圧回路が接続されたＮチャネル型ＭＯ
Ｓトランジスタ３のゲートとソース及びドレイン間の電
圧の波形図である。
Ｓトランジスタ３のゲートとソース及びドレイン間の電
圧の波形図である。
１ 昇圧回路 ２ 遅延回路 ３，５ ＮチャネルＭＯＳトランジスタ ４，７ Ｐチャネル型ＭＯＳトランジスタ ６ インバータ ８ 降圧回路
Claims (4)
- 【請求項１】 アナログ信号を入力するためのソースと
アナログ信号を出力するためのドレインとを有する、一
導電型の第１の絶縁ゲート電界効果トランジスタと一導
電型の第２の絶縁ゲート電界効果トランジスタと前記第
１の絶縁ゲート電界効果トランジスタと逆導電型の第３
の絶縁ゲート電界効果トランジスタとが並列接続される
ようにそれぞれのソースとドレインを共通接続し、前記
第１の絶縁ゲート電界効果トランジスタのゲートを第１
の電位又は第２の電位に、前記第２の絶縁ゲート電界効
果トランジスタのゲートを第３の電位又は第４の電位
に、前記第３の絶縁ゲート電界効果トランジスタのゲー
トを前記第３の電位又は前記第４の電位にそれぞれ接続
することを特徴とする半導体装置。 - 【請求項２】 前記第１の電位は、前記第１，第２及び
第３の絶縁ゲート電界効果トランジスタの導通を制御す
るための制御信号を遅延回路を介して入力する昇圧回路
の出力電位であり、前記第２の電位は前記制御信号を前
記遅延回路を介して入力する降圧回路の出力電圧であ
り、前記第３の電位は、前記制御信号を反転するインバ
ータの出力電位であり、前記第４の電位は、前記制御信
号の電位であることを特徴とする請求項１に記載の半導
体装置。 - 【請求項３】 アナログ信号を入力するためのソースと
アナログ信号を出力するためのドレインとを有する、一
導電型の第１の絶縁ゲート電界効果トランジスタと一導
電型の第２の絶縁ゲート電界効果トランジスタと前記第
１の絶縁ゲート電界効果トランジスタと逆導電型の第３
の絶縁ゲート電界効果トランジスタと前記第１の絶縁ゲ
ート電界効果トランジスタと逆導電型の第４の絶縁ゲー
ト電界効果トランジスタとが並列接続されるようにそれ
ぞれのソースとドレインを共通接続し、前記第１の絶縁
ゲート電界効果トランジスタのゲートを第１の電位又は
第２の電位に、前記第２の絶縁ゲート電界効果トランジ
スタのゲートを第３の電位又は第４の電位に、前記第３
の絶縁ゲート電界効果トランジスタのゲートを前記第１
の電位又は前記第２の電位に、前記第４の絶縁ゲート電
界効果トランジスタのゲートを前記第３の電位又は前記
第４の電位にそれぞれ接続することを特徴とする半導体
装置。 - 【請求項４】前記第１の電位は、前記第１，第２，第３
及び第４の絶縁ゲート電界効果トランジスタの導通を制
御するための制御信号を遅延回路を介して入力する昇圧
回路の出力電位であり、前記第２の電位は、前記制御信
号を遅延回路を介して入力する降圧回路の出力電位であ
り、前記第３の電位は、前記制御信号を反転するインバ
ータの出力電位であり、前記第４の電位は、前記制御信
号の電位であることを特徴とする請求項３に記載の半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20634992A JP2858507B2 (ja) | 1992-08-03 | 1992-08-03 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20634992A JP2858507B2 (ja) | 1992-08-03 | 1992-08-03 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0653799A true JPH0653799A (ja) | 1994-02-25 |
| JP2858507B2 JP2858507B2 (ja) | 1999-02-17 |
Family
ID=16521840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20634992A Expired - Lifetime JP2858507B2 (ja) | 1992-08-03 | 1992-08-03 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2858507B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6842063B2 (en) | 2002-08-06 | 2005-01-11 | Fujitsu Limited | Analog switch circuit |
| JP2007143112A (ja) * | 2005-10-17 | 2007-06-07 | Matsushita Electric Ind Co Ltd | 高周波スイッチ回路、半導体装置および通信端末装置 |
| JP2013229736A (ja) * | 2012-04-25 | 2013-11-07 | Asahi Kasei Electronics Co Ltd | デジタル・アナログ変換器 |
-
1992
- 1992-08-03 JP JP20634992A patent/JP2858507B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6842063B2 (en) | 2002-08-06 | 2005-01-11 | Fujitsu Limited | Analog switch circuit |
| JP2007143112A (ja) * | 2005-10-17 | 2007-06-07 | Matsushita Electric Ind Co Ltd | 高周波スイッチ回路、半導体装置および通信端末装置 |
| JP2013229736A (ja) * | 2012-04-25 | 2013-11-07 | Asahi Kasei Electronics Co Ltd | デジタル・アナログ変換器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2858507B2 (ja) | 1999-02-17 |
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