JP2013229736A - デジタル・アナログ変換器 - Google Patents

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Abstract

【課題】スイッチのオン抵抗値によるアナログ出力信号の歪みの発生をさらに抑制することができる。
【解決手段】サンプリング容量素子部250、デジタル信号を構成する複数のビット信号がそれぞれ入力される複数の入力端子に対応して設けられた複数のサンプリング容量素子からなる。演算増幅部12は、サンプリング容量素子部250に接続されている。帰還スイッチ部240は、サンプリング容量素子部250の一端と演算増幅部12の出力端子との間に接続可能な複数の相補的MOSトランジスタで構成されている。サミングノードスイッチ部230は、サンプリング容量素子部250の他端と演算増幅部12の入力端子との間に接続可能になっている。相補的MOSトランジスタは、互いに異なるオン抵抗を各々有するように構成されている。
【選択図】図6

Description

本発明は、デジタル・アナログ変換器に関し、より詳細には、デジタル入力信号をアナログ出力信号に変換するスイッチトキャパシタ型のデジタル・アナログ変換器に関する。
一般に、オーディオ分野で用いられるデジタル・アナログ変換器においては、歪みに対する要求が厳しく、アナログ出力信号のわずかな変換誤差が特性悪化を招いてしまう。
デジタル・アナログ変換器においては、デジタル入力信号の信号レベルに応じて容量素子が充電され、当該容量素子の充電電圧に応じて演算増幅器がアナログ出力信号を出力する。このような構成を有するデジタル・アナログ変換器において、低歪みを実現するために、容量素子と演算増幅器との接続時においてデジタル入力信号の入力端子及び容量素子の間と演算増幅器の出力端子とを繋ぐように構成されたものが、例えば、特許文献1に開示されている。
図1は、特許文献1に開示されているデジタル・アナログ変換器の回路構成図で、図2(a)乃至(d)は、図1に示したデジタル・アナログ変換器100におけるスイッチのコントロール波形を示す図で、縦軸は制御クロック信号CK1のレベルの「H」または「L」を示し、横軸は時間を示している。図2(a)はスイッチ110に入力される制御クロック信号CK1の波形で、図2(b)はスイッチ120に入力される制御クロック信号CK2の波形で、図2(c)はスイッチ130に入力される制御クロック信号CK3の波形で、図2(d)はスイッチ140に入力される制御クロック信号CK4の波形を各々示している。図中符号1はコントロールクロック発生器、2は演算増幅器を示している。
CK1,CK2が“H”の期間にスイッチ110,120をオンし、デジタル入力信号の信号レベルに応じた容量をサンプリング容量素子150に充電する。次に、スイッチ110,120をオフした後、CK3,CK4が“H”の期間にスイッチ130,140をオンしてサンプリング容量素子150と積分容量素子160とを直列に接続し、並びに、サンプリング容量素子Csと演算増幅器の出力端子Voutとを接続し、出力端子Voutの電位が変化する。このようなデジタル・アナログ変換器においては、一般的にスイッチとして、MOSトランジスタを有する構成が用いられる。
つまり、スイッチ110、140に含まれるスイッチユニット、スイッチ120、130はいずれもコントロール信号が「H」のときオンになり、コントロール信号が「L」のときオフになる。また、スイッチ110、120がオンする期間が第1期間であり、スイッチ130、140がオンする期間を第2期間とする。
以上に説明したデジタル・アナログ変換器100は、直接伝達型のデジタル・アナログ変換器を構成している。なお、デジタル・アナログ変換器100は、デジタル入力信号をデルタシグマ変調した後に、デジタル・アナログ変換を行うようにしてもよい。
図3は、図1に示した第4のスイッチの各スイッチユニット14i(i=1〜N)を構成するMOSトランジスタを示す図で、容量素子Csと出力端子Voutとを接続する帰還スイッチ140の各スイッチユニットを構成するMOSトランジスタを示している。
図3に示すように、帰還スイッチ140の各スイッチユニットは、P型MOSトランジスタ140P(Tr1)とN型MOSトランジスタ140N(Tr2)を有している。P型MOSトランジスタ140PとN型MOSトランジスタ140Nのソース端子又はドレイン端子は、演算増幅器2の出力端子に接続されている。
PMOSのコントロール波形をCK−P、NMOSのコントロール波形をCK−Nとする。CK−Pが“L”レベル、CK−Nが“H”レベルとなることでSW4はON状態となる。一般的に、“L”レベルはグランドレベル、“H”レベルは電源電圧レベルとなっている。
スイッチ130,140がオン状態にあるときの抵抗値(オン抵抗)をRsw3,Rsw4とし、サンプリング容量素子150の総容量をCs,積分容量素子160の容量をCiとする。出力端子Voutは、Ci,Cs及びRsw3,Rsw4の直列接続による時定数(Rsw3+Rsw4)*Ci*Cs/(Ci+Cs)に依存した過渡特性を示す。しかし、スイッチ130のMOSトランジスタのオン抵抗Rsw3は出力端子Voutの電位に対して変化しないが、スイッチ140のMOSトランジスタのオン抵抗Rsw4についてはMOSのソース(又はドレイン)端子である出力端子Voutの電位に依存して変化することが知られている。
特開平11−55121号公報(特許第3852721号)
しかしながら、上述した特許文献1に記載のように、容量素子150と出力端子Voutとを接続するスイッチ140を構成するMOSトランジスタのオン抵抗値が変動することで過渡特性が変化し、そのことによって歪特性が劣化してしまうという問題がある。
図4は、サンプリング容量素子150と出力端子Voutとを接続するスイッチ140を構成するMOSトランジスタのオン抵抗値Rsw4の変化をグラフに示す図である。図4の下段に示したグラフは、出力端子Voutの電圧が一定の振幅で変動している様子を示す図であり、図4の上段に示したグラフは、下段に示したグラフのように出力端子Voutの電圧が変動した際のオン抵抗値Rsw4の変化を示す図である。図4に示すように、Voutの電圧が変動すると、それに伴ってオン抵抗値Rsw4が大きく変化している。
図5は、図4に示したMOSトランジスタのオン抵抗値Rsw4が最大値“a”,最小値“b”の状態における、出力端子Voutの過渡特性を拡大してグラフに示した図である。図4に示すように、オン抵抗値が異なる“a”,“b”では、過渡特性が異なっている。このようにスイッチのオン抵抗値が変動することで過渡特性が変化し、そのことによって歪特性が劣化してしまう。
つまり、図5は、アナログ出力信号Voutと時間との関係を示した図である。縦軸はアナログ出力信号Voutを示し、横軸は時間を示している。図5中の曲線Laは、スイッチ140のオン抵抗値Rsw4が、図4(a)に示した点aで示される場合のアナログ出力信号Voutと時間との関係を示している。曲線Lbは、スイッチ140のオン抵抗値Rsw4が、図4(a)に示した点bで示される場合のアナログ出力信号VAoutと時間との関係を示している。
図5に示した曲線La、曲線Lbから明らかなように、デジタル・アナログ変換器に用いられるスイッチのオン抵抗値が異なると、過渡特性が異なる。過渡特性の相違の程度は、曲線La、曲線Lbとの間に生じる長さdによって表される。また、アナログ出力信号Voutの過渡特性の相違は、デジタル・アナログ変換器の歪特性の劣化として表れる。
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、簡単な回路構成で、スイッチのオン抵抗値によるアナログ出力信号の歪みの発生をさらに抑制することができるデジタル・アナログ変換器を提供することにある。
本発明は、このような目的を達成するためになされたもので、請求項1に記載の発明は、スイッチのオン抵抗値によるアナログ出力信号の歪みの発生を抑制することが可能なデジタル・アナログ変換器であって、デジタル信号を構成する複数のビット信号に応じた信号がそれぞれ入力される複数の入力端子に対応して設けられた複数のサンプリング容量素子からなるサンプリング容量素子部と、該サンプリング容量素子部に接続された演算増幅部と、前記サンプリング容量素子部の一端と前記演算増幅部の出力端子との間に接続可能な複数の相補的MOSトランジスタで構成される帰還スイッチ部と、前記サンプリング容量素子部の他端と前記演算増幅部の入力端子との間に接続可能なサミングノードスイッチ部とを備え、前記相補的MOSトランジスタが、互いに異なるオン抵抗を各々有することを特徴とする。(図6,図10,図16;実施例1乃至3)
また、請求項2に記載の発明は、請求項1に記載の発明において、前記相補的MOSトランジスタが、互いに異なる閾値を各々有することを特徴とする。
また、請求項3に記載の発明は、請求項1に記載の発明において、前記相補的MOSトランジスタのうち一導電型の第n(nは2以上)のMOSトランジスタのゲート端子に、第n高電圧レベルと前記第n高電圧レベルよりも低い第n低電圧レベルとの間で遷移する第nクロックと、前記第nのMOSトランジスタとは異なる導電型の第m(mは2以上)のMOSトランジスタのゲート端子に、第m高電圧レベルと前記第m高電圧レベルよりも低い第m低電圧レベルとの間で遷移する第mクロックとを各々供給するクロック発生部を備え、少なくとも前記第n高電圧レベルと前記第m低電圧レベルとを調整できるようになっていることを特徴とする。
また、請求項4に記載の発明は、請求項1に記載の発明において、前記相補的MOSトランジスタのうち一導電型の第nのMOSトランジスタのスイッチタイミングと前記第nのMOSトランジスタとは異なる導電型の第mのMOSトランジスタのスイッチタイミングを調整できるようになっているクロック発生部を備え、前記第nのMOSトランジスタを制御する第nクロック信号のエッジを、前記第mのMOSトランジスタを制御する第mクロック信号のエッジに対して遅延させることを特徴とする。
また、請求項5に記載の発明は、請求項4に記載の発明において、前記第nのMOSトランジスタを制御する第nクロック信号の立ち下がりエッジを、前記第mのMOSトランジスタを制御する第mクロック信号の立ち上がりエッジに対して遅延させることを特徴とする。
また、請求項6に記載の発明は、スイッチのオン抵抗値によるアナログ出力信号の歪みの発生を抑制することが可能なデジタル・アナログ変換器であって、デジタル信号を構成する複数のビット信号がそれぞれ入力される複数の入力端子と、該複数の入力端子に対応して設けられた複数のサンプリング容量素子(250)と、該複数のサンプリング容量素子(250)の一方の端子と対応する前記複数の入力端子との接続及び切断を切り替えるスイッチ(210)と、前記複数のサンプリング容量素子(250)の他方の端子と第1基準電圧源(Vr1)との接続及び切断を切り替える第2のスイッチ(220)と、非反転入力端子に第2基準電圧源の第2基準電圧が印加された演算増幅器(12)と、前記第1のスイッチ(210)の切り替えにおける切断及び接続に応じて、前記複数のサンプリング容量素子(250)の前記他方の端子と前記演算増幅器の反転入力端子との接続及び切断、並びに前記複数のサンプリング容量素子(250)の前記他方の端子と積分容量素子(260)の一方の端子との接続及び切断を切り替える第3のスイッチ(230)と、前記複数のサンプリング容量素子(250)の前記一方の端子の相互の接続及び切断、並びに前記複数のサンプリング容量素子(250)の前記一方の端子と前記演算増幅器の出力端子との接続及び切断、並びに前記複数のサンプリング容量素子(250)と積分容量素子(260)の前記他方の端子との接続及び切断を切り替える第4のスイッチ(240)と、前記第1のスイッチ(210)と第2のスイッチ(220)と第3のスイッチ(230)及び第4のスイッチ(240)を制御するためのクロックを発生するコントロールクロック発生器(11)とを備え、第4のスイッチを構成する複数のスイッチユニット(24i)を構成するPMOSトランジスタに異なる閾値電圧Vthを有する複数のPMOSトランジスタを備え、かつ、第4のスイッチユニット(24i)を構成するNMOSトランジスタに異なる閾値電圧Vthを有する複数のNMOSトランジスタを備えていることを特徴とする。(図6;実施例1)
また、請求項7に記載の発明は、請求項6に記載の発明において、第4のスイッチユニット(24i)を構成するMOSトランジスタは、PMOSトランジスタを閾値電圧Vthの異なる複数のPMOSトランジスタで構成し、かつ、NMOSトランジスタを閾値電圧Vthの異なる複数のNMOSトランジスタで構成することを特徴とする。
また、請求項8に記載の発明は、請求項6に記載の発明において、PMOSトランジスタを閾値電圧Vthの異なる複数のPMOSトランジスタで構成し、NMOSトランジスタは単一の閾値電圧Vthを有するNMOSトランジスタで構成することを特徴とする。
また、請求項9に記載の発明は、請求項6に記載の発明において、PMOSトランジスタは単一の閾値電圧Vthを有するPMOSトランジスタで構成し、NMOSトランジスタを閾値電圧Vthの異なる複数のNMOSトランジスタで構成することを特徴とする。
また、請求項10に記載の発明は、請求項6に記載の発明において、前記第4のスイッチユニットは、複数のPMOSトランジスタ及び複数のNMOSトランジスタで構成し、各PMOSトランジスタのゲート端子を“L”レベルの異なる複数のクロックで制御し、各NMOSトランジスタのゲート端子を“H”レベルの異なる複数のクロックで制御することを特徴とする。
また、請求項11に記載の発明は、請求項6に記載の発明において、前記第4のスイッチユニットは、複数のPMOSトランジスタ及び複数のNMOSトランジスタで構成し、各PMOSトランジスタのゲート端子を立ち下りエッジの異なる複数のクロックで制御し、各NMOSトランジスタのゲート端子を立ち上りエッジの異なる複数のクロックで制御することを特徴とする。
また、請求項12に記載の発明は、スイッチのオン抵抗値によるアナログ出力信号の歪みの発生を抑制することが可能なデジタル・アナログ変換器であって、デジタル信号を構成する複数のビット信号に応じた信号がそれぞれ入力される複数の入力端子(Dia,Dib(i=1〜N))と、前記複数の入力端子に対応して設けられた複数のサンプリング容量素子部(550a,550b)と、前記複数のサンプリング容量素子部(550a,550b)の一方の端子と対応する前記複数の入力端子との接続及び切断を切り替える複数の第1のスイッチユニット(510a,510b)と、前記複数のサンプリング容量素子部(550a,550b)の他方の端子と基準電圧源(Vr1a,Vr1b)との接続及び切断を切り替える複数の第2のスイッチ(520a,520b)と、差動演算増幅器(42)と、前記第1のスイッチ(510a,510b)の切り替えにおける切断及び接続に応じて、前記複数のサンプリング容量素子部(550a,550b)の前記他方の端子と前記差動演算増幅器の入力端子(−)との接続及び切断並びに前記複数のサンプリング容量素子部(550a,550b)の前記他方の端子と積分容量素子(560a,560b)の一方の端子との接続及び切断を切り替える複数の第3のスイッチ(530a,530b)と、前記複数のサンプリング容量素子部(550a,550b)の前記一方の端子の相互の接続及び切断並びに前記複数のサンプリング容量素子部(550a,550b)の前記一方の端子と前記差動演算増幅器の出力端子との接続及び切断並びに前記複数のサンプリング容量素子部(550a,550b)と複数の積分容量素子(560a,560b)の前記他方の端子との接続及び切断を切り替える複数の第4のスイッチユニット(540a,540b)と、前記複数の第1のスイッチ(510a,510b)と前記第2のスイッチ(520a,520b)と前記第3のスイッチ(530a,530b)及び前記複数の第4のスイッチ(540a,540b)とを制御するためのクロックを発生するコントロールクロック発生器(41)とを備え、前記第4のスイッチユニット(540a,540b)を構成するPMOSトランジスタに異なる閾値電圧Vthを有する複数のPMOSトランジスタを備え、かつ、前記第4のスイッチユニットを構成するNMOSトランジスタに異なる閾値電圧Vthを有する複数のNMOSトランジスタを備えていることを特徴とする。(図19;実施例4)
また、請求項13に記載の発明は、請求項12に記載の発明において、第4のスイッチユニットを構成するMOSトランジスタは、PMOSトランジスタを閾値電圧Vthの異なる複数のPMOSトランジスタで構成し、かつ、NMOSトランジスタを閾値電圧Vthの異なる複数のNMOSトランジスタで構成することを特徴とする。
また、請求項14に記載の発明は、請求項12に記載の発明において、PMOSトランジスタを閾値電圧Vthの異なる複数のPMOSトランジスタで構成し、NMOSトランジスタは単一の閾値電圧Vthを有するNMOSトランジスタで構成することを特徴とする。
また、請求項15に記載の発明は、請求項12に記載の発明において、PMOSトランジスタは単一の閾値電圧Vthを有するPMOSトランジスタで構成し、NMOSトランジスタを閾値電圧Vthの異なる複数のNMOSトランジスタで構成することを特徴とする。
また、請求項16に記載の発明は、請求項12に記載の発明において、前記第4のスイッチユニットは、複数のPMOSトランジスタ及び複数のNMOSトランジスタで構成し、各PMOSトランジスタのゲート端子を“L”レベルの異なる複数のクロックで制御し、各NMOSトランジスタのゲート端子を“H”レベルの異なる複数のクロックで制御することを特徴とする。
また、請求項17に記載の発明は、請求項12に記載の発明において、前記第4のスイッチユニットは、複数のPMOSトランジスタ及び複数のNMOSトランジスタで構成し、各PMOSトランジスタのゲート端子を立ち下りエッジの異なる複数のクロックで制御し、各NMOSトランジスタのゲート端子を立ち上りエッジの異なる複数のクロックで制御することを特徴とする。
本発明によれば、簡単な構成でスイッチのオン抵抗値変動によるアナログ出力信号の歪やノイズを抑制する効果が得られる。また、デジタル・アナログ変換器において許容される応答速度に影響を与えることなく、アナログ出力信号の歪の発生を防止することができる。
特許文献1に開示されているデジタル・アナログ変換器の回路構成図である。 (a)乃至(d)は、図1に示したデジタル・アナログ変換器におけるスイッチのコントロール波形を示す図である。 図1に示した第4のスイッチユニットを構成するMOSトランジスタを示す図である。 (a),(b)は、容量素子Csと出力端子Voutとを接続するスイッチSW4を構成するMOSトランジスタのオン抵抗値Rsw4の変化をグラフに示す図である。 図4に示したMOSトランジスタのオン抵抗値Rsw4が最大値“a”,最小値“b”の状態における、出力端子Voutの過渡特性を拡大してグラフに示した図である。 本発明に係るデジタル・アナログ変換器の実施例1を説明するための回路構成図である。 図6に示したデジタル・アナログ変換器において、第4のスイッチユニットを構成するPMOS及びNMOSトランジスタの回路図である。 (a),(b)は、図6に示されるデジタル・アナログ変換器に用いられる第4のスイッチのオン抵抗の変化をグラフに示した図である。 図8に示したMOSトランジスタのオン抵抗値Rsw4が最大値“a”,最小値“b”の状態における、出力端子Voutの過渡特性を拡大してグラフに示した図である。 本発明に係るデジタル・アナログ変換器の実施例2を説明するための回路構成図である。 図10に示されるデジタル・アナログ変換器において、第4のスイッチユニットを構成するPMOSおよびNMOSトランジスタの回路図である。 図11に示した第4のスイッチユニットを構成するPMOS及びNMOSトランジスタの制御クロックを発生する回路の概略構成を示す回路図である。 (a),(b)は、図12に示した制御クロック発生回路内のレベル調整回路1の一例を示す概略回路図である。 (a),(b)は、図12に示した制御クロック発生回路内のレベル調整回路2の一例を示す概略回路図である。 (a),(b)は、図12に示される制御クロック発生回路が出力する制御クロックをグラフに示した図である。 本発明に係るデジタル・アナログ変換器の実施例3を説明するための回路構成図である。 図16に示される第4のスイッチユニットを構成するPMOS及びNMOSトランジスタの制御クロックを発生する回路の概略構成を示す回路図である。 (a),(b)は、図17に示される制御クロック発生回路が出力する制御クロックをグラフに示した図である。 本発明に係るデジタル・アナログ変換器の実施例4を説明するための回路構成図である。
以下、図面を参照して本発明の実施の形態について説明する。
図6は、本発明に係るデジタル・アナログ変換器の実施例1を説明するための回路構成図である。図中符号11はコントロールクロック発生器、12は演算増幅器を示している。なお、第1のスイッチ210は、スイッチユニット21i(i=1〜N)で構成され、第4のスイッチ240は、スイッチユニット24i(i=1〜N)で構成され、サンプリング容量素子250は、容量素子25i(i=1〜N)で構成されている。
本発明に係るデジタル・アナログ変換器200は、スイッチのオン抵抗値によるアナログ出力信号の歪みの発生を抑制することが可能なデジタル・アナログ変換器である。
複数の入力端子VDini(i=1〜N)は、デジタル信号を構成する複数のビット信号に応じた信号がそれぞれ入力されるものである。また、複数のサンプリング容量素子25iは、複数の入力端子VDiniに対応して設けられたものである。
また、第1のスイッチ210を構成する複数のスイッチユニット21iは、複数のサンプリング容量素子25iの一方の端子と対応する複数の入力端子VDiniとの接続及び切断を切り替えるものである。
また、第2のスイッチ220は、複数のサンプリング容量素子250の他方の端子と第1基準電圧源Vr1との接続及び切断を切り替えるものである。また、演算増幅器22は、非反転入力端子に第2基準電圧源の第2基準電圧が印加されるものである。
また、第3のスイッチ230は、第1のスイッチ210の切り替えにおける切断及び接続に応じて、複数のサンプリング容量素子25iの他方の端子と演算増幅器の反転入力端子との接続及び切断、並びに複数のサンプリング容量素子25iの他方の端子と積分容量素子260の一方の端子との接続及び切断を切り替えるものである。
また、第4のスイッチ240を構成する複数のスイッチユニット24iは、複数のサンプリング容量素子25iの一方の端子の相互の接続及び切断、並びに複数のサンプリング容量素子25iの一方の端子と演算増幅器の出力端子との接続及び切断、並びに複数のサンプリング容量素子25iと積分容量素子260の他方の端子との接続及び切断を切り替えるものである。
また、演算増幅器12は、非反転入力端子に第2基準電圧源の第2基準電圧Vr2が印加さるものである。
また、コントロールクロック発生器21は、第1のスイッチ210と第2のスイッチ220と第3のスイッチ230及び第4のスイッチ240を制御するためのクロックを発生するものである。
また、第4のスイッチ240を構成する複数のスイッチユニット24iは相補的MOSトランジスタで構成されるものである。また、相補的MOSトランジスタは、互いに異なるオン抵抗を各々有するように構成されている。また、相補的MOSトランジスタは、互いに異なる閾値を各々有するように構成されている。
また、複数の第4のスイッチユニット24iを構成するMOSトランジスタは、PMOSトランジスタを閾値電圧Vthの異なる複数のPMOSトランジスタで構成し、かつ、NMOSトランジスタを閾値電圧Vthの異なる複数のNMOSトランジスタで構成する。
また、複数の第4のスイッチユニット24iを構成するMOSトランジスタは、PMOSトランジスタを閾値電圧Vthの異なる複数のPMOSトランジスタで構成し、NMOSトランジスタは単一の閾値電圧Vthを有するNMOSトランジスタで構成してもよい。
また、複数の第4のスイッチユニット24iを構成するMOSトランジスタは、PMOSトランジスタは単一の閾値電圧Vthを有するPMOSトランジスタで構成し、NMOSトランジスタを閾値電圧Vthの異なる複数のNMOSトランジスタで構成してもよい。
また、本発明のデジタル・アナログ変換器は、スイッチのオン抵抗値によるアナログ出力信号の歪みの発生を抑制することが可能なデジタル・アナログ変換器である。
このような構成により、簡単な構成でスイッチのオン抵抗値変動によるアナログ出力信号の歪を抑制することのできるデジタル・アナログ変換器を実現することができる。
つまり、図6に示したように、本実施例1のデジタル・アナログ変換器200は、スイッチトキャパシタ型のデジタル・アナログ変換器である。デジタル・アナログ変換器200にはデジタルデータに応じた入力信号VDini(i=1〜N)が入力され、アナログ出力信号Voutが出力される。
デジタル・アナログ変換器200は、デジタルデータに応じた入力信号VDini(i=1〜N)が入力される入力端子Di(i=1〜N)と、入力端子Diの各々と1対1に対応して設けられた複数のサンプリング用容量素子25i(i=1〜N)を備えている。サンプリング用容量素子25iは対応する入力端子Diから入力されるビット信号の信号レベル(電圧Vref+またはVref−)に応じて第1基準電圧Vr1まで充電される。入力端子Diと、対応する複数のサンプリング用容量素子25iとの間には、接続及び切断を切り替える複数の第1のスイッチユニット21i(i=1〜N)が、また、第1基準電圧源Vr1とサンプリング容量素子Csiの他方の端子との間には、接続及び切断を切り替える第2のスイッチ220が設けられており、各スイッチはMOSトランジスタにより構成されている。
また、サンプリング用容量素子25i(i=1〜N)は、すべて同一の容量(Cs1=Cs2=・・・CsN)を有するようにしてもよい。また、サンプリング用容量素子251、252、・・・25Nの容量比がバイナリ比(2i−1倍)となるように、その容量をCsi=2i−1Cs(i−1)としてもよい。サンプリング用容量素子25i(i=1〜N)にはスイッチ230とスイッチ220とが接続されていて、スイッチ220は複数のサンプリング用容量素子25iと電源とを離接していて、電源は複数のサンプリング用容量素子25iに基準電圧Vr1を印加する。
また、デジタル・アナログ変換器200は、演算増幅器12を備えている。スイッチ230は演算増幅器12の反転入力端子と複数のサンプリング用容量素子25iとを電気的に離接する。反転入力端子に接続されているスイッチ230をサミングノードスイッチともいう。
演算増幅器12の非反転入力端子には電源が接続されていて、電源により非反転入力端子には基準電圧Vr2が印加される。演算増幅器12の出力端子は、デジタル・アナログ変換器200の出力端子に接続されていて、アナログ出力信号Voutを出力する。なお、基準電圧Vr1と基準電圧Vr2とは同じ値であってもよい。
演算増幅器12の出力端子と反転入力端子との間には積分用容量素子260が設けられている。演算増幅器12の出力端子は、さらに、複数のスイッチユニット21i(i=1〜N)とサンプリング用容量素子25i(i=1〜N)との間に接続されていて、さらに、演算増幅器12の出力端子と、複数のスイッチユニット21iと複数のサンプリング用容量素子25iとの間には複数のスイッチユニット24i(i=1〜N)が設けられている。
また、演算増幅器12の出力端子からアナログ出力信号Voutを複数のスイッチユニット21iと複数のサンプリング用容量素子25iとの間まで戻す複数のスイッチユニット24iを帰還スイッチともいう。
以上のような構成において、スイッチは、全てMOSトランジスタを使って構成されるものとする。スイッチユニット21i(i=1〜N)をスイッチ210とする。また、スイッチユニット24i(i=1〜N)をスイッチ240とする。さらに、サンプリング用容量素子25i(i=1〜N)をサンプリング用容量素子250とする。
スイッチ210,220,230,240は、コントロールクロック発生器11によって生成される制御クロック信号CK1乃至CK4によってオン、オフする。この際、スイッチ210に含まれるスイッチユニット21i(i=1〜N)は同時にオン、オフする。スイッチ240に含まれるスイッチユニット24i(i=1〜N)は同時にオン、オフし、複数のスイッチユニット24iがオンしたときのオン抵抗値Rsw4は、複数のスイッチユニット24i(i=1〜N)の各オン抵抗値を合成したものである。また、スイッチ230のオン抵抗値をRsw3とする。
なお、図6に示したデジタル・アナログ変換器200では、複数の入力端子Di(i=1〜N)、複数のサンプリング用容量素子25i(i=1〜N)、第1のスイッチユニット21i(i=1〜N)、および題のスイッチユニット24i(i=1〜N)は同じ数(N)ずつ備えている。
図7は、図6に示したデジタル・アナログ変換器において、第4のスイッチユニットを構成するPMOS及びNMOSトランジスタの回路図である。図7は、このMOSトランジスタのゲートコントロールクロック“CK_P”と“CK_N”を発生する制御クロック発生である。
次に、具体的に動作を説明する。第1のスイッチ210及び第2のスイッチ220が接続することにより、入力端子Diから入力されるビット信号の信号レベルに応じてサンプリング容量素子250が第1準電圧源Vr1まで充電される(第1期間)。次に、第1のスイッチ210及び第2のスイッチ220が切断され、かつ、第3のスイッチ230及び第4スイッチ240が接続することにより、サンプリング容量素子250の充電電圧に基づいてアナログ出力信号Voutが変化する(第2期間)。第1期間と第2期間とは周期的に交互に行われる。
第2期間において、第3のスイッチ230、第4スイッチ240、サンプリング容量素子250及び積分容量素子260は直列に接続され、閉ループを形成している。第3のスイッチ230を構成するMOSトランジスタのオン抵抗をRsw3及び第4のスイッチ240を構成する全てのMOSトランジスタの合成オン抵抗をRsw4、サンプリング容量250の総容量をCs、積分容量260の容量をCiとすると、閉ループの時定数は(Rsw3+Rsw4)*Ci*Cs/(Ci+Cs)となり、アナログ出力信号Voutはこの閉ループの時定数に依存した過渡特性を示す。
ここで、第3のスイッチ230を構成するMOSトランジスタのオン抵抗Rsw3についてより詳しく説明する。本実施例の第2期間において、第3のスイッチ230を構成するMOSトランジスタのソース端子及びドレイン端子の電位が信号レベルによって変化しないため、オン抵抗値は一定の値となる。
一方の第4のスイッチ240を構成する全てのMOSトランジスタの合成オン抵抗Rsw4について詳しく説明する。第4のスイッチ240は、N個のスイッチユニット24i(i=1〜N)から成り、各スイッチユニット24iは、PMOSトランジスタとNMOSトランジスタとで構成される。これらのMOSトランジスタは、制御端子であるゲート端子と主端子であるソース端子又はドレイン端子間の電圧がMOSトランジスタの閾値電圧を超えて高くなるほどオン抵抗値が低くなる特性(オン抵抗値の電圧依存性)を有している。したがって、本実施例の第2期間において、第4のスイッチ240が接続された状態では、各スイッチユニット24iを構成するMOSトランジスタのソース端子及びドレイン端子がアナログ出力信号Voutの電位となるため、オン抵抗値がアナログ出力信号Voutの電位に依存して変化する。
閉ループの時定数は(Rsw3+Rsw4)*Ci*Cs/(Ci+Cs)であり、Rsw4がアナログ出力信号Voutの電位に依存して変化することに伴って、閉ループの時定数も変化し、アナログ出力信号Voutの過渡特性はVoutの電位に依存して変化し、歪の発生につながる。
ここで、本実施例では、第4のスイッチの各ユニット24iを閾値電圧の異なる複数のMOSトランジスタで構成している。第4のスイッチの各ユニット24iをM通りの閾値電圧Vth_P_j(j=1〜M)を有するPMOSトランジスタと、L通りの閾値電圧Vth_N_k(k=1〜L)を有するNMOSトランジスタとで構成したとする。本実施例の第2期間におけるPMOSトランジスタのゲート端子の電位はグランドレベルVSSおよびNMOSトランジスタのゲート端子の電位は電源電圧レベルVDDであることから、第4のスイッチの各ユニット24iを構成するMOSトランジスタのソース(ドレイン)端子の電位であるアナログ出力信号Voutの電位が、VSS−Vth_P_j及びVDD−Vth_N_kに近づいたときに急激にオン抵抗値が高くなる特性を示す。
ここで、従来のように第4のスイッチの各ユニット24iを単一の閾値電圧を有するMOSトランジスタで構成、すなわち、M=L=1とした場合、図4の“c”及び“a”に示した2点にて、アナログ出力信号Voutの電位がVSS−Vth_P_1、および、VDD−Vth_N_1に近づき、オン抵抗Rsw4が急激に高くなり、その結果オン抵抗Rsw4の変動幅が大きくなる。ところが、本発明のように第4のスイッチの各ユニットSW4xiを閾値電圧の異なる複数のMOSトランジスタで構成、すなわち、M>1、L>1とした場合、オン抵抗Rsw4が急激に高くなる点VSS−Vth_P_j、および、VDD−Vth_N_kを3つ以上有することとなり、オン抵抗Rsw4の特性が平均化されて変動幅を小さく抑制することができる。
また、第4のスイッチの各ユニット24iを構成する閾値電圧の異なるPMOSトランジスタの種類数(M)及び閾値電圧の異なるNMOSトランジスタの種類数(L)については、M>1かつL>1としてもよいし、M=1かつL>1としてもよいし、M>1かつL=1としてもよい。
図8(a),(b)は、図6に示されるデジタル・アナログ変換器に用いられる第4のスイッチのオン抵抗の変化をグラフに示す図である。
一例としてM=2、L=2とした場合で説明する。図8中の(1)は、第4のスイッチの各ユニット24iを閾値電圧Vth_P_1のPMOSトランジスタと閾値電圧Vth_N_1のNMOSトランジスタで構成した場合のオン抵抗を示したグラフであり、図8中の(2)は、第4のスイッチの各ユニット24iを閾値電圧Vth_P_2のPMOSトランジスタと閾値電圧Vth_N_2のNMOSトランジスタで構成した場合のオン抵抗を示したグラフである。本実施例のように、第4のスイッチの各ユニット24iを閾値電圧Vth_P_1とVth_P_2のPMOSトランジスタ、および閾値電圧Vth_N_1とVth_N_2のNMOSトランジスタで構成した場合、オン抵抗は図8中の(1)と図8中の(2)とを平均化した、図8中の(3)に示す特性となる。ここで、図8中の(1)と図8中の(2)とではオン抵抗が急激に高くなる点が異なるため、この2つのグラフを平均化して得られる図8中の(3)のグラフではオン抵抗が急激に高くなる点が4点となり、図8中の(1)と図8中の(2)よりも最大値は低く、最小値は高くなり、変動幅は抑制される。
このように、第4のスイッチの各ユニット24iを閾値電圧の異なる複数のPMOSトランジスタ及びNMOSトランジスタで構成することにより、オン抵抗Rsw4の特性が平均化されて変動幅を小さく抑制することができる。
図9は、図8に示したMOSトランジスタのオン抵抗値Rsw4が最大値“a”,最小値“b”の状態における、出力端子Voutの過渡特性を拡大してグラフに示した図である。これにより、図9に示すように、アナログ信号出力Voutのオン抵抗Rsw4に依存した変化を抑制し、歪の発生を抑制することができる。
つまり、図9に示した曲線La、曲線Lbから明らかなように、曲線La、曲線Lbとの間に生じる長さd1は、図5に示したデジタル・アナログ変換器100の曲線La、曲線Lbとの間に生じる長さdよりも短くなっている。したがって、本実施例は、オン抵抗値Rsw4の変化によるアナログ出力信号の過渡特性の変化を抑制し、歪の発生を抑制することができる。
閾値電圧の異なる複数のMOSトランジスタを備える手法としては、プロセスで準備されている閾値電圧の異なるMOSトランジスタを使用してもよいし、MOSトランジスタの基盤電位を制御することによって閾値電圧を操作してもよい。
また、本実施例において、演算増幅器12の出力端子と反転入力端子との間に積分用容量素子260を設けないこととしてもよい。その場合、サミングノードスイッチ230を抵抗に置き換えてもよい。
このように、本実施例は、簡単な構成で歪の発生を抑制することができる。また、デジタル・アナログ変換器において許容される応答速度に弊害を与えることなく、アナログ出力信号の歪の発生を防止することができる。
また、本実施例1によれば、第1のスイッチ210及び第2のスイッチ220の接続時において複数のサンプリング容量素子がデジタル入力信号を構成する複数のビット信号の信号レベルに応じてそれぞれ充電される。その後、第1のスイッチ210及び第2のスイッチ220が切断され、第3のスイッチ230及び第4のスイッチ240が接続されると、サンプリング容量素子250と積分容量素子260と演算増幅器12との間の電気経路が形成され、全サンプリング容量素子250の充電電圧に応じた電圧を演算増幅器12がアナログ出力信号として出力する。
このとき、第3のスイッチ230のオン抵抗をRsw3、第4のスイッチの全ユニット24iの合成オン抵抗をRsw4とすると、アナログ出力信号は積分容量Ci、サンプリング容量素子25iの総容量Cs及びRsw3、Rsw4の直列接続による時定数(Rsw3+Rsw4)*Ci*Cs/(Ci+Cs)に依存した過渡特性を示す。ここで、本実施例では、第4のスイッチユニット24iを構成するPMOSトランジスタ及びNMOSトランジスタを閾値電圧Vthの異なる複数のMOSトランジスタで構成しているため、第4のスイッチの全ユニット24iの合成オン抵抗Rsw4が、アナログ出力信号Voutのレベルに対して変化する変動幅が小さくなるよう調整することができ、歪の発生を抑制することができる。
また、第4のスイッチユニット24iを構成するMOSトランジスタについては、PMOSトランジスタを閾値電圧Vthの異なる複数のPMOSトランジスタで構成し、かつ、NMOSトランジスタを閾値電圧Vthの異なる複数のNMOSトランジスタで構成することとしてもよい。あるいは、PMOSトランジスタを閾値電圧Vthの異なる複数のPMOSトランジスタで構成し、NMOSトランジスタは単一の閾値電圧Vthを有するNMOSトランジスタで構成することとしてもよい。あるいは、PMOSトランジスタは単一の閾値電圧Vthを有するPMOSトランジスタで構成し、NMOSトランジスタを閾値電圧Vthの異なる複数のNMOSトランジスタで構成することとしてもよい。
これにより、簡単な構成でデジタル・アナログ変換器において許容される応答速度に影響を与えることなく、アナログ出力信号の歪の発生を防止することができる。
図10は、本発明に係るデジタル・アナログ変換器の実施例2を説明するための回路構成図である。図中符号21はコントロールクロック発生器、22は演算増幅器を示している。なお、図6に示した構成要素と同じ機能を有する構成要素には同等の符号を付してある。
図10に示されるように、本実施例2におけるデジタル・アナログ変換器300が実施例1と異なる点は、第4のスイッチが240から340とされ、その各ユニットが24iから34iとされ、スイッチを制御するためのクロックを発生するコントロールクロック発生器21を設け、第4のスイッチ340を制御するクロックを複数備えていることである。
図11は、図10に示されるデジタル・アナログ変換器において、第4のスイッチユニットを構成するPMOSおよびNMOSトランジスタの回路図である。
具体的には、第4のスイッチ340の各ユニット34iはM個のPMOSトランジスタ及びL個のNMOSトランジスタで構成され、各PMOSトランジスタのゲート端子をM通りの異なるクロックCK−P_j(j=1〜M)及び各NMOSトランジスタのゲート端子をL通りの異なるクロックCK−N_k(k=1〜L)で制御する。第4のスイッチSW4yがオンとなる本実施例2の第2期間において、クロックCK−P_j(j=1〜M)はそれぞれ異なる“L”レベルVG_P_j(j=1〜M)、クロックCK−N_k(k=1〜L)はそれぞれ異なる“H”レベルVG_N_k(k=1〜L)となっている。
また、PMOSトランジスタの数(M)及びNMOSトランジスタの数(L)については、M>1かつL>1としてもよいし、M=1かつL>1としてもよいし、M>1かつL=1としてもよい。M個のPMOSトランジスタについては、閾値電圧の異なるPMOSで構成してもよいし、閾値電圧の同じPMOSトランジスタで構成してもよい。また、L個のNMOSトランジスタについては、閾値電圧の異なるNMOSで構成してもよいし、閾値電圧の同じNMOSトランジスタで構成してもよい。
また、本実施例において、演算増幅器22の出力端子と反転入力端子との間に積分用容量素子360を設けないこととしてもよい。その場合、サミングノードスイッチ330を抵抗に置き換えてもよい。
図12は、図11に示した第4のスイッチユニットを構成するPMOS及びNMOSトランジスタの制御クロックを発生する回路の概略構成を示す回路図である。図中符号23aは第1のレベル調整回路、23bは第1のレベル調整回路を示している。
本実施例2の第2期間において、第4のスイッチ340の各ユニット34iを構成する各PMOSトランジスタ及び各NMOSトランジスタのゲート端子を異なるレベルで制御するための回路の一例を示す。クロックCK−P_j(j=1〜M)の生成部には、それぞれ異なる“L”レベルVG_P_j(j=1〜M)を出力するための第1のレベル調整回路(LVLSFT1_j(j=1〜M))23aを備え、クロックCK−N_k(k=1〜L)の生成部には、それぞれ異なる“H”レベルVG_N_k(k=1〜L)を出力するための第2のレベル調整回路(LVLSFT2_k(k=1〜L))23bを備えている。
図13(a),(b)は、図12に示した制御クロック発生回路内の第1のレベル調整回路の一例を示す概略回路図である。第1のレベル調整回路23aの各LVLSFT1_jの一例を示す。図12に示すCK4’とは本実施例2の第2期間において“H”レベルとなるクロックであり、図13に示すレベル調整回路LVLSFT1_jにはCK4’を反転したクロックCK4N’が入力される。レベル調整回路LVLSFT1_jは、入力CK4N’と接続される容量素子CP_j、容量素子CP_jの他方の端子CKP’_jと第3の基準電圧Vr3_jとの接続及び切断を切り替えるスイッチ、容量素子CP_jの前記他方の端子CKP’_jと出力端CK−P_jとの接続及び切断を切り替えるスイッチ、出力端CK−P_jと電源電圧VDDとの接続及び切断を切り替えるスイッチを備えている。第3の基準電圧Vr3_jのレベルは各LVLSFT1_jごとに異なる任意の電圧とする。
図13(a)に本実施例2の第2期間以外のCK4’が“L”となる期間の状態を示す。このとき、入力CK4N’は“H”レベル、すなわち、電源電圧VDDのレベルとなる。この間、容量素子CP_jの前記他方の端子CKP’_jと第3の基準電圧Vr3_jとが接続され、容量素子CP_jの両端にはVDD−Vr3_jの電位差が生じる。また、出力端CK−P_jは、容量素子CP_jの前記他方の端子CKP’_jとは切断されて電源電圧VDDと接続されており、VDDのレベルを出力する。
次に、図13(b)に本実施例2の第2期間のCK4’が“H”となる期間の状態を示す。このとき、入力CK4N’は“L”レベル、すなわち、グランドVSSのレベルとなる。このとき、容量素子CP_jの前記他方の端子CKP’_jと第3の基準電圧Vr3_j、および、出力端CK−P_jと電源電圧VDDとは切断され、容量素子CP_jの前記他方の端子CKP’_jと出力端CK−P_jとが接続される。ここで、容量素子CP_jの電荷は理想的には保持されるため、CKP’_jはVSS−(VDD−Vr3_j)のレベルとなり、CKP’_jと接続された出力端CK−P_jはVSS−(VDD−Vr3_j)のレベルを出力する。したがって、第3の基準電圧Vr3_jのレベルは各LVLSFT1_jごとに異なるため、各クロックCK−P_jは異なる“L”レベルを出力する。
図15(a),(b)は、図12に示される制御クロック発生回路が出力する制御クロックをグラフに示した図である。
図15(a)は、第1のレベル調整回路の出力波形を示す図である。このように、第1のレベル調整回路23aは、第4のスイッチの各ユニット34iを構成するPMOSトランジスタのゲート端子を制御するクロックCK−P_jの“H”レベルを電源電圧VDDのレベルで出力し、“L”レベルを複数の異なるレベルで出力する機能を有している。なお、図12及び図13は第1のレベル調整回路の一例であり、同様の機能を有する他の回路で第1のレベル調整回路23aを構成することとしてもよい。
図14(a),(b)は、図12に示した制御クロック発生回路内の第2のレベル調整回路の一例を示す概略回路図である。
次に、図14に第2のレベル調整回路23bの各LVLSFT2_kの一例を示す。図14に示すレベル調整回路LVLSFT2_kには、本実施例2の第2期間において“H”レベルとなるクロックCK4’が入力される。レベル調整回路LVLSFT2_kは、入力CK4’と接続される容量素子CN_k、容量素子CN_kの他方の端子CKN’_kと第4の基準電圧Vr4_kとの接続及び切断を切り替えるスイッチ、容量素子CPの他方の端子CKN’_kと出力端CK−N_kとの接続及び切断を切り替えるスイッチ、出力端CK−N_kとグランドVSSとの接続及び切断を切り替えるスイッチを備えている。第4の基準電圧Vr4_kのレベルは各LVLSFT2_kごとに異なる任意の電圧とする。
図14(a)に本実施例2の第2期間以外のCK4’が“L”となる期間の状態を示す。このとき、入力CK4’はグランドVSSのレベルとなる。この間、容量素子CN_kの他方の端子CKN’_kと第4の基準電圧Vr4_kとが接続され、容量素子CN_kの両端にはVr4_k−VSSの電位差が生じる。また、出力端CK−N_kは、容量素子CN_kの他方の端子CKN’_kとは切断されてグランドVSSと接続されており、VSSのレベルを出力する。
次に、図14(b)に本実施例2の第2期間のCK4’が“H”となる期間の状態を示す。このとき、入力は電源電圧VDDのレベルとなる。このとき、容量素子CN_kの他方の端子CKN’_kと第4の基準電圧Vr4_k、および、出力端CK−N_kとグランドVSSとは切断され、容量素子CN_kの他方の端子CKN’_kと出力端CK−N_kとが接続される。ここで、容量素子CN_kの電荷は理想的には保持されるため、CKN’_kはVDD+(Vr4_k−VSS)のレベルとなり、CKN’_kと接続された出力端CK−NはVDD+(Vr4_k−VSS)のレベルを出力する。したがって、第4の基準電圧Vr4_jのレベルは各LVLSFT2_kごとに異なるため、各クロックCK−N_kは異なる“H”レベルを出力する。
図15(b)は、第2のレベル調整回路の出力波形を示す図である。このように、第2のレベル調整回路23bは、第4のスイッチの各ユニット34iを構成するNMOSトランジスタのゲート端子を制御するクロックCK−N_kの“L”レベルをグランドVSSのレベルで出力し、“H”レベルを複数の異なるレベルで出力する機能を有している。なお、図12及び図14は第2のレベル調整回路23bの一例であり、同様の機能を有する他の回路で第2のレベル調整回路23bを構成することとしてもよい。
本実施例2にて、第4のスイッチユニット34iを単一の閾値電圧Vth_Pを有するPMOSトランジスタと、単一の閾値電圧Vth_Nを有するNMOSトランジスタで構成した場合を例に、第4のスイッチ340の合成オン抵抗Rsw4について説明する。オン抵抗Rsw4はアナログ出力信号Voutの電位がVG_P_j−Vth_P及びVG_N_k−Vth_Nに近づいたときに急激にオン抵抗値が高くなる特性を示す。本実施形態においては、VG_P_jあるいはVG_N_kの少なくともどちらか片方は複数であるため、オン抵抗Rsw4が急激に高くなる点を3つ以上有することとなり、実施例1にて説明したように、オン抵抗Rsw4の特性が平均化されて変動幅は小さく抑制される。これにより、図9に示すようにアナログ信号出力Voutのオン抵抗Rsw4に依存した変化を抑制し、歪の発生を抑制することができる。
このように、本実施形態は簡単な構成で歪の発生を抑制することができる。また、デジタル・アナログ変換器において許容される応答速度に弊害を与えることなく、アナログ出力信号の歪の発生を防止することができる。
図16は、本発明に係るデジタル・アナログ変換器の実施例3を説明するための回路構成図である。図中符号31はコントロールクロック発生器、32は演算増幅器を示している。なお、図10に示した構成要素と同じ機能を有する構成要素には同等の符号を付してある。
図16に示されるように、本実施例3におけるデジタル・アナログ変換器400が実施例2と異なる点は、スイッチを制御するためのクロックを発生するコントロールクロック発生器31を設けた点である。
具体的には、第4のスイッチ440の各ユニット44iはM個のPMOSトランジスタおよびL個のNMOSトランジスタで構成され、各PMOSトランジスタのゲート端子をM通りの異なるクロックCK−P_j(j=1〜M)で制御し、各NMOSトランジスタのゲート端子をL通りの異なるクロックCK−N_k(k=1〜L)で制御する。クロックCK−P_j(j=1〜M)は立ち下りエッジのタイミングがそれぞれ異なっており、クロックCK−N_k(k=1〜L)は立ち上がりエッジのタイミングがそれぞれ異なっている。
PMOSトランジスタの数(M)及びNMOSトランジスタの数(L)については、M>1かつL>1としてもよいし、M=1かつL>1としてもよいし、M>1かつL=1としてもよい。M個のPMOSトランジスタについては、閾値電圧の異なるPMOSで構成してもよいし、閾値電圧の同じPMOSトランジスタで構成してもよい。また、L個のNMOSトランジスタについては、閾値電圧の異なるNMOSで構成してもよいし、閾値電圧の同じNMOSトランジスタで構成してもよい。
図17は、図16に示される第4のスイッチユニットを構成するPMOS及びNMOSトランジスタの制御クロックを発生する回路の概略構成を示す回路図である。図中符号33aは第1の遅延回路、33bは第2の遅延回路を示している。
立ち下りエッジのタイミングがそれぞれ異なるクロックCK−P_j(j=1〜M)及び立ち上がりエッジのタイミングがそれぞれ異なるクロックCK−N_k(k=1〜L)を発生する回路の一例を示す。クロックCK−P_j(j=1〜M)の生成部には、それぞれ遅延量の異なる第1の遅延回路(Delay_P_j(j=1〜M))33aを備え、クロックCK−N_k(k=1〜L)の生成部には、それぞれ遅延量の異なる第1の遅延回路(Delay_N_k(k=1〜L))33bを備えている。
図18(a)は、本実施例3の第2期間におけるアナログ出力波形をグラフに示した図で、図18(b)は、図17に示されるクロック発生回路の出力クロックCK−P_j(j=1〜M)及びCK−N_k(k=1〜L)の一例をグラフに示した図である。図18に示すように、本実施例3の第2期間の初期においてアナログ出力波形は大きく変化しており、この初動時における第4のスイッチ440の合成オン抵抗Rsw4がアナログ出力波形の過渡特性を大きく支配し、歪の発生に大きく関与する。
本実施例3にて、第4のスイッチユニット44iを単一の閾値電圧Vth_Pを有するPMOSトランジスタと、単一の閾値電圧Vth_Nを有するNMOSトランジスタで構成した場合を例に、図18に示すアナログ出力波形が大きく変化する初動時の時刻(a)における第4のスイッチ440の合成オン抵抗Rsw4について説明する。時刻(a)におけるCK−P_jの電位をVG_P_j、CK−N_kの電位をVG_N_kとすると、この時刻におけるオン抵抗Rsw4はアナログ出力信号Voutの電位がVG_P_j−Vth_P、および、VG_N_k−Vth_Nに近づいたときに急激にオン抵抗値が高くなる特性を示す。ここで、本実施例においては、CK−P_j及びCK−N_kの少なくともどちらかは図18(b)に示すような複数のクロックエッジを備えており、時刻(a)におけるクロックの電位VG_P_jあるいはVG_N_kの少なくともどちらか片方は複数の電位となっている。そのため、オン抵抗Rsw4が急激に高くなる点を3つ以上有することとなり、第一の実施形態にて説明したように、オン抵抗Rsw4の特性が平均化されて変動幅は小さく抑制される。これにより、初動時におけるアナログ信号出力Voutのオン抵抗Rsw4に依存した変化を抑制し、歪の発生を抑制することができる。
立ち下りエッジのタイミングがそれぞれ異なるクロックCK−P_j(j=1〜M)、および、立ち上がりエッジのタイミングがそれぞれ異なるクロックCK−N_k(k=1〜L)を発生する回路については、図17に示されるような回路で構成することとしてもよいし、同様の機能を持つ他の回路で構成することとしてもよい。
また、本実施例において、演算増幅器32の出力端子と反転入力端子との間に積分用容量素子460を設けないこととしてもよい。その場合、サミングノードスイッチ430を抵抗に置き換えてもよい。
このように、本実施例3は、簡単な構成で歪の発生を抑制することができる。また、デジタル・アナログ変換器において許容される応答速度に弊害を与えることなく、アナログ出力信号の歪の発生を防止することができる。
図19は、本発明に係るデジタル・アナログ変換器の実施例4を説明するための回路構成図である。図中符号41はコントロールクロック発生器、42は演算増幅器を示している。なお、図6に示した構成要素と同じ機能を有する構成要素には同等の符号を付してある。
図19に示されるように、本実施例4におけるデジタル・アナログ変換器500が実施例1と異なる点は、演算増幅器が差動演算増幅器とされ、2つの入力端子のそれぞれに、実施例1と同様の充電電圧が入力されるように構成されることである。
具体的には、差動演算増幅器の反転入力端子には、実施例1と同様の構成(図19において各符号にaを付加して表示する)により、デジタル入力信号を構成するビット信号Dia(i=1〜N)に応じてサンプリング容量素子55ia(i=1〜N)の充電電圧が入力され、差動演算増幅器の非反転出力端子から非反転アナログ出力信号Vout+が出力される。また、差動演算増幅器の非反転入力端子にも実施例1と同様の構成(図19において各符号にbを付加して表示する)により、反転入力端子側と同一のビット信号Dib(i=1〜N)に応じてサンプリング容量素子55ib(i=1〜N)の充電電圧が入力され、差動演算増幅器の反転出力端子から反転アナログ出力信号Vout−が出力される。
本発明に係るデジタル・アナログ変換器500(500A,500B)は、スイッチのオン抵抗値によるアナログ出力信号の歪みの発生を抑制することが可能なデジタル・アナログ変換器である。
複数の入力端子Dia,Dibは、デジタル信号を構成する複数のビット信号に応じた信号がそれぞれ入力される。また、サンプリング容量素子部55ia,55ibは、複数の入力端子Dia,Dibに対応して設けられている。
また、複数の第1のスイッチユニット51ia,51ib(i=1〜N)は、複数のサンプリング容量素子55ia55ibの一方の端子と対応する複数の入力端子Dia,Dibとの接続及び切断を切り替える。また、複数の第2のスイッチ520a,520bは、複数のサンプリング容量素子部55ia,55ibの他方の端子と基準電圧源Vr1a,Vr1bとの接続及び切断を切り替える。
また、第3のスイッチ530a,530bは、複数の第1のスイッチユニット51ia,51ib(i=1〜N)の切り替えにおける切断及び接続に応じて、複数のサンプリング容量素子部55ia,55ibの他方の端子と演算増幅器42の反転入力端子(−)との接続及び切断並びに複数のサンプリング容量素子部55ia,55ibの他方の端子と積分容量素子560の一方の端子との接続及び切断を切り替える。
また、複数の第4のスイッチユニット54ia,54ib(i=1〜N)は、複数のサンプリング容量素子部55ia,55ibの一方の端子の相互の接続及び切断並びに複数のサンプリング容量素子部55ia,55ibの一方の端子と演算増幅器22の出力端子との接続及び切断並びに複数のサンプリング容量素子部55ia,55ibと複数の積分容量素子560a,560bの他方の端子との接続及び切断を切り替える。
また、第1のスイッチ510a,510bは複数の第1のスイッチユニット51ia,51ib(i=1〜N)から成り、第4のスイッチ540a,540bは複数の第4のスイッチユニット54ia,54ib(i=1〜N)から成り、サンプリング容量素子部550a,550bは複数のサンプリング容量素子55ia,55ib(i=1〜N)から成り、これらは同じ数Nずつ備えているものとする。
また、演算増幅器42の非反転出力端子と反転入力端子との間に積分用容量素子560aを、演算増幅器42の反転出力端子と非反転入力端子との間に積分用容量素子560bを設けている。
また、コントロールクロック発生器41は、第1のスイッチ510a,510bと第2のスイッチ520a,520bと第3のスイッチ520a,520b及び第4のスイッチ540a,540bとを制御するためのクロックを発生する。
このように、完全差動型のデジタル・アナログ変換器を構成することにより、同相ノイズを除去することができ、より高精度にデジタル・アナログ変換を行うことができる。
本実施例4では第4のスイッチの各ユニット54ia及び54ibを閾値電圧の異なる複数のMOSトランジスタで構成している。第4のスイッチの各ユニット54ia及び54ibをM通りの閾値電圧Vth_P_j(j=1〜M)を有するPMOSトランジスタと、L通りの閾値電圧Vth_N_k(k=1〜L)を有するNMOSトランジスタとで構成したとする。本実施形態の第2期間におけるPMOSトランジスタのゲート端子の電位はグランドレベルVSS及びNMOSトランジスタのゲート端子の電位は電源電圧レベルVDDであることから、第4のスイッチの各ユニット54ia及び54ibを構成するMOSトランジスタのソース(ドレイン)端子の電位であるアナログ出力信号Voutの電位が、VSS−Vth_P_j及びVDD−Vth_N_kに近づいたときに急激にオン抵抗値が高くなる特性を示す。
ここで、本発明のように第4のスイッチの各ユニット54ia及び54ibを閾値電圧の異なる複数のMOSトランジスタで構成、すなわち、M>1、L>1とした場合、オン抵抗Rsw4a,Rsw4bが急激に高くなる点VSS−Vth_P_j及びVDD−Vth_N_kを3つ以上有することとなり、オン抵抗Rsw4a,Rsw4bの特性が平均化されて変動幅を小さく抑制することができる。これにより、アナログ信号出力のオン抵抗Rsw4a,Rsw4bに依存した変化を抑制し、歪の発生を抑制することができる。
第4のスイッチの各ユニット54ia及び54ibを構成する閾値電圧の異なるPMOSトランジスタの種類数(M)及び閾値電圧の異なるNMOSトランジスタの種類数(L)については、M>1かつL>1としてもよいし、M=1かつL>1としてもよいし、M>1かつL=1としてもよい。
また、閾値電圧の異なる複数のMOSトランジスタを備える手法としては、プロセスで準備されている閾値電圧の異なるMOSトランジスタを使用してもよいし、MOSトランジスタの基盤電位を制御することによって閾値電圧を操作してもよい。
また、本実施例において、演算増幅器42の非反転出力端子と反転入力端子との間に積分用容量素子560a、および、演算増幅器42の反転出力端子と非反転入力端子との間に積分用容量素子560bを設けないこととしてもよい。その場合、サミングノードスイッチ530aおよび530bを抵抗に置き換えてもよい。
このように、本実施例4は簡単な構成で歪の発生を抑制することができる。また、デジタル・アナログ変換器において許容される応答速度に弊害を与えることなく、アナログ出力信号の歪の発生を防止することができる。
本発明に係るデジタル・アナログ変換器の実施例5は、実施例2の改良で、演算増幅器が差動演算増幅器とされ、2つの入力端子のそれぞれに、第2実施形態と同様の充電電圧が入力されるように構成されることである。
具体的には、差動演算増幅器の反転入力端子には、第2実施形態と同様の構成により、デジタル入力信号を構成するビット信号Diaに応じてサンプリング容量素子35iaの充電電圧が入力され、差動演算増幅器の非反転出力端子から非反転アナログ出力信号Vout+が出力される。また、差動演算増幅器の非反転入力端子にも第2実施形態と同様の構成により、反転入力端子側と同一のビット信号Dibに応じてサンプリング容量素子35ibの充電電圧が入力され、差動演算増幅器の反転出力端子から反転アナログ出力信号Vout−が出力される。
このように、完全差動型のデジタル・アナログ変換器を構成することにより、同相ノイズを除去することができ、より高精度にデジタル・アナログ変換を行うことができる。
本実施例5において、第4のスイッチの各ユニット34ia及び34ibは、M個のPMOSトランジスタ及びL個のNMOSトランジスタで構成され、各PMOSトランジスタのゲート端子をM通りの異なるクロックCK−P_j(j=1〜M)及び各NMOSトランジスタのゲート端子をL通りの異なるクロックCK−N_k(k=1〜L)で制御する。第4のスイッチSW4ya及びSW4ybがオンとなる本実施例5の第2期間において、クロックCK−P_j(j=1〜M)はそれぞれ異なる“L”レベルVG_P_j(j=1〜M)、クロックCK−N_k(k=1〜L)はそれぞれ異なる“H”レベルVG_N_k(k=1〜L)となっている。
PMOSトランジスタの数(M)及びNMOSトランジスタの数(L)については、M>1かつL>1としてもよいし、M=1かつL>1としてもよいし、M>1かつL=1としてもよい。M個のPMOSトランジスタについては、閾値電圧の異なるPMOSで構成してもよいし、閾値電圧の同じPMOSトランジスタで構成してもよい。また、L個のNMOSトランジスタについては、閾値電圧の異なるNMOSで構成してもよいし、閾値電圧の同じNMOSトランジスタで構成してもよい。
上述した図12は、本実施例5の第2期間において、第4のスイッチの各ユニット34iaおよび34ibを構成する各PMOSトランジスタ及び各NMOSトランジスタのゲート端子を異なるレベルで制御するための回路の一例を示す図である。クロックCK−P_j(j=1〜M)の生成部には、それぞれ異なる“L”レベルVG_P_j(j=1〜M)を出力するためのレベル調整回路1(LVLSFT1_j(j=1〜M))を備え、前記クロックCK−N_k(k=1〜L)の生成部には、それぞれ異なる“H”レベルVG_N_k(k=1〜L)を出力するためのレベル調整回路2(LVLSFT2_k(k=1〜L))を備えている。
図15(a)にレベル調整回路1の出力波形を示す。このように、レベル調整回路1は、第4のスイッチの各ユニット34ia及び34ibを構成するPMOSトランジスタのゲート端子を制御するクロックCK−P_jの“H”レベルを電源電圧VDDのレベルで出力し、“L”レベルを複数の異なるレベルで出力する機能を有している。なお、レベル調整回路1は図12及び図13に示すような回路例を使用して構成してもよいし、同様の機能を有する他の回路でレベル調整回路1を構成することとしてもよい。
図15(b)にレベル調整回路2の出力波形を示す。このように、レベル調整回路2は、第4のスイッチの各ユニット34ia及び34ibを構成するNMOSトランジスタのゲート端子を制御するクロックCK−N_kの“L”レベルをグランドVSSのレベルで出力し、“H”レベルを複数の異なるレベルで出力する機能を有している。なお、レベル調整回路2は、図12及び図14に示すような回路例を使用して構成してもよいし、同様の機能を有する他の回路でレベル調整回路1を構成することとしてもよい。
また、本実施例において、演算増幅器の非反転出力端子と反転入力端子との間の積分用容量素子、および、演算増幅器の反転出力端子と非反転入力端子との間の積分用容量素子を設けてもよいし、設けないこととしてもよい。積分容量素子を設けない場合、サミングノードスイッチを抵抗に置き換えてもよい。
本実施例5においては、クロックレベルVG_P_jあるいは前記クロックレベルVG_N_kの少なくともどちらか片方は複数であるため、オン抵抗Rsw4a,Rsw4bが急激に高くなる点を3つ以上有することとなり、実施例2にて説明したように、オン抵抗Rsw4a,Rsw4bの特性が平均化されて変動幅は小さく抑制される。これにより、アナログ信号出力のオン抵抗Rsw4a,Rsw4bに依存した変化を抑制し、歪の発生を抑制することができる。
このように、本実施例5は、簡単な構成で歪の発生を抑制することができる。また、デジタル・アナログ変換器において許容される応答速度に弊害を与えることなく、アナログ出力信号の歪の発生を防止することができる。
本発明に係るデジタル・アナログ変換器の実施例5は、実施例3の改良で、演算増幅器が差動演算増幅器とされ、2つの入力端子のそれぞれに、実施例3と同様の充電電圧が入力されるように構成されることである。具体的には、差動演算増幅器の反転入力端子には、実施例3と同様の構成により、デジタル入力信号を構成するビット信号Diaに応じてサンプリング容量素子45iaの充電電圧が入力され、差動演算増幅器の非反転出力端子から非反転アナログ出力信号Vout+が出力される。また、差動演算増幅器の非反転入力端子にも第3実施形態と同様の構成により、反転入力端子側と同一のビット信号Dibに応じてサンプリング容量素子45ibの充電電圧が入力され、差動演算増幅器の反転出力端子から反転アナログ出力信号Vout−が出力される。
このように、完全差動型のデジタル・アナログ変換器を構成することにより、同相ノイズを除去することができ、より高精度にデジタル・アナログ変換を行うことができる。
本実施例6において、第4のスイッチの各ユニット44ia及び44ibはM個のPMOSトランジスタ及びL個のNMOSトランジスタで構成され、各PMOSトランジスタのゲート端子をM通りの異なるクロックCK−P_j(j=1〜M)で制御し、各NMOSトランジスタのゲート端子をL通りの異なるクロックCK−N_k(k=1〜L)で制御する。クロックCK−P_j(j=1〜M)は立ち下りエッジのタイミングがそれぞれ異なっており、クロックCK−N_k(k=1〜L)は立ち上がりエッジのタイミングがそれぞれ異なっている。
PMOSトランジスタの数(M)及びNMOSトランジスタの数(L)については、M>1かつL>1としてもよいし、M=1かつL>1としてもよいし、M>1かつL=1としてもよい。M個のPMOSトランジスタについては、閾値電圧の異なるPMOSで構成してもよいし、閾値電圧の同じPMOSトランジスタで構成してもよい。また、L個のNMOSトランジスタについては、閾値電圧の異なるNMOSで構成してもよいし、閾値電圧の同じNMOSトランジスタで構成してもよい。
立ち下りエッジのタイミングがそれぞれ異なるクロックCK−P_j(j=1〜M)及び立ち上がりエッジのタイミングがそれぞれ異なるクロックCK−N_k(k=1〜L)を発生する回路については、図17に示されるような回路で構成することとしてもよいし、同様の機能を持つ他の回路で構成することとしてもよい。
また、本実施例において、演算増幅器の非反転出力端子と反転入力端子との間の積分用容量素子、および、演算増幅器の反転出力端子と非反転入力端子との間の積分用容量素子を設けてもよいし、設けないこととしてもよい。積分容量素子を設けない場合、サミングノードスイッチを抵抗に置き換えてもよい。
図18(a)は、本実施例6の第2期間におけるアナログ出力波形をグラフに示した図で、図18(b)図は、図17に示されるクロック発生回路の出力クロックCK−P_j(j=1〜M)及びCK−N_k(k=1〜L)の一例をグラフに示した図である。図18に示すように、本実施例6の第2期間の初期においてアナログ出力波形は大きく変化しており、この初動時における第4のスイッチ440a,440bの合成オン抵抗Rsw4a,Rsw4bがアナログ出力波形の過渡特性を大きく支配し、歪の発生に大きく関与する。
本実施例6にて、図18に示すアナログ出力波形が大きく変化する初動時の時刻(a)におけるCK−P_jの電位をVG_P_j、CK−N_kの電位をVG_N_kとすると、この時刻におけるクロックの電位VG_P_jあるいはVG_N_kの少なくともどちらか片方は複数の電位となっている。そのため、オン抵抗Rsw4a,Rsw4bが急激に高くなる点を3つ以上有することとなり、実施例1にて説明したように、オン抵抗Rsw4a,Rsw4bの特性が平均化されて変動幅は小さく抑制される。これにより、初動時におけるアナログ信号出力Voutのオン抵抗Rsw4a,Rsw4bに依存した変化を抑制し、歪の発生を抑制することができる。
このように、本実施例6は、簡単な構成で歪の発生を抑制することができる。また、デジタル・アナログ変換器において許容される応答速度に弊害を与えることなく、アナログ出力信号の歪の発生を防止することができる。
1,11,21,31,41 コントロールクロック発生器(第1乃至4スイッチ制御クロック発生回路)
2,12,22,32,42 演算増幅器
23a 第1のレベル調整回路
23b 第1のレベル調整回路
33a 第1の遅延回路
33b 第2の遅延回路
100,200,300,400,500A,500B デジタル・アナログ変換器
110,210,310,410,510、310b 第1スイッチユニット
120,220,320,420,520a,520b 第2スイッチ
130,230,330,430,530a,530b 第3スイッチ
140,240,340,440,540a,540b 第4スイッチユニット
150,250,350,450,550a,550b 全サンプリング容量素子
151乃至15N,251乃至25N,351乃至35N,451乃至45N,551a乃至55Na,551b乃至551b サンプリング容量素子
160,260,360,460,560a,560b 積分容量素子
Vr1 第1基準電圧源
Vr2 第2基準電圧源
Di、Dia、Dib (i=1〜N) 複数のビット信号(デジタル入力信号)
Rsw3、Rsw3a、Rsw3b 第3スイッチの合成オン抵抗
Rsw4、Rsw4a、Rsw4b 第4スイッチの合成オン抵抗
CK1 第1スイッチユニット制御クロック信号
CK2 第2スイッチ制御クロック信号
CK3 第3スイッチ制御クロック信号
CK4 第4スイッチユニット制御クロック信号
Vout、Vout+、Vout− アナログ出力信号
CK−P 第4スイッチユニットを構成するPMOSの制御クロック信号
CK−N 第4スイッチユニットを構成するNMOSの制御クロック信号
VG_P CK−Pの“L”レベル
VG_N CK−Nの“H”レベル
Vr3 LVLSFT1内の第3基準電圧源
Vr4 LVLSFT2内の第4基準電圧源
CP LVLSFT1内の容量素子
CN LVLSFT2内の容量素子

Claims (17)

  1. スイッチのオン抵抗値によるアナログ出力信号の歪みの発生を抑制することが可能なデジタル・アナログ変換器であって、
    デジタル信号を構成する複数のビット信号に応じた信号がそれぞれ入力される複数の入力端子に対応して設けられた複数のサンプリング容量素子からなるサンプリング容量素子部と、
    該サンプリング容量素子部に接続された演算増幅部と、
    前記サンプリング容量素子部の一端と前記演算増幅部の出力端子との間に接続可能な複数の相補的MOSトランジスタで構成される帰還スイッチ部と、
    前記サンプリング容量素子部の他端と前記演算増幅部の入力端子との間に接続可能なサミングノードスイッチ部とを備え、
    前記相補的MOSトランジスタが、互いに異なるオン抵抗を各々有することを特徴とするデジタル・アナログ変換器。
  2. 前記相補的MOSトランジスタが、互いに異なる閾値を各々有することを特徴とする請求項1に記載のデジタル・アナログ変換器。
  3. 前記相補的MOSトランジスタのうち一導電型の第n(nは2以上)のMOSトランジスタのゲート端子に、第n高電圧レベルと前記第n高電圧レベルよりも低い第n低電圧レベルとの間で遷移する第nクロックと、前記第nのMOSトランジスタとは異なる導電型の第m(mは2以上)のMOSトランジスタのゲート端子に、第m高電圧レベルと前記第m高電圧レベルよりも低い第m低電圧レベルとの間で遷移する第mクロックとを各々供給するクロック発生部を備え、
    少なくとも前記第n高電圧レベルと前記第m低電圧レベルとを調整できるようになっていることを特徴とする請求項1に記載のデジタル・アナログ変換器。
  4. 前記相補的MOSトランジスタのうち一導電型の第nのMOSトランジスタのスイッチタイミングと前記第nのMOSトランジスタとは異なる導電型の第mのMOSトランジスタのスイッチタイミングを調整できるようになっているクロック発生部を備え、
    前記第nのMOSトランジスタを制御する第nクロック信号のエッジを、前記第mのMOSトランジスタを制御する第mクロック信号のエッジに対して遅延させることを特徴とする請求項1に記載のデジタル・アナログ変換器。
  5. 前記第nのMOSトランジスタを制御する第nクロック信号の立ち下がりエッジを、前記第mのMOSトランジスタを制御する第mクロック信号の立ち上がりエッジに対して遅延させることを特徴とする請求項4に記載のデジタル・アナログ変換器。
  6. スイッチのオン抵抗値によるアナログ出力信号の歪みの発生を抑制することが可能なデジタル・アナログ変換器であって、
    デジタル信号を構成する複数のビット信号がそれぞれ入力される複数の入力端子と、
    該複数の入力端子に対応して設けられた複数のサンプリング容量素子と、
    該複数のサンプリング容量素子の一方の端子と対応する前記複数の入力端子との接続及び切断を切り替えるスイッチユニットと、
    前記複数のサンプリング容量素子の他方の端子と第1基準電圧源との接続及び切断を切り替える第2のスイッチと、
    非反転入力端子に第2基準電圧源の第2基準電圧が印加された演算増幅器と、
    前記第1のスイッチユニットの切り替えにおける切断及び接続に応じて、前記複数のサンプリング容量素子の前記他方の端子と前記演算増幅器の反転入力端子との接続及び切断、並びに前記複数のサンプリング容量素子の前記他方の端子と積分容量素子の一方の端子との接続及び切断を切り替える第3のスイッチと、
    前記複数のサンプリング容量素子の前記一方の端子の相互の接続及び切断、並びに前記複数のサンプリング容量素子の前記一方の端子と前記演算増幅器の出力端子との接続及び切断、並びに前記複数のサンプリング容量素子と積分容量素子の前記他方の端子との接続及び切断を切り替える第4のスイッチユニットと、
    前記第1のスイッチユニットと第2のスイッチと第3のスイッチ及び第4のスイッチユニットを制御するためのクロックを発生するコントロールクロック発生器とを備え、
    第4のスイッチユニットを構成するPMOSトランジスタに異なる閾値電圧Vthを有する複数のPMOSトランジスタを備え、かつ、第4のスイッチユニットを構成するNMOSトランジスタに異なる閾値電圧Vthを有する複数のNMOSトランジスタを備えていることを特徴とするデジタル・アナログ変換器。
  7. 第4のスイッチユニットを構成するMOSトランジスタは、PMOSトランジスタを閾値電圧Vthの異なる複数のPMOSトランジスタで構成し、かつ、NMOSトランジスタを閾値電圧Vthの異なる複数のNMOSトランジスタで構成することを特徴とする請求項6に記載のデジタル・アナログ変換器。
  8. PMOSトランジスタを閾値電圧Vthの異なる複数のPMOSトランジスタで構成し、NMOSトランジスタは単一の閾値電圧Vthを有するNMOSトランジスタで構成することを特徴とする請求項6に記載のデジタル・アナログ変換器。
  9. PMOSトランジスタは単一の閾値電圧Vthを有するPMOSトランジスタで構成し、NMOSトランジスタを閾値電圧Vthの異なる複数のNMOSトランジスタで構成することを特徴とする請求項6に記載のデジタル・アナログ変換器。
  10. 前記第4のスイッチユニットは、複数のPMOSトランジスタ及び複数のNMOSトランジスタで構成し、各PMOSトランジスタのゲート端子を“L”レベルの異なる複数のクロックで制御し、各NMOSトランジスタのゲート端子を“H”レベルの異なる複数のクロックで制御することを特徴とする請求項6に記載のデジタル・アナログ変換器。
  11. 前記第4のスイッチユニットは、複数のPMOSトランジスタ及び複数のNMOSトランジスタで構成し、各PMOSトランジスタのゲート端子を立ち下りエッジの異なる複数のクロックで制御し、各NMOSトランジスタのゲート端子を立ち上りエッジの異なる複数のクロックで制御することを特徴とする請求項6に記載のデジタル・アナログ変換器。
  12. スイッチのオン抵抗値によるアナログ出力信号の歪みの発生を抑制することが可能なデジタル・アナログ変換器であって、
    デジタル信号を構成する複数のビット信号に応じた信号がそれぞれ入力される複数の入力端子と、
    前記複数の入力端子に対応して設けられた複数のサンプリング容量素子部と、
    前記複数のサンプリング容量素子部の一方の端子と対応する前記複数の入力端子との接続及び切断を切り替える複数の第1のスイッチユニットと、
    前記複数のサンプリング容量素子部の他方の端子と基準電圧源との接続及び切断を切り替える複数の第2のスイッチと、
    差動演算増幅器と、
    前記第1のスイッチユニットの切り替えにおける切断及び接続に応じて、前記複数のサンプリング容量素子部の前記他方の端子と前記差動演算増幅器の入力端子との接続及び切断並びに前記複数のサンプリング容量素子部の前記他方の端子と積分容量素子の一方の端子との接続及び切断を切り替える複数の第3のスイッチと、
    前記複数のサンプリング容量素子部の前記一方の端子の相互の接続及び切断並びに前記複数のサンプリング容量素子部の前記一方の端子と前記差動演算増幅器の出力端子との接続及び切断並びに前記複数のサンプリング容量素子部と複数の積分容量素子の前記他方の端子との接続及び切断を切り替える複数の第4のスイッチユニットと、
    前記複数の第1のスイッチユニットと前記第2のスイッチと前記第3のスイッチ及び前記複数の第4のスイッチユニットとを制御するためのクロックを発生するコントロールクロック発生器とを備え、
    前期複数の第4のスイッチユニットを構成するPMOSトランジスタに異なる閾値電圧Vthを有する複数のPMOSトランジスタを備え、かつ、第4のスイッチユニットを構成するNMOSトランジスタに異なる閾値電圧Vthを有する複数のNMOSトランジスタを備えていることを特徴とするデジタル・アナログ変換器。
  13. 第4のスイッチユニットを構成するMOSトランジスタは、PMOSトランジスタを閾値電圧Vthの異なる複数のPMOSトランジスタで構成し、かつ、NMOSトランジスタを閾値電圧Vthの異なる複数のNMOSトランジスタで構成することを特徴とする請求項12に記載のデジタル・アナログ変換器。
  14. PMOSトランジスタを閾値電圧Vthの異なる複数のPMOSトランジスタで構成し、NMOSトランジスタは単一の閾値電圧Vthを有するNMOSトランジスタで構成することを特徴とする請求項12に記載のデジタル・アナログ変換器。
  15. PMOSトランジスタは単一の閾値電圧Vthを有するPMOSトランジスタで構成し、NMOSトランジスタを閾値電圧Vthの異なる複数のNMOSトランジスタで構成することを特徴とする請求項12に記載のデジタル・アナログ変換器。
  16. 前記第4のスイッチユニットは、複数のPMOSトランジスタ及び複数のNMOSトランジスタで構成し、各PMOSトランジスタのゲート端子を“L”レベルの異なる複数のクロックで制御し、各NMOSトランジスタのゲート端子を“H”レベルの異なる複数のクロックで制御することを特徴とする請求項12に記載のデジタル・アナログ変換器。
  17. 前記第4のスイッチユニットは、複数のPMOSトランジスタ及び複数のNMOSトランジスタで構成し、各PMOSトランジスタのゲート端子を立ち下りエッジの異なる複数のクロックで制御し、各NMOSトランジスタのゲート端子を立ち上りエッジの異なる複数のクロックで制御することを特徴とする請求項12に記載のデジタル・アナログ変換器。
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