JP2013229736A - デジタル・アナログ変換器 - Google Patents
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Abstract
【解決手段】サンプリング容量素子部250、デジタル信号を構成する複数のビット信号がそれぞれ入力される複数の入力端子に対応して設けられた複数のサンプリング容量素子からなる。演算増幅部12は、サンプリング容量素子部250に接続されている。帰還スイッチ部240は、サンプリング容量素子部250の一端と演算増幅部12の出力端子との間に接続可能な複数の相補的MOSトランジスタで構成されている。サミングノードスイッチ部230は、サンプリング容量素子部250の他端と演算増幅部12の入力端子との間に接続可能になっている。相補的MOSトランジスタは、互いに異なるオン抵抗を各々有するように構成されている。
【選択図】図6
Description
デジタル・アナログ変換器においては、デジタル入力信号の信号レベルに応じて容量素子が充電され、当該容量素子の充電電圧に応じて演算増幅器がアナログ出力信号を出力する。このような構成を有するデジタル・アナログ変換器において、低歪みを実現するために、容量素子と演算増幅器との接続時においてデジタル入力信号の入力端子及び容量素子の間と演算増幅器の出力端子とを繋ぐように構成されたものが、例えば、特許文献1に開示されている。
以上に説明したデジタル・アナログ変換器100は、直接伝達型のデジタル・アナログ変換器を構成している。なお、デジタル・アナログ変換器100は、デジタル入力信号をデルタシグマ変調した後に、デジタル・アナログ変換を行うようにしてもよい。
図3に示すように、帰還スイッチ140の各スイッチユニットは、P型MOSトランジスタ140P(Tr1)とN型MOSトランジスタ140N(Tr2)を有している。P型MOSトランジスタ140PとN型MOSトランジスタ140Nのソース端子又はドレイン端子は、演算増幅器2の出力端子に接続されている。
スイッチ130,140がオン状態にあるときの抵抗値(オン抵抗)をRsw3,Rsw4とし、サンプリング容量素子150の総容量をCs,積分容量素子160の容量をCiとする。出力端子Voutは、Ci,Cs及びRsw3,Rsw4の直列接続による時定数(Rsw3+Rsw4)*Ci*Cs/(Ci+Cs)に依存した過渡特性を示す。しかし、スイッチ130のMOSトランジスタのオン抵抗Rsw3は出力端子Voutの電位に対して変化しないが、スイッチ140のMOSトランジスタのオン抵抗Rsw4についてはMOSのソース(又はドレイン)端子である出力端子Voutの電位に依存して変化することが知られている。
図4は、サンプリング容量素子150と出力端子Voutとを接続するスイッチ140を構成するMOSトランジスタのオン抵抗値Rsw4の変化をグラフに示す図である。図4の下段に示したグラフは、出力端子Voutの電圧が一定の振幅で変動している様子を示す図であり、図4の上段に示したグラフは、下段に示したグラフのように出力端子Voutの電圧が変動した際のオン抵抗値Rsw4の変化を示す図である。図4に示すように、Voutの電圧が変動すると、それに伴ってオン抵抗値Rsw4が大きく変化している。
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、簡単な回路構成で、スイッチのオン抵抗値によるアナログ出力信号の歪みの発生をさらに抑制することができるデジタル・アナログ変換器を提供することにある。
また、請求項2に記載の発明は、請求項1に記載の発明において、前記相補的MOSトランジスタが、互いに異なる閾値を各々有することを特徴とする。
また、請求項9に記載の発明は、請求項6に記載の発明において、PMOSトランジスタは単一の閾値電圧Vthを有するPMOSトランジスタで構成し、NMOSトランジスタを閾値電圧Vthの異なる複数のNMOSトランジスタで構成することを特徴とする。
また、請求項15に記載の発明は、請求項12に記載の発明において、PMOSトランジスタは単一の閾値電圧Vthを有するPMOSトランジスタで構成し、NMOSトランジスタを閾値電圧Vthの異なる複数のNMOSトランジスタで構成することを特徴とする。
また、請求項17に記載の発明は、請求項12に記載の発明において、前記第4のスイッチユニットは、複数のPMOSトランジスタ及び複数のNMOSトランジスタで構成し、各PMOSトランジスタのゲート端子を立ち下りエッジの異なる複数のクロックで制御し、各NMOSトランジスタのゲート端子を立ち上りエッジの異なる複数のクロックで制御することを特徴とする。
複数の入力端子VDini(i=1〜N)は、デジタル信号を構成する複数のビット信号に応じた信号がそれぞれ入力されるものである。また、複数のサンプリング容量素子25iは、複数の入力端子VDiniに対応して設けられたものである。
また、第2のスイッチ220は、複数のサンプリング容量素子250の他方の端子と第1基準電圧源Vr1との接続及び切断を切り替えるものである。また、演算増幅器22は、非反転入力端子に第2基準電圧源の第2基準電圧が印加されるものである。
また、第4のスイッチ240を構成する複数のスイッチユニット24iは、複数のサンプリング容量素子25iの一方の端子の相互の接続及び切断、並びに複数のサンプリング容量素子25iの一方の端子と演算増幅器の出力端子との接続及び切断、並びに複数のサンプリング容量素子25iと積分容量素子260の他方の端子との接続及び切断を切り替えるものである。
また、コントロールクロック発生器21は、第1のスイッチ210と第2のスイッチ220と第3のスイッチ230及び第4のスイッチ240を制御するためのクロックを発生するものである。
また、複数の第4のスイッチユニット24iを構成するMOSトランジスタは、PMOSトランジスタを閾値電圧Vthの異なる複数のPMOSトランジスタで構成し、かつ、NMOSトランジスタを閾値電圧Vthの異なる複数のNMOSトランジスタで構成する。
また、複数の第4のスイッチユニット24iを構成するMOSトランジスタは、PMOSトランジスタは単一の閾値電圧Vthを有するPMOSトランジスタで構成し、NMOSトランジスタを閾値電圧Vthの異なる複数のNMOSトランジスタで構成してもよい。
このような構成により、簡単な構成でスイッチのオン抵抗値変動によるアナログ出力信号の歪を抑制することのできるデジタル・アナログ変換器を実現することができる。
つまり、図6に示したように、本実施例1のデジタル・アナログ変換器200は、スイッチトキャパシタ型のデジタル・アナログ変換器である。デジタル・アナログ変換器200にはデジタルデータに応じた入力信号VDini(i=1〜N)が入力され、アナログ出力信号Voutが出力される。
演算増幅器12の非反転入力端子には電源が接続されていて、電源により非反転入力端子には基準電圧Vr2が印加される。演算増幅器12の出力端子は、デジタル・アナログ変換器200の出力端子に接続されていて、アナログ出力信号Voutを出力する。なお、基準電圧Vr1と基準電圧Vr2とは同じ値であってもよい。
以上のような構成において、スイッチは、全てMOSトランジスタを使って構成されるものとする。スイッチユニット21i(i=1〜N)をスイッチ210とする。また、スイッチユニット24i(i=1〜N)をスイッチ240とする。さらに、サンプリング用容量素子25i(i=1〜N)をサンプリング用容量素子250とする。
図7は、図6に示したデジタル・アナログ変換器において、第4のスイッチユニットを構成するPMOS及びNMOSトランジスタの回路図である。図7は、このMOSトランジスタのゲートコントロールクロック“CK_P”と“CK_N”を発生する制御クロック発生である。
ここで、本実施例では、第4のスイッチの各ユニット24iを閾値電圧の異なる複数のMOSトランジスタで構成している。第4のスイッチの各ユニット24iをM通りの閾値電圧Vth_P_j(j=1〜M)を有するPMOSトランジスタと、L通りの閾値電圧Vth_N_k(k=1〜L)を有するNMOSトランジスタとで構成したとする。本実施例の第2期間におけるPMOSトランジスタのゲート端子の電位はグランドレベルVSSおよびNMOSトランジスタのゲート端子の電位は電源電圧レベルVDDであることから、第4のスイッチの各ユニット24iを構成するMOSトランジスタのソース(ドレイン)端子の電位であるアナログ出力信号Voutの電位が、VSS−Vth_P_j及びVDD−Vth_N_kに近づいたときに急激にオン抵抗値が高くなる特性を示す。
また、第4のスイッチの各ユニット24iを構成する閾値電圧の異なるPMOSトランジスタの種類数(M)及び閾値電圧の異なるNMOSトランジスタの種類数(L)については、M>1かつL>1としてもよいし、M=1かつL>1としてもよいし、M>1かつL=1としてもよい。
一例としてM=2、L=2とした場合で説明する。図8中の(1)は、第4のスイッチの各ユニット24iを閾値電圧Vth_P_1のPMOSトランジスタと閾値電圧Vth_N_1のNMOSトランジスタで構成した場合のオン抵抗を示したグラフであり、図8中の(2)は、第4のスイッチの各ユニット24iを閾値電圧Vth_P_2のPMOSトランジスタと閾値電圧Vth_N_2のNMOSトランジスタで構成した場合のオン抵抗を示したグラフである。本実施例のように、第4のスイッチの各ユニット24iを閾値電圧Vth_P_1とVth_P_2のPMOSトランジスタ、および閾値電圧Vth_N_1とVth_N_2のNMOSトランジスタで構成した場合、オン抵抗は図8中の(1)と図8中の(2)とを平均化した、図8中の(3)に示す特性となる。ここで、図8中の(1)と図8中の(2)とではオン抵抗が急激に高くなる点が異なるため、この2つのグラフを平均化して得られる図8中の(3)のグラフではオン抵抗が急激に高くなる点が4点となり、図8中の(1)と図8中の(2)よりも最大値は低く、最小値は高くなり、変動幅は抑制される。
図9は、図8に示したMOSトランジスタのオン抵抗値Rsw4が最大値“a”,最小値“b”の状態における、出力端子Voutの過渡特性を拡大してグラフに示した図である。これにより、図9に示すように、アナログ信号出力Voutのオン抵抗Rsw4に依存した変化を抑制し、歪の発生を抑制することができる。
また、本実施例において、演算増幅器12の出力端子と反転入力端子との間に積分用容量素子260を設けないこととしてもよい。その場合、サミングノードスイッチ230を抵抗に置き換えてもよい。
また、本実施例1によれば、第1のスイッチ210及び第2のスイッチ220の接続時において複数のサンプリング容量素子がデジタル入力信号を構成する複数のビット信号の信号レベルに応じてそれぞれ充電される。その後、第1のスイッチ210及び第2のスイッチ220が切断され、第3のスイッチ230及び第4のスイッチ240が接続されると、サンプリング容量素子250と積分容量素子260と演算増幅器12との間の電気経路が形成され、全サンプリング容量素子250の充電電圧に応じた電圧を演算増幅器12がアナログ出力信号として出力する。
図10に示されるように、本実施例2におけるデジタル・アナログ変換器300が実施例1と異なる点は、第4のスイッチが240から340とされ、その各ユニットが24iから34iとされ、スイッチを制御するためのクロックを発生するコントロールクロック発生器21を設け、第4のスイッチ340を制御するクロックを複数備えていることである。
具体的には、第4のスイッチ340の各ユニット34iはM個のPMOSトランジスタ及びL個のNMOSトランジスタで構成され、各PMOSトランジスタのゲート端子をM通りの異なるクロックCK−P_j(j=1〜M)及び各NMOSトランジスタのゲート端子をL通りの異なるクロックCK−N_k(k=1〜L)で制御する。第4のスイッチSW4yがオンとなる本実施例2の第2期間において、クロックCK−P_j(j=1〜M)はそれぞれ異なる“L”レベルVG_P_j(j=1〜M)、クロックCK−N_k(k=1〜L)はそれぞれ異なる“H”レベルVG_N_k(k=1〜L)となっている。
図12は、図11に示した第4のスイッチユニットを構成するPMOS及びNMOSトランジスタの制御クロックを発生する回路の概略構成を示す回路図である。図中符号23aは第1のレベル調整回路、23bは第1のレベル調整回路を示している。
図15(a)は、第1のレベル調整回路の出力波形を示す図である。このように、第1のレベル調整回路23aは、第4のスイッチの各ユニット34iを構成するPMOSトランジスタのゲート端子を制御するクロックCK−P_jの“H”レベルを電源電圧VDDのレベルで出力し、“L”レベルを複数の異なるレベルで出力する機能を有している。なお、図12及び図13は第1のレベル調整回路の一例であり、同様の機能を有する他の回路で第1のレベル調整回路23aを構成することとしてもよい。
次に、図14に第2のレベル調整回路23bの各LVLSFT2_kの一例を示す。図14に示すレベル調整回路LVLSFT2_kには、本実施例2の第2期間において“H”レベルとなるクロックCK4’が入力される。レベル調整回路LVLSFT2_kは、入力CK4’と接続される容量素子CN_k、容量素子CN_kの他方の端子CKN’_kと第4の基準電圧Vr4_kとの接続及び切断を切り替えるスイッチ、容量素子CPの他方の端子CKN’_kと出力端CK−N_kとの接続及び切断を切り替えるスイッチ、出力端CK−N_kとグランドVSSとの接続及び切断を切り替えるスイッチを備えている。第4の基準電圧Vr4_kのレベルは各LVLSFT2_kごとに異なる任意の電圧とする。
図16に示されるように、本実施例3におけるデジタル・アナログ変換器400が実施例2と異なる点は、スイッチを制御するためのクロックを発生するコントロールクロック発生器31を設けた点である。
立ち下りエッジのタイミングがそれぞれ異なるクロックCK−P_j(j=1〜M)及び立ち上がりエッジのタイミングがそれぞれ異なるクロックCK−N_k(k=1〜L)を発生する回路の一例を示す。クロックCK−P_j(j=1〜M)の生成部には、それぞれ遅延量の異なる第1の遅延回路(Delay_P_j(j=1〜M))33aを備え、クロックCK−N_k(k=1〜L)の生成部には、それぞれ遅延量の異なる第1の遅延回路(Delay_N_k(k=1〜L))33bを備えている。
また、本実施例において、演算増幅器32の出力端子と反転入力端子との間に積分用容量素子460を設けないこととしてもよい。その場合、サミングノードスイッチ430を抵抗に置き換えてもよい。
このように、本実施例3は、簡単な構成で歪の発生を抑制することができる。また、デジタル・アナログ変換器において許容される応答速度に弊害を与えることなく、アナログ出力信号の歪の発生を防止することができる。
図19に示されるように、本実施例4におけるデジタル・アナログ変換器500が実施例1と異なる点は、演算増幅器が差動演算増幅器とされ、2つの入力端子のそれぞれに、実施例1と同様の充電電圧が入力されるように構成されることである。
複数の入力端子Dia,Dibは、デジタル信号を構成する複数のビット信号に応じた信号がそれぞれ入力される。また、サンプリング容量素子部55ia,55ibは、複数の入力端子Dia,Dibに対応して設けられている。
また、コントロールクロック発生器41は、第1のスイッチ510a,510bと第2のスイッチ520a,520bと第3のスイッチ520a,520b及び第4のスイッチ540a,540bとを制御するためのクロックを発生する。
本実施例4では第4のスイッチの各ユニット54ia及び54ibを閾値電圧の異なる複数のMOSトランジスタで構成している。第4のスイッチの各ユニット54ia及び54ibをM通りの閾値電圧Vth_P_j(j=1〜M)を有するPMOSトランジスタと、L通りの閾値電圧Vth_N_k(k=1〜L)を有するNMOSトランジスタとで構成したとする。本実施形態の第2期間におけるPMOSトランジスタのゲート端子の電位はグランドレベルVSS及びNMOSトランジスタのゲート端子の電位は電源電圧レベルVDDであることから、第4のスイッチの各ユニット54ia及び54ibを構成するMOSトランジスタのソース(ドレイン)端子の電位であるアナログ出力信号Voutの電位が、VSS−Vth_P_j及びVDD−Vth_N_kに近づいたときに急激にオン抵抗値が高くなる特性を示す。
また、閾値電圧の異なる複数のMOSトランジスタを備える手法としては、プロセスで準備されている閾値電圧の異なるMOSトランジスタを使用してもよいし、MOSトランジスタの基盤電位を制御することによって閾値電圧を操作してもよい。
このように、本実施例4は簡単な構成で歪の発生を抑制することができる。また、デジタル・アナログ変換器において許容される応答速度に弊害を与えることなく、アナログ出力信号の歪の発生を防止することができる。
具体的には、差動演算増幅器の反転入力端子には、第2実施形態と同様の構成により、デジタル入力信号を構成するビット信号Diaに応じてサンプリング容量素子35iaの充電電圧が入力され、差動演算増幅器の非反転出力端子から非反転アナログ出力信号Vout+が出力される。また、差動演算増幅器の非反転入力端子にも第2実施形態と同様の構成により、反転入力端子側と同一のビット信号Dibに応じてサンプリング容量素子35ibの充電電圧が入力され、差動演算増幅器の反転出力端子から反転アナログ出力信号Vout−が出力される。
本実施例5において、第4のスイッチの各ユニット34ia及び34ibは、M個のPMOSトランジスタ及びL個のNMOSトランジスタで構成され、各PMOSトランジスタのゲート端子をM通りの異なるクロックCK−P_j(j=1〜M)及び各NMOSトランジスタのゲート端子をL通りの異なるクロックCK−N_k(k=1〜L)で制御する。第4のスイッチSW4ya及びSW4ybがオンとなる本実施例5の第2期間において、クロックCK−P_j(j=1〜M)はそれぞれ異なる“L”レベルVG_P_j(j=1〜M)、クロックCK−N_k(k=1〜L)はそれぞれ異なる“H”レベルVG_N_k(k=1〜L)となっている。
また、本実施例において、演算増幅器の非反転出力端子と反転入力端子との間の積分用容量素子、および、演算増幅器の反転出力端子と非反転入力端子との間の積分用容量素子を設けてもよいし、設けないこととしてもよい。積分容量素子を設けない場合、サミングノードスイッチを抵抗に置き換えてもよい。
このように、本実施例5は、簡単な構成で歪の発生を抑制することができる。また、デジタル・アナログ変換器において許容される応答速度に弊害を与えることなく、アナログ出力信号の歪の発生を防止することができる。
本実施例6において、第4のスイッチの各ユニット44ia及び44ibはM個のPMOSトランジスタ及びL個のNMOSトランジスタで構成され、各PMOSトランジスタのゲート端子をM通りの異なるクロックCK−P_j(j=1〜M)で制御し、各NMOSトランジスタのゲート端子をL通りの異なるクロックCK−N_k(k=1〜L)で制御する。クロックCK−P_j(j=1〜M)は立ち下りエッジのタイミングがそれぞれ異なっており、クロックCK−N_k(k=1〜L)は立ち上がりエッジのタイミングがそれぞれ異なっている。
また、本実施例において、演算増幅器の非反転出力端子と反転入力端子との間の積分用容量素子、および、演算増幅器の反転出力端子と非反転入力端子との間の積分用容量素子を設けてもよいし、設けないこととしてもよい。積分容量素子を設けない場合、サミングノードスイッチを抵抗に置き換えてもよい。
2,12,22,32,42 演算増幅器
23a 第1のレベル調整回路
23b 第1のレベル調整回路
33a 第1の遅延回路
33b 第2の遅延回路
100,200,300,400,500A,500B デジタル・アナログ変換器
110,210,310,410,510、310b 第1スイッチユニット
120,220,320,420,520a,520b 第2スイッチ
130,230,330,430,530a,530b 第3スイッチ
140,240,340,440,540a,540b 第4スイッチユニット
150,250,350,450,550a,550b 全サンプリング容量素子
151乃至15N,251乃至25N,351乃至35N,451乃至45N,551a乃至55Na,551b乃至551b サンプリング容量素子
160,260,360,460,560a,560b 積分容量素子
Vr1 第1基準電圧源
Vr2 第2基準電圧源
Di、Dia、Dib (i=1〜N) 複数のビット信号(デジタル入力信号)
Rsw3、Rsw3a、Rsw3b 第3スイッチの合成オン抵抗
Rsw4、Rsw4a、Rsw4b 第4スイッチの合成オン抵抗
CK1 第1スイッチユニット制御クロック信号
CK2 第2スイッチ制御クロック信号
CK3 第3スイッチ制御クロック信号
CK4 第4スイッチユニット制御クロック信号
Vout、Vout+、Vout− アナログ出力信号
CK−P 第4スイッチユニットを構成するPMOSの制御クロック信号
CK−N 第4スイッチユニットを構成するNMOSの制御クロック信号
VG_P CK−Pの“L”レベル
VG_N CK−Nの“H”レベル
Vr3 LVLSFT1内の第3基準電圧源
Vr4 LVLSFT2内の第4基準電圧源
CP LVLSFT1内の容量素子
CN LVLSFT2内の容量素子
Claims (17)
- スイッチのオン抵抗値によるアナログ出力信号の歪みの発生を抑制することが可能なデジタル・アナログ変換器であって、
デジタル信号を構成する複数のビット信号に応じた信号がそれぞれ入力される複数の入力端子に対応して設けられた複数のサンプリング容量素子からなるサンプリング容量素子部と、
該サンプリング容量素子部に接続された演算増幅部と、
前記サンプリング容量素子部の一端と前記演算増幅部の出力端子との間に接続可能な複数の相補的MOSトランジスタで構成される帰還スイッチ部と、
前記サンプリング容量素子部の他端と前記演算増幅部の入力端子との間に接続可能なサミングノードスイッチ部とを備え、
前記相補的MOSトランジスタが、互いに異なるオン抵抗を各々有することを特徴とするデジタル・アナログ変換器。 - 前記相補的MOSトランジスタが、互いに異なる閾値を各々有することを特徴とする請求項1に記載のデジタル・アナログ変換器。
- 前記相補的MOSトランジスタのうち一導電型の第n(nは2以上)のMOSトランジスタのゲート端子に、第n高電圧レベルと前記第n高電圧レベルよりも低い第n低電圧レベルとの間で遷移する第nクロックと、前記第nのMOSトランジスタとは異なる導電型の第m(mは2以上)のMOSトランジスタのゲート端子に、第m高電圧レベルと前記第m高電圧レベルよりも低い第m低電圧レベルとの間で遷移する第mクロックとを各々供給するクロック発生部を備え、
少なくとも前記第n高電圧レベルと前記第m低電圧レベルとを調整できるようになっていることを特徴とする請求項1に記載のデジタル・アナログ変換器。 - 前記相補的MOSトランジスタのうち一導電型の第nのMOSトランジスタのスイッチタイミングと前記第nのMOSトランジスタとは異なる導電型の第mのMOSトランジスタのスイッチタイミングを調整できるようになっているクロック発生部を備え、
前記第nのMOSトランジスタを制御する第nクロック信号のエッジを、前記第mのMOSトランジスタを制御する第mクロック信号のエッジに対して遅延させることを特徴とする請求項1に記載のデジタル・アナログ変換器。 - 前記第nのMOSトランジスタを制御する第nクロック信号の立ち下がりエッジを、前記第mのMOSトランジスタを制御する第mクロック信号の立ち上がりエッジに対して遅延させることを特徴とする請求項4に記載のデジタル・アナログ変換器。
- スイッチのオン抵抗値によるアナログ出力信号の歪みの発生を抑制することが可能なデジタル・アナログ変換器であって、
デジタル信号を構成する複数のビット信号がそれぞれ入力される複数の入力端子と、
該複数の入力端子に対応して設けられた複数のサンプリング容量素子と、
該複数のサンプリング容量素子の一方の端子と対応する前記複数の入力端子との接続及び切断を切り替えるスイッチユニットと、
前記複数のサンプリング容量素子の他方の端子と第1基準電圧源との接続及び切断を切り替える第2のスイッチと、
非反転入力端子に第2基準電圧源の第2基準電圧が印加された演算増幅器と、
前記第1のスイッチユニットの切り替えにおける切断及び接続に応じて、前記複数のサンプリング容量素子の前記他方の端子と前記演算増幅器の反転入力端子との接続及び切断、並びに前記複数のサンプリング容量素子の前記他方の端子と積分容量素子の一方の端子との接続及び切断を切り替える第3のスイッチと、
前記複数のサンプリング容量素子の前記一方の端子の相互の接続及び切断、並びに前記複数のサンプリング容量素子の前記一方の端子と前記演算増幅器の出力端子との接続及び切断、並びに前記複数のサンプリング容量素子と積分容量素子の前記他方の端子との接続及び切断を切り替える第4のスイッチユニットと、
前記第1のスイッチユニットと第2のスイッチと第3のスイッチ及び第4のスイッチユニットを制御するためのクロックを発生するコントロールクロック発生器とを備え、
第4のスイッチユニットを構成するPMOSトランジスタに異なる閾値電圧Vthを有する複数のPMOSトランジスタを備え、かつ、第4のスイッチユニットを構成するNMOSトランジスタに異なる閾値電圧Vthを有する複数のNMOSトランジスタを備えていることを特徴とするデジタル・アナログ変換器。 - 第4のスイッチユニットを構成するMOSトランジスタは、PMOSトランジスタを閾値電圧Vthの異なる複数のPMOSトランジスタで構成し、かつ、NMOSトランジスタを閾値電圧Vthの異なる複数のNMOSトランジスタで構成することを特徴とする請求項6に記載のデジタル・アナログ変換器。
- PMOSトランジスタを閾値電圧Vthの異なる複数のPMOSトランジスタで構成し、NMOSトランジスタは単一の閾値電圧Vthを有するNMOSトランジスタで構成することを特徴とする請求項6に記載のデジタル・アナログ変換器。
- PMOSトランジスタは単一の閾値電圧Vthを有するPMOSトランジスタで構成し、NMOSトランジスタを閾値電圧Vthの異なる複数のNMOSトランジスタで構成することを特徴とする請求項6に記載のデジタル・アナログ変換器。
- 前記第4のスイッチユニットは、複数のPMOSトランジスタ及び複数のNMOSトランジスタで構成し、各PMOSトランジスタのゲート端子を“L”レベルの異なる複数のクロックで制御し、各NMOSトランジスタのゲート端子を“H”レベルの異なる複数のクロックで制御することを特徴とする請求項6に記載のデジタル・アナログ変換器。
- 前記第4のスイッチユニットは、複数のPMOSトランジスタ及び複数のNMOSトランジスタで構成し、各PMOSトランジスタのゲート端子を立ち下りエッジの異なる複数のクロックで制御し、各NMOSトランジスタのゲート端子を立ち上りエッジの異なる複数のクロックで制御することを特徴とする請求項6に記載のデジタル・アナログ変換器。
- スイッチのオン抵抗値によるアナログ出力信号の歪みの発生を抑制することが可能なデジタル・アナログ変換器であって、
デジタル信号を構成する複数のビット信号に応じた信号がそれぞれ入力される複数の入力端子と、
前記複数の入力端子に対応して設けられた複数のサンプリング容量素子部と、
前記複数のサンプリング容量素子部の一方の端子と対応する前記複数の入力端子との接続及び切断を切り替える複数の第1のスイッチユニットと、
前記複数のサンプリング容量素子部の他方の端子と基準電圧源との接続及び切断を切り替える複数の第2のスイッチと、
差動演算増幅器と、
前記第1のスイッチユニットの切り替えにおける切断及び接続に応じて、前記複数のサンプリング容量素子部の前記他方の端子と前記差動演算増幅器の入力端子との接続及び切断並びに前記複数のサンプリング容量素子部の前記他方の端子と積分容量素子の一方の端子との接続及び切断を切り替える複数の第3のスイッチと、
前記複数のサンプリング容量素子部の前記一方の端子の相互の接続及び切断並びに前記複数のサンプリング容量素子部の前記一方の端子と前記差動演算増幅器の出力端子との接続及び切断並びに前記複数のサンプリング容量素子部と複数の積分容量素子の前記他方の端子との接続及び切断を切り替える複数の第4のスイッチユニットと、
前記複数の第1のスイッチユニットと前記第2のスイッチと前記第3のスイッチ及び前記複数の第4のスイッチユニットとを制御するためのクロックを発生するコントロールクロック発生器とを備え、
前期複数の第4のスイッチユニットを構成するPMOSトランジスタに異なる閾値電圧Vthを有する複数のPMOSトランジスタを備え、かつ、第4のスイッチユニットを構成するNMOSトランジスタに異なる閾値電圧Vthを有する複数のNMOSトランジスタを備えていることを特徴とするデジタル・アナログ変換器。 - 第4のスイッチユニットを構成するMOSトランジスタは、PMOSトランジスタを閾値電圧Vthの異なる複数のPMOSトランジスタで構成し、かつ、NMOSトランジスタを閾値電圧Vthの異なる複数のNMOSトランジスタで構成することを特徴とする請求項12に記載のデジタル・アナログ変換器。
- PMOSトランジスタを閾値電圧Vthの異なる複数のPMOSトランジスタで構成し、NMOSトランジスタは単一の閾値電圧Vthを有するNMOSトランジスタで構成することを特徴とする請求項12に記載のデジタル・アナログ変換器。
- PMOSトランジスタは単一の閾値電圧Vthを有するPMOSトランジスタで構成し、NMOSトランジスタを閾値電圧Vthの異なる複数のNMOSトランジスタで構成することを特徴とする請求項12に記載のデジタル・アナログ変換器。
- 前記第4のスイッチユニットは、複数のPMOSトランジスタ及び複数のNMOSトランジスタで構成し、各PMOSトランジスタのゲート端子を“L”レベルの異なる複数のクロックで制御し、各NMOSトランジスタのゲート端子を“H”レベルの異なる複数のクロックで制御することを特徴とする請求項12に記載のデジタル・アナログ変換器。
- 前記第4のスイッチユニットは、複数のPMOSトランジスタ及び複数のNMOSトランジスタで構成し、各PMOSトランジスタのゲート端子を立ち下りエッジの異なる複数のクロックで制御し、各NMOSトランジスタのゲート端子を立ち上りエッジの異なる複数のクロックで制御することを特徴とする請求項12に記載のデジタル・アナログ変換器。
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Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58146131A (ja) * | 1982-02-25 | 1983-08-31 | Toshiba Corp | Mos fetスイッチ回路 |
JPH0653799A (ja) * | 1992-08-03 | 1994-02-25 | Nec Corp | 半導体装置 |
JP2002152021A (ja) * | 2000-11-13 | 2002-05-24 | Matsushita Electric Ind Co Ltd | サンプルホールド回路 |
JP2003283337A (ja) * | 2002-03-25 | 2003-10-03 | Asahi Kasei Microsystems Kk | D/a変換器及びデルタシグマ型d/a変換器 |
JP2007259158A (ja) * | 2006-03-24 | 2007-10-04 | Matsushita Electric Ind Co Ltd | 抵抗ラダー |
JP2011244236A (ja) * | 2010-05-19 | 2011-12-01 | Panasonic Corp | デジタル−アナログ変換器及びデジタル−アナログ変換装置 |
-
2012
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Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58146131A (ja) * | 1982-02-25 | 1983-08-31 | Toshiba Corp | Mos fetスイッチ回路 |
JPH0653799A (ja) * | 1992-08-03 | 1994-02-25 | Nec Corp | 半導体装置 |
JP2002152021A (ja) * | 2000-11-13 | 2002-05-24 | Matsushita Electric Ind Co Ltd | サンプルホールド回路 |
JP2003283337A (ja) * | 2002-03-25 | 2003-10-03 | Asahi Kasei Microsystems Kk | D/a変換器及びデルタシグマ型d/a変換器 |
JP2007259158A (ja) * | 2006-03-24 | 2007-10-04 | Matsushita Electric Ind Co Ltd | 抵抗ラダー |
JP2011244236A (ja) * | 2010-05-19 | 2011-12-01 | Panasonic Corp | デジタル−アナログ変換器及びデジタル−アナログ変換装置 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2019216346A (ja) * | 2018-06-12 | 2019-12-19 | 住友電気工業株式会社 | トランスインピーダンス増幅回路、及び利得可変増幅器 |
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