JPS58146131A - Ｍｏｓ ｆｅｔスイッチ回路 - Google Patents
Ｍｏｓ ｆｅｔスイッチ回路Info
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- JPS58146131A JPS58146131A JP2961482A JP2961482A JPS58146131A JP S58146131 A JPS58146131 A JP S58146131A JP 2961482 A JP2961482 A JP 2961482A JP 2961482 A JP2961482 A JP 2961482A JP S58146131 A JPS58146131 A JP S58146131A
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- Japan
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- signal
- mos
- channel
- circuit
- switch
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はＭＯＳ ＦＥＴを用いたＭＯＳ ＦＥＴスイ
ッチ回路の改良に関する。
ッチ回路の改良に関する。
近年、アナログ信号およびディジタル信号が混在してい
るＭＯＳ ＩＣの発達に伴ない、複雑でかつ高度な機能
を待つものが出現している。そしてこれらには九とえば
、ｌチップのＡ／Ｄコンバータ、Ｄ／Ａコンバータ、ス
イッチドキャパシタフィルタ等がある。これらＭＯＢ
ＩＣ内のアナログ回路要素としては、ＭＯＢ ＦＥＴス
イッチ回路、キャパシタ、増幅回路、抵抗網等があ夛、
回路機能が複雑化かつ高度化するのに伴ないこれらのア
ナログ回路要素としてもよ如高度な回路特性を持つもの
が要求される。
るＭＯＳ ＩＣの発達に伴ない、複雑でかつ高度な機能
を待つものが出現している。そしてこれらには九とえば
、ｌチップのＡ／Ｄコンバータ、Ｄ／Ａコンバータ、ス
イッチドキャパシタフィルタ等がある。これらＭＯＢ
ＩＣ内のアナログ回路要素としては、ＭＯＢ ＦＥＴス
イッチ回路、キャパシタ、増幅回路、抵抗網等があ夛、
回路機能が複雑化かつ高度化するのに伴ないこれらのア
ナログ回路要素としてもよ如高度な回路特性を持つもの
が要求される。
ところでＭＯＳアナログ回路の基本素子であるＭＯＢ
ＦＥＴそのものをスイッチとして用いる場合、オフ時に
ダート信号がドレイン電極あるいはソース電極側に漏れ
る九め、負荷として容量性のものを用いるとオフセット
電圧が生じる。すなワチ、単一 （７） ＭＯＢ ＦＥ
Ｔを用いたＭＯＢ ＦＥＴ スイッチは、容量負荷の場
合、ｆｆ−）・ドレイン間あるいはダート・ソース間の
寄生容量によって生じるチャージカップリングによるい
わゆるフィードスルー効果によシグート信号が出力に漏
れ、これがオフセット電圧発生の原因となっている。
ＦＥＴそのものをスイッチとして用いる場合、オフ時に
ダート信号がドレイン電極あるいはソース電極側に漏れ
る九め、負荷として容量性のものを用いるとオフセット
電圧が生じる。すなワチ、単一 （７） ＭＯＢ ＦＥ
Ｔを用いたＭＯＢ ＦＥＴ スイッチは、容量負荷の場
合、ｆｆ−）・ドレイン間あるいはダート・ソース間の
寄生容量によって生じるチャージカップリングによるい
わゆるフィードスルー効果によシグート信号が出力に漏
れ、これがオフセット電圧発生の原因となっている。
そしてこのオンセット電圧がＭＯＢアナログ回路の精度
の劣化を招いている。このために１従来では、ＭＯＢ
ＦＥＴスイッチ回路におけるオフセット電圧の発生を防
止するだめの種々の回路が開発されておシ、その−例と
してたとえば、昭和５５年度電子通信学会通信部門全国
大会で日本電信電話公社武蔵野通信研究所の松谷康之、
菊 ２゜池博行が発表した回路がある。第１図はそのう
ちの一つのＭＯＢ ＦＥＴスイッチ回路の構成図である
。この回路は信号入力端１にＰチャネルＭＯ８ＦＥＴ
２およびＮチャネルＭＯ８ＦＥＴ Ｊのソース電極を共
に接続し、このＰチャネルＭＯ８ＦＥＴ ＪおよびＮチ
ャネルＭＯ８ＦＥＴ Ｊのドレイン電極を共に信号出力
端４に接続し、さらにＰチャネルＭＯ８ＦＥＴ Ｊのｆ
−）電極にはインバータ５によって作られる制御信号φ
を供給し、ＮチャネルＭＯ８ＦＥＴ Ｊのダート電極に
はインバータ６によって作られる制御信号φを供給する
。なお、上記両ＭＯ８ＦＥＴ ２． Ｊのチャネル幅は
等しく設定されている（チャネル長（等しく設定され、
素子寸法が等しく設定されている）。このような回路に
おいて、信号入力端１にはたとえば一定出力電圧値を持
つ電圧源７が接続されていると共に信号出力端４には負
荷容量８が接続されている。このようなＭＯＢ ＦＥＴ
スイッチ回路において、いま、インバータ５に制御信号
φを供給すると、ＰチャネルＭＯ８ＰＥＴ ｊのｆｆ−
）電極には制御信号φが、ＮチャネルＭＱＢ ＦＥＴ
Ｊのｒ−）電極には制御信号φがそれぞれ供給され、両
ＭＯ８ＦＥＴ ２ 、 Ｊはオンする。そしてこれらＭ
ＯＳＦＥＴ ２ 、３がオフする際、制御信号φ、φの
電圧変化は逆方向となシ、シかも両Ｍ０８ ＦＥＴ ２
。
の劣化を招いている。このために１従来では、ＭＯＢ
ＦＥＴスイッチ回路におけるオフセット電圧の発生を防
止するだめの種々の回路が開発されておシ、その−例と
してたとえば、昭和５５年度電子通信学会通信部門全国
大会で日本電信電話公社武蔵野通信研究所の松谷康之、
菊 ２゜池博行が発表した回路がある。第１図はそのう
ちの一つのＭＯＢ ＦＥＴスイッチ回路の構成図である
。この回路は信号入力端１にＰチャネルＭＯ８ＦＥＴ
２およびＮチャネルＭＯ８ＦＥＴ Ｊのソース電極を共
に接続し、このＰチャネルＭＯ８ＦＥＴ ＪおよびＮチ
ャネルＭＯ８ＦＥＴ Ｊのドレイン電極を共に信号出力
端４に接続し、さらにＰチャネルＭＯ８ＦＥＴ Ｊのｆ
−）電極にはインバータ５によって作られる制御信号φ
を供給し、ＮチャネルＭＯ８ＦＥＴ Ｊのダート電極に
はインバータ６によって作られる制御信号φを供給する
。なお、上記両ＭＯ８ＦＥＴ ２． Ｊのチャネル幅は
等しく設定されている（チャネル長（等しく設定され、
素子寸法が等しく設定されている）。このような回路に
おいて、信号入力端１にはたとえば一定出力電圧値を持
つ電圧源７が接続されていると共に信号出力端４には負
荷容量８が接続されている。このようなＭＯＢ ＦＥＴ
スイッチ回路において、いま、インバータ５に制御信号
φを供給すると、ＰチャネルＭＯ８ＰＥＴ ｊのｆｆ−
）電極には制御信号φが、ＮチャネルＭＱＢ ＦＥＴ
Ｊのｒ−）電極には制御信号φがそれぞれ供給され、両
ＭＯ８ＦＥＴ ２ 、 Ｊはオンする。そしてこれらＭ
ＯＳＦＥＴ ２ 、３がオフする際、制御信号φ、φの
電圧変化は逆方向となシ、シかも両Ｍ０８ ＦＥＴ ２
。
３の素子寸法は等しく設定されて前記寄生容量の値も等
しいので、両ＭＯ８ＦＩＴ ２ 、３で１互いに逆極性
で同量のオフセット電圧が発生する。
しいので、両ＭＯ８ＦＩＴ ２ 、３で１互いに逆極性
で同量のオフセット電圧が発生する。
この結果、上記逆極性のオフセット電圧が互いにキャン
セルされて、信号出力端４における実質的なオフセット
電圧の発生が抑制されるものである。
セルされて、信号出力端４における実質的なオフセット
電圧の発生が抑制されるものである。
一方、上記ＭＯ８ＦＥＴスイッチ回路をＡ／Ｄコンバー
タに採用し、このム／Ｄコンバータ内に、直列接続され
た複数の抵抗の各接続点電圧をアナログ電圧と比較する
ための電圧として出力するＤ／Ａコンバータが設けられ
、このＤ／Ａコンバータからの出力電圧をＭＯＢ ＦＥ
Ｔスイッチ回路の入力信号とするような場合、その入力
インピーダンス多極めて高いものとなる。このようにＭ
Ｏ８ＦＥＴスイッチ回路の入力インピーダンスが高くな
るような場合に、高速かつ高精度特性を達成する丸めに
、従来技術では、前記ＭＯ８ＦＥＴ ２ 。
タに採用し、このム／Ｄコンバータ内に、直列接続され
た複数の抵抗の各接続点電圧をアナログ電圧と比較する
ための電圧として出力するＤ／Ａコンバータが設けられ
、このＤ／Ａコンバータからの出力電圧をＭＯＢ ＦＥ
Ｔスイッチ回路の入力信号とするような場合、その入力
インピーダンス多極めて高いものとなる。このようにＭ
Ｏ８ＦＥＴスイッチ回路の入力インピーダンスが高くな
るような場合に、高速かつ高精度特性を達成する丸めに
、従来技術では、前記ＭＯ８ＦＥＴ ２ 。
３それぞれのオン抵抗を、それぞれのチャネル幅を広け
ることによって下げるようにしている。
ることによって下げるようにしている。
ところが、前記両ＭＯ８ＦＥＴ ２ 、３のチャネル幅
を広げると、両ＭＯ８ＦＥＴ ２ 、 Ｊ Ｏｆ−トー
ｒレイン間あるいはブート二ンース間の寄生容量が増大
し、これによってチャージカップリングによる前記フィ
ートスルー効果も大きくなる。
を広げると、両ＭＯ８ＦＥＴ ２ 、 Ｊ Ｏｆ−トー
ｒレイン間あるいはブート二ンース間の寄生容量が増大
し、これによってチャージカップリングによる前記フィ
ートスルー効果も大きくなる。
一方、前記第１図に示すＭＯＢ ＦＥＴスイッチ回路で
は、制御信号φ、φ間の位相ずれの存在や基板とダート
電極との間の非線型容量の存在によって、オフセット電
圧を完全になくすことはできず、これらの存在によって
ＭＯＢ ＦＥＴ Ｊ 、 Ｊのチャネル幅を広げ石とオ
フセット電圧も増加するという欠点がある。
は、制御信号φ、φ間の位相ずれの存在や基板とダート
電極との間の非線型容量の存在によって、オフセット電
圧を完全になくすことはできず、これらの存在によって
ＭＯＢ ＦＥＴ Ｊ 、 Ｊのチャネル幅を広げ石とオ
フセット電圧も増加するという欠点がある。
第２図は前記第１ＩＩＫ示すＭＯＳ ＦＥＴスイッチ回
路のオフセット電圧特性を示す図である。この特性図は
、前記両１１１０８ ＦＥＴ ２１１のチャネル幅Ｗと
チャネル長りの比率Ｗ／Ｌをそれぞれ２００／１０に設
定し友上で前記電圧源７の出力電圧を２．５ｖ一定とし
、前記インバータ５にＯｖ〜５ｖの振幅を持つ制御信号
φを供給し、この信号φがＯｖに立下って前記両ＭＯ８
ＦＩＴ ２ 、 Ｊがオフする際の信号出力端４におけ
る電圧変化を示したものである。そして、第２図におい
て、横軸には制御信号φがＯｖに立下った後からの経過
時間ｔ （ｎ ｓｅｅ ）が、縦軸には信号出力層４に
おける電圧Ｖ。ｕｔ（ト）がそれぞれとられている。
路のオフセット電圧特性を示す図である。この特性図は
、前記両１１１０８ ＦＥＴ ２１１のチャネル幅Ｗと
チャネル長りの比率Ｗ／Ｌをそれぞれ２００／１０に設
定し友上で前記電圧源７の出力電圧を２．５ｖ一定とし
、前記インバータ５にＯｖ〜５ｖの振幅を持つ制御信号
φを供給し、この信号φがＯｖに立下って前記両ＭＯ８
ＦＩＴ ２ 、 Ｊがオフする際の信号出力端４におけ
る電圧変化を示したものである。そして、第２図におい
て、横軸には制御信号φがＯｖに立下った後からの経過
時間ｔ （ｎ ｓｅｅ ）が、縦軸には信号出力層４に
おける電圧Ｖ。ｕｔ（ト）がそれぞれとられている。
この第２図から明らかなように、両ＭＯ１ｉｉ ＦＥＴ
！ 。
！ 。
３がオフする時のダイナミック期間経過後、−信号出力
端４における電圧Ｖ、□に拡入力電圧２．５Ｖに対して
約４５ＥＥＩＶａ度のオフセット電圧ｖｏｓが発生して
いる。このオフセット電圧ｖ、、の値は極めて大きなも
のである。
端４における電圧Ｖ、□に拡入力電圧２．５Ｖに対して
約４５ＥＥＩＶａ度のオフセット電圧ｖｏｓが発生して
いる。このオフセット電圧ｖ、、の値は極めて大きなも
のである。
この発明は上記のような事情を考慮してなされ友もので
アシ、その目的とするところは、オン抵抗が低くかつオ
フセット電圧も小さいＭＯ８ＦＥＴスイッチ回路を提供
することにある。
アシ、その目的とするところは、オン抵抗が低くかつオ
フセット電圧も小さいＭＯ８ＦＥＴスイッチ回路を提供
することにある。
この発明に係るＭＯＳ ＦＥＴスイッチ回路は、信号入
力端と信号出力端との間に第１．第２のＭＯＳ ＦＥＴ
からなるスイッチ回路を複数個並列挿入し、信号入力端
における信号を信号出力端に伝達する場合には上記複数
個のスイッチ回路をオン状態にし、さらに上記複数個の
スイッチ回路をオフ状態にするときには遅延回路によっ
て順次遅延された信号によって順次オフ状態にするよう
にしたものである。
力端と信号出力端との間に第１．第２のＭＯＳ ＦＥＴ
からなるスイッチ回路を複数個並列挿入し、信号入力端
における信号を信号出力端に伝達する場合には上記複数
個のスイッチ回路をオン状態にし、さらに上記複数個の
スイッチ回路をオフ状態にするときには遅延回路によっ
て順次遅延された信号によって順次オフ状態にするよう
にしたものである。
以下図面を参照してこの発明の詳細な説明する。第３図
はこの発明に係るＭＯＳ ＦＥＴスイツ−子回路の一実
施例の構成図である。第３図において、ソース電極どう
しおよびドレイン電極どうしが共通接続され九Ｎチャネ
ルＭＯ８ＦＩＴ Ｊ １ 。
はこの発明に係るＭＯＳ ＦＥＴスイツ−子回路の一実
施例の構成図である。第３図において、ソース電極どう
しおよびドレイン電極どうしが共通接続され九Ｎチャネ
ルＭＯ８ＦＩＴ Ｊ １ 。
１２．１３９１４それぞれとＰチャネルＭＯ８ＦＥＴ
１５ 、１ ｇ 、 Ｊ ｒ ＃ Ｉ Ｊｌそれぞれと
は各Ｃ−ＭＯＳスイッチ回路（スイッチ回路）ｘｘ、ｘ
ｚ。
１５ 、１ ｇ 、 Ｊ ｒ ＃ Ｉ Ｊｌそれぞれと
は各Ｃ−ＭＯＳスイッチ回路（スイッチ回路）ｘｘ、ｘ
ｚ。
２３．２４を構成している。上記Ｃ−ＭＯ８スイッチ回
路２１〜２４の各ソース電極共通接続点は信号入力端１
に共通ＶＣ接続され、また各ドレイン電極共通接続点性
信号出力端４に共通に接続される。すなわち、上記４個
のＣ−Ｍｏｌスイッチ回路２１〜２４は信号入力端１と
信号出力端４との間に並列挿入されている。
路２１〜２４の各ソース電極共通接続点は信号入力端１
に共通ＶＣ接続され、また各ドレイン電極共通接続点性
信号出力端４に共通に接続される。すなわち、上記４個
のＣ−Ｍｏｌスイッチ回路２１〜２４は信号入力端１と
信号出力端４との間に並列挿入されている。
インバータ５およびＣは、従来回路と同様に、信号φか
ら一対の制御信号φ、φを作る丸めのものであシ、この
うち一方のインバータ５から出力される制御信号φは、
信号遅延手段としての作用を持つ直列接続され＊、九と
えは６にΩの抵抗値を持つ４個の各抵抗２６〜２１によ
って順次遅延され為ようになっていてＳこれら抵抗２５
〜２８によって順次遅延された信号φ１゜φ２．φ３．
φ４が上記Ｃ−ＭＯ８スイッチ回路２１〜２４内ｏｐチ
ャネルＭＯ８ＦＥＴ １ ｓ ヘＩ Ｊｌ （Ｄ？ −
ト電極にそれぞれ供給される。同様に、上記他方のイン
バータ６から出力される制御信号φＬ１信号遅延手段と
しての作用を持つ直列接続されたたとえば４にΩの抵抗
値を持つ４個の各抵抗２９〜３２によって順次遅延され
るようになっていて、これら抵抗２９〜３２によって順
次遅延された信号φ１．φ！、φ３．φ４が上記Ｃ−Ｍ
ＯＳスイッチ回路２１〜２４内のＮチャネルＭＯ８ＦＥ
Ｔ １： Ｊ〜１４のダート電極にそれぞれ供給される
。また、従来回路と同様に、信号入力端１にはたとえば
一定出力電圧値を持つ電圧源７が接続されていると共に
信号出力端４には負荷容量８が接続されている。
ら一対の制御信号φ、φを作る丸めのものであシ、この
うち一方のインバータ５から出力される制御信号φは、
信号遅延手段としての作用を持つ直列接続され＊、九と
えは６にΩの抵抗値を持つ４個の各抵抗２６〜２１によ
って順次遅延され為ようになっていてＳこれら抵抗２５
〜２８によって順次遅延された信号φ１゜φ２．φ３．
φ４が上記Ｃ−ＭＯ８スイッチ回路２１〜２４内ｏｐチ
ャネルＭＯ８ＦＥＴ １ ｓ ヘＩ Ｊｌ （Ｄ？ −
ト電極にそれぞれ供給される。同様に、上記他方のイン
バータ６から出力される制御信号φＬ１信号遅延手段と
しての作用を持つ直列接続されたたとえば４にΩの抵抗
値を持つ４個の各抵抗２９〜３２によって順次遅延され
るようになっていて、これら抵抗２９〜３２によって順
次遅延された信号φ１．φ！、φ３．φ４が上記Ｃ−Ｍ
ＯＳスイッチ回路２１〜２４内のＮチャネルＭＯ８ＦＥ
Ｔ １： Ｊ〜１４のダート電極にそれぞれ供給される
。また、従来回路と同様に、信号入力端１にはたとえば
一定出力電圧値を持つ電圧源７が接続されていると共に
信号出力端４には負荷容量８が接続されている。
さらに上記各（’ −ＭＯＳスイッチ回路２１〜２４内
のＮチャネルＭＯ８ＦＥＴ Ｉ Ｊ −１４それぞれの
チャネル幅を、ＰチャネルＭＯ８ＦＥＴ Ｊ ｊ〜１８
それぞれのチャネル幅と等しく設定した上で、各Ｎチャ
ネルＭＯ８ＦＥＴ １１へ１４のチャネル幅の合計値が
前記第１図に示す従来回路のＮチャネルＭＯ８ＦＩＴ
Ｊのチャネル幅に等しくなるように設定され、同様に各
ＰチャネルＭＯ８ＦＥＴ１５〜１８のチャネル幅の合計
値が前記第１図に示す従来回路のＰチャネルＭＯ８ＦＥ
Ｔ ２のチャネル幅に等しくなるように設定されている
。
のＮチャネルＭＯ８ＦＥＴ Ｉ Ｊ −１４それぞれの
チャネル幅を、ＰチャネルＭＯ８ＦＥＴ Ｊ ｊ〜１８
それぞれのチャネル幅と等しく設定した上で、各Ｎチャ
ネルＭＯ８ＦＥＴ １１へ１４のチャネル幅の合計値が
前記第１図に示す従来回路のＮチャネルＭＯ８ＦＩＴ
Ｊのチャネル幅に等しくなるように設定され、同様に各
ＰチャネルＭＯ８ＦＥＴ１５〜１８のチャネル幅の合計
値が前記第１図に示す従来回路のＰチャネルＭＯ８ＦＥ
Ｔ ２のチャネル幅に等しくなるように設定されている
。
上記構成でなる回路において、いまインバータ５に与え
られる制御信号φが高レベルであシ、各制御信号φ１〜
φ４が低レベルかつ各制御信号φｌ〜φ４が高レベルで
それぞれ安定しているとき、Ｃ−ＭＯＳスイッチ回路２
１〜２４内のすべてのＮチャネルＭＯ８ＦＩＣＴ １１
〜１４およびＰチャネルＭＯ８ＦＥＴ Ｊ ｌ ンＪ
＃はオンしている。この状態のとき、個々のＣ−ＭＯ８
スイッチ回路２１〜２４０オン抵抗拡さほど小さくはな
いが、信号入力端１と信号出力端４との間には、オンし
ている４個のＣ−ＭＯＳスイッチ回路２１〜２４が並列
挿入されることになるため、各Ｃ−ＭＯＳスイッチ回路
２１〜２４内のＮチャネルＭＯ８ＦＥＴ １１〜１４の
チャネル幅の合計値およびＰチャネルＭＯ８ＦＥＴ １
５〜１８のチャネル幅の合計値をそれほど大きくしなく
ても、信号入出力端間のオン抵抗の値を小さくすること
ができる。
られる制御信号φが高レベルであシ、各制御信号φ１〜
φ４が低レベルかつ各制御信号φｌ〜φ４が高レベルで
それぞれ安定しているとき、Ｃ−ＭＯＳスイッチ回路２
１〜２４内のすべてのＮチャネルＭＯ８ＦＩＣＴ １１
〜１４およびＰチャネルＭＯ８ＦＥＴ Ｊ ｌ ンＪ
＃はオンしている。この状態のとき、個々のＣ−ＭＯ８
スイッチ回路２１〜２４０オン抵抗拡さほど小さくはな
いが、信号入力端１と信号出力端４との間には、オンし
ている４個のＣ−ＭＯＳスイッチ回路２１〜２４が並列
挿入されることになるため、各Ｃ−ＭＯＳスイッチ回路
２１〜２４内のＮチャネルＭＯ８ＦＥＴ １１〜１４の
チャネル幅の合計値およびＰチャネルＭＯ８ＦＥＴ １
５〜１８のチャネル幅の合計値をそれほど大きくしなく
ても、信号入出力端間のオン抵抗の値を小さくすること
ができる。
次にインバータ５に与えられている制御信号φが低レベ
ルに反転する場合、このインバータ５の出力φおよびイ
ンバータ６の出力φは各抵抗２５〜２８および２９〜３
２によって順次遅延されるため、信号φ１〜φ４はφに
対して順次遅れて高レベルに反転すると共に信号φ１〜
φ４はインバータ６の出力φに対して麺次遅れて低レベ
ルに反転する。したがって、いままでオンしていたＣ
−ＭＯＳスイッチ回路２１〜２４は、信号φあるいはφ
に近い方のものから順にオフしていく。そして、まず最
初にＣ−ＭＯＳスイッチ回路２１がオフするものである
が、このＣ−ＭＯＳスイッチ回路２１内のＮチャネルＭ
Ｏ８ＦＥＴ１１およびＰチャネルＭＯ８ＦＥＴ １５が
オフする際、そのチャネル幅は等しくしかも従来回路の
両ＭＯ８ＦＥＴ Ｊ 、 Ｊそれぞれのチャネル−の１
／４に設定されているため、前記フィードスルー効果に
よって発生するオフセット電圧は極めて小さくすること
ができる。また、この際にＣ−ＭＯＳスイッチ回路２１
の出力側にオフセット電圧が発生しても、他の３個のＣ
−ＭＯ８スイッチ回路２２〜２４はまだオン状態にある
ので、信号出力端４の電位は信号入力端１の電位と等し
く設定され、この結果、Ｃ−ＭＯＳスイッチ回路２１の
出力側に発生したオフセット電圧はほとんどキャンセル
される。以下、同様にして、Ｃ−ＭＯＳスイッチ回路２
２．２３がそれぞれオフする際に発生するオフセット電
圧は他のオンしているＣ −ＭＯ８スイッチ回路によっ
て順次Φヤンセルされる。したがって、この回路でキャ
ンセルできないオフセット電圧は、信号φあるいはｉか
ら最も離れているＣ −ＭＯＳスイッチ回路２４がオフ
する際に発生するものであυ、このオフセット電圧は前
記した理由によル従来回路で発生する値よシも充分に小
さなものとすることができる。
ルに反転する場合、このインバータ５の出力φおよびイ
ンバータ６の出力φは各抵抗２５〜２８および２９〜３
２によって順次遅延されるため、信号φ１〜φ４はφに
対して順次遅れて高レベルに反転すると共に信号φ１〜
φ４はインバータ６の出力φに対して麺次遅れて低レベ
ルに反転する。したがって、いままでオンしていたＣ
−ＭＯＳスイッチ回路２１〜２４は、信号φあるいはφ
に近い方のものから順にオフしていく。そして、まず最
初にＣ−ＭＯＳスイッチ回路２１がオフするものである
が、このＣ−ＭＯＳスイッチ回路２１内のＮチャネルＭ
Ｏ８ＦＥＴ１１およびＰチャネルＭＯ８ＦＥＴ １５が
オフする際、そのチャネル幅は等しくしかも従来回路の
両ＭＯ８ＦＥＴ Ｊ 、 Ｊそれぞれのチャネル−の１
／４に設定されているため、前記フィードスルー効果に
よって発生するオフセット電圧は極めて小さくすること
ができる。また、この際にＣ−ＭＯＳスイッチ回路２１
の出力側にオフセット電圧が発生しても、他の３個のＣ
−ＭＯ８スイッチ回路２２〜２４はまだオン状態にある
ので、信号出力端４の電位は信号入力端１の電位と等し
く設定され、この結果、Ｃ−ＭＯＳスイッチ回路２１の
出力側に発生したオフセット電圧はほとんどキャンセル
される。以下、同様にして、Ｃ−ＭＯＳスイッチ回路２
２．２３がそれぞれオフする際に発生するオフセット電
圧は他のオンしているＣ −ＭＯ８スイッチ回路によっ
て順次Φヤンセルされる。したがって、この回路でキャ
ンセルできないオフセット電圧は、信号φあるいはｉか
ら最も離れているＣ −ＭＯＳスイッチ回路２４がオフ
する際に発生するものであυ、このオフセット電圧は前
記した理由によル従来回路で発生する値よシも充分に小
さなものとすることができる。
第４図は上記実施例回路のオフセット電圧特性を示す図
である。この特性図は、各ＮチャネルＭＯ８ＦＥＴ Ｊ
Ｊ〜１４および各ＰチャネルＭＯ８ＦＥＴ １５〜１
８のチャネル幅Ｗとチャネル長りの比率をそれぞれ５０
／１０に設定した上であとの条件は第２図の場合と同様
に設定して、信号φがｏｖ（低レベル）ニ立下って各Ｍ
Ｏ８ＦＥＴ １１〜１４．１Ｓ〜１８がすべてオフした
後の信号出力端４における電圧変化を示したものである
。
である。この特性図は、各ＮチャネルＭＯ８ＦＥＴ Ｊ
Ｊ〜１４および各ＰチャネルＭＯ８ＦＥＴ １５〜１
８のチャネル幅Ｗとチャネル長りの比率をそれぞれ５０
／１０に設定した上であとの条件は第２図の場合と同様
に設定して、信号φがｏｖ（低レベル）ニ立下って各Ｍ
Ｏ８ＦＥＴ １１〜１４．１Ｓ〜１８がすべてオフした
後の信号出力端４における電圧変化を示したものである
。
そして、第４図において、横軸には制御信号φ４が５ｖ
に立上った（φ４がＱＶに立下りた）後からの経過時間
ｔ （ｎ ｓｅｅ ）が、縦軸には信号出力端４におけ
る電圧Ｖ。ｕｔＣＶ′）がそれぞれとられている。この
第４図から明らかなように、最後にＣ−ＭＯＳスイッチ
回路２４がオフする時のダイナミック期間経過後、信号
出力端４における電圧ｖ、ｕｔには入力電圧２．５ｖに
対して約３ ｍＶ以下のオフセット電圧Ｖ。１が発生し
てい、るのみである。そしてこの３ ｍＶという値は、
同じ条件における従来の約４５ ｍＶに対して１／１５
に低減され丸ものとなっている。すなわち、信号入力端
１と信号出力端４との間に挿入されるスイッチ回路を構
成するＭＯＢ ＦＩＴの素子寸法を従来回路と等しく設
定すれば、発生するオフセット電圧の値は従来回路よ）
も大幅に低減することができる。まえ、第５図は前記灸
抵抗２６〜２８および２９〜３２によりて遅延されるこ
とによっテ得うレ、各ＭＯ８ＦＩＴ Ｉ Ｊ −Ｉ Ｊ
ｋよび１１〜Ｊ４のダート電極に与えられる各信号φ
１〜φ４、φ１〜φ４の波形例を示すものてあシ、横軸
には時間ｔ （ｎ ｓｅｅ ）が、縦軸ＫＦｉ電圧ｖ（
ｖ）がそれぞれとられている。
に立上った（φ４がＱＶに立下りた）後からの経過時間
ｔ （ｎ ｓｅｅ ）が、縦軸には信号出力端４におけ
る電圧Ｖ。ｕｔＣＶ′）がそれぞれとられている。この
第４図から明らかなように、最後にＣ−ＭＯＳスイッチ
回路２４がオフする時のダイナミック期間経過後、信号
出力端４における電圧ｖ、ｕｔには入力電圧２．５ｖに
対して約３ ｍＶ以下のオフセット電圧Ｖ。１が発生し
てい、るのみである。そしてこの３ ｍＶという値は、
同じ条件における従来の約４５ ｍＶに対して１／１５
に低減され丸ものとなっている。すなわち、信号入力端
１と信号出力端４との間に挿入されるスイッチ回路を構
成するＭＯＢ ＦＩＴの素子寸法を従来回路と等しく設
定すれば、発生するオフセット電圧の値は従来回路よ）
も大幅に低減することができる。まえ、第５図は前記灸
抵抗２６〜２８および２９〜３２によりて遅延されるこ
とによっテ得うレ、各ＭＯ８ＦＩＴ Ｉ Ｊ −Ｉ Ｊ
ｋよび１１〜Ｊ４のダート電極に与えられる各信号φ
１〜φ４、φ１〜φ４の波形例を示すものてあシ、横軸
には時間ｔ （ｎ ｓｅｅ ）が、縦軸ＫＦｉ電圧ｖ（
ｖ）がそれぞれとられている。
このように上記実施例によれば、信号入力端１の信号を
信号出力端４に伝達する場合には、両端間に挿入されて
いる４個のＣ−ＭＯ８スイッチ回路２１〜２４をすべて
オン状態にしているので、両端間のオン抵抗値は４個の
Ｃ−ＭＯＢ ｘイッチ回路２１〜２４０オン抵□”抗の
並列値となシ、この値を極めて小さくすることができる
。
信号出力端４に伝達する場合には、両端間に挿入されて
いる４個のＣ−ＭＯ８スイッチ回路２１〜２４をすべて
オン状態にしているので、両端間のオン抵抗値は４個の
Ｃ−ＭＯＢ ｘイッチ回路２１〜２４０オン抵□”抗の
並列値となシ、この値を極めて小さくすることができる
。
そしてさらに、このオン抵抗の値は、信号入力端１と（
Ｎ号出力端４との間に並列挿入されるＣ −Ｈｏｇスイ
ッチ回路の数を増加することによって、いくらでも小さ
くすることができる。
Ｎ号出力端４との間に並列挿入されるＣ −Ｈｏｇスイ
ッチ回路の数を増加することによって、いくらでも小さ
くすることができる。
また、上記実施例回路において、最終的に発生するオフ
セット電圧は一番最稜にオフするＣ −ＭＯ８スイッチ
回路２４でキャンセルできないオフセット電圧に相当し
、このＣ−ＭＯ８スイッチ回路２４を構成するＮチャネ
ルＭＯ８ＦＥＴ１４およびＰチャネルｙＯ８ＦＥＴ Ｊ
ｔｔそれぞれの素子寸法は元々小さく、これらのＭＯ
Ｂ ＦＥＴ Ｊ ４ 。
セット電圧は一番最稜にオフするＣ −ＭＯ８スイッチ
回路２４でキャンセルできないオフセット電圧に相当し
、このＣ−ＭＯ８スイッチ回路２４を構成するＮチャネ
ルＭＯ８ＦＥＴ１４およびＰチャネルｙＯ８ＦＥＴ Ｊ
ｔｔそれぞれの素子寸法は元々小さく、これらのＭＯ
Ｂ ＦＥＴ Ｊ ４ 。
１８における前記フィードスルー効果による影響も小さ
い。したがって、この実施例回路で発生するオフセット
電圧の値も充分に小さくすることができる。そして上記
オン抵抗およびオフセット電圧は共に、ＮチャネルＭＯ
８ＦＥＴおよびＰチャネルＭＯ８ＦＥＴに関して従来回
路と同様のチャネル幅に設定する場合、信号入力端１と
信号出力端４との間に並□列挿入されるＣ −ＭＯ８ス
イッチ回路の数を増加する程、小さくすること４ができ
る。
い。したがって、この実施例回路で発生するオフセット
電圧の値も充分に小さくすることができる。そして上記
オン抵抗およびオフセット電圧は共に、ＮチャネルＭＯ
８ＦＥＴおよびＰチャネルＭＯ８ＦＥＴに関して従来回
路と同様のチャネル幅に設定する場合、信号入力端１と
信号出力端４との間に並□列挿入されるＣ −ＭＯ８ス
イッチ回路の数を増加する程、小さくすること４ができ
る。
第６図はこの発明の応用例回路の構成図である。この回
路は二つのアナログ信号Ｖ、 、 Ｖ、の大小を比較す
るチ璽ツバ形比較回路であ夛、一方のアナログ信号Ｖ、
と結合キヤ／４シタ４１の一端との間に本願発明に係る
ＭＯＢ ＦＩＣＴスイッチ回路４２が挿入され、さらに
他方のアナログ信号Ｖ、と上記結合中ヤｐ４シタ４１の
一端との間に本願発明に係るもう一つのＭＯＢ ＦＩＣ
Ｔスイッチ回路４３が挿入される。また、上記結合キヤ
／４′シタ４１の他端には反転増幅囲路４４０入力端が
接続され、この反転増幅回路４４０入出力端間にはこの
増幅回路４４の動作点を設定するためのＭＯＢ ＦＥＴ
４５が接続される。
路は二つのアナログ信号Ｖ、 、 Ｖ、の大小を比較す
るチ璽ツバ形比較回路であ夛、一方のアナログ信号Ｖ、
と結合キヤ／４シタ４１の一端との間に本願発明に係る
ＭＯＢ ＦＩＣＴスイッチ回路４２が挿入され、さらに
他方のアナログ信号Ｖ、と上記結合中ヤｐ４シタ４１の
一端との間に本願発明に係るもう一つのＭＯＢ ＦＩＣ
Ｔスイッチ回路４３が挿入される。また、上記結合キヤ
／４′シタ４１の他端には反転増幅囲路４４０入力端が
接続され、この反転増幅回路４４０入出力端間にはこの
増幅回路４４の動作点を設定するためのＭＯＢ ＦＥＴ
４５が接続される。
この回路は、最初にＭＯＢ ＦＥＴ ４ｓをオンさせて
反転増幅回路４４の入出力端間を短絡することによシそ
の入力側電位をこの反転増幅回路４４の反転しきい値電
圧Ｖ、に設定し、次にＭＯＳＦＥＴ ４５をオフしさら
に一方のＭＯＢ ＦＩＣＴスイッチ回路４２をオンさせ
て結合キヤ／臂シタ４１の一端に一方のアナログ信号ｖ
１を加え、次にＭＯＢ ＦＥＴスイッチ回路４２をオフ
し、今度は他方のＭＯ８ＦＩＴスイッチ回路４３をオン
させて結合キオノ９シタ４１の一端に他方のアナログ信
号Ｖ、を加え、このような操作によって反転増幅回路４
４の入力側電位をＶからＶ＋（Ｖ、−Ｖ、）に変化させ
、ＯＯ 変化後の電位を反転増幅回路４４で増−することによ）
ｖ、とＶ、の比較を行なうものである。
反転増幅回路４４の入出力端間を短絡することによシそ
の入力側電位をこの反転増幅回路４４の反転しきい値電
圧Ｖ、に設定し、次にＭＯＳＦＥＴ ４５をオフしさら
に一方のＭＯＢ ＦＩＣＴスイッチ回路４２をオンさせ
て結合キヤ／臂シタ４１の一端に一方のアナログ信号ｖ
１を加え、次にＭＯＢ ＦＥＴスイッチ回路４２をオフ
し、今度は他方のＭＯ８ＦＩＴスイッチ回路４３をオン
させて結合キオノ９シタ４１の一端に他方のアナログ信
号Ｖ、を加え、このような操作によって反転増幅回路４
４の入力側電位をＶからＶ＋（Ｖ、−Ｖ、）に変化させ
、ＯＯ 変化後の電位を反転増幅回路４４で増−することによ）
ｖ、とＶ、の比較を行なうものである。
このようなチーツノ臂形比較回路をＡ／Ｄコンバータに
採用すると、たとえ入力信号Ｖ、 、 Ｖ、の入力イン
ピーダンスが高くとも、前記し九理由によシ、高速かつ
高精度特性を達成することができる。
採用すると、たとえ入力信号Ｖ、 、 Ｖ、の入力イン
ピーダンスが高くとも、前記し九理由によシ、高速かつ
高精度特性を達成することができる。
第７図および第８図はそれぞれこの発明の他の実施例に
係るＭＯＢ ＦＥＴスイッチ回路の構成図である。前記
第３図に示す実施例回路では、信号φ、φを１−次遅延
し各信号φ１〜φ４およびφ凰〜φ４を得るための信号
遅延手段が抵抗２５〜ｘａ、ｘｅ〜３２である場合につ
いて説明したが、第７図に示す実施例回路では、信号遅
延手段として抵抗５１〜５８それぞれとコンデンサ６１
〜６８それぞれからなる遅延回路７１〜７Ｂを用いるよ
うにしたものであシ、さらに第８図に示す実施例回路で
は、信号遅一手段として直列接続されたそれぞれ２個の
インバータ８１と８２．８３と８４．８６と８６．８７
と８８．８９と９０．９１と９２．９３と９４．９５と
９６を用いるようにしたものである。なお、第３図、第
７図および１８８図の各実施例回路において、信号φ宜
〜φ番と信号φ！〜φ４の遅延特性は必らずしも一致さ
せる必要はなく、まｚｓ、２９あるいは遅延回路７１．
１５ｔたはそれぞれ２個のインバータ８１と８２および
８９と９０は必らずしも必要はなく、φ、φをそのまま
与えてもよい。
係るＭＯＢ ＦＥＴスイッチ回路の構成図である。前記
第３図に示す実施例回路では、信号φ、φを１−次遅延
し各信号φ１〜φ４およびφ凰〜φ４を得るための信号
遅延手段が抵抗２５〜ｘａ、ｘｅ〜３２である場合につ
いて説明したが、第７図に示す実施例回路では、信号遅
延手段として抵抗５１〜５８それぞれとコンデンサ６１
〜６８それぞれからなる遅延回路７１〜７Ｂを用いるよ
うにしたものであシ、さらに第８図に示す実施例回路で
は、信号遅一手段として直列接続されたそれぞれ２個の
インバータ８１と８２．８３と８４．８６と８６．８７
と８８．８９と９０．９１と９２．９３と９４．９５と
９６を用いるようにしたものである。なお、第３図、第
７図および１８８図の各実施例回路において、信号φ宜
〜φ番と信号φ！〜φ４の遅延特性は必らずしも一致さ
せる必要はなく、まｚｓ、２９あるいは遅延回路７１．
１５ｔたはそれぞれ２個のインバータ８１と８２および
８９と９０は必らずしも必要はなく、φ、φをそのまま
与えてもよい。
第、９図および第１θ図はそれぞれこの発明のさらに他
の実施例に係るＭＯＳ ＦＥＴスイッチ回路の構成図で
ある。前記第３図、第７図および第８図に示す実施例回
路では個々のスイッチ回路がチャネル幅の等しい並列接
続された一対のＮチャネルＭＯ８ＦＥＴとＰチャネルＭ
Ｏ８ＦＥＴとから構成されている場合であったが、第９
図に示す実施例回路では個々のスイッチ回路をＮチャネ
ルＭＯ８ＦＥＴとこのＮチャネルＭＯ８ＦＥＴのドレイ
ン電極（あるいはソース電極）にそのソース、ドレイン
両電極が接続されたチャネル−が半分のＮチャネルＭＯ
８ＦＥＴとによって１１成するようにした本のである。
の実施例に係るＭＯＳ ＦＥＴスイッチ回路の構成図で
ある。前記第３図、第７図および第８図に示す実施例回
路では個々のスイッチ回路がチャネル幅の等しい並列接
続された一対のＮチャネルＭＯ８ＦＥＴとＰチャネルＭ
Ｏ８ＦＥＴとから構成されている場合であったが、第９
図に示す実施例回路では個々のスイッチ回路をＮチャネ
ルＭＯ８ＦＥＴとこのＮチャネルＭＯ８ＦＥＴのドレイ
ン電極（あるいはソース電極）にそのソース、ドレイン
両電極が接続されたチャネル−が半分のＮチャネルＭＯ
８ＦＥＴとによって１１成するようにした本のである。
すなわち、第９図において４個のＮチャネルＭＯ８ＦＥ
Ｔ １．０１〜１０４のソース電極（あるいはドレイン
電極）は共に信号入力端１に接続され、さらにこれらＭ
ＯＳ ＦＥＴ１０１〜１０４のドレイン電極（あるいは
ソース電極）は共に信号出力端４に接続される。また、
上記ＭＯ８ＦＥＴ １０１°〜１０４のドレイン電極に
は、これらＭＯＳ ＦＥＴ Ｊ ０１〜１０４のチャネ
ル幅の半分のチャネル幅に設定されたＮチャネルＭＯ８
ＦＥＴ １０５へ１０１１それぞれのソース、ドレイン
両−電極が接続される。すなわち、上記ＭＯ８ＦＥＴ
１０１へ１０４それぞれとＭＯＳ ＦＥＴ１０５〜１０
Ｂそれぞれはスイッチ回路１１１〜１１４を構成し、こ
れら４個のスイッチ回路１１１〜１１４は信号入力端１
と信号出力端４との間に並列挿入されている。
Ｔ １．０１〜１０４のソース電極（あるいはドレイン
電極）は共に信号入力端１に接続され、さらにこれらＭ
ＯＳ ＦＥＴ１０１〜１０４のドレイン電極（あるいは
ソース電極）は共に信号出力端４に接続される。また、
上記ＭＯ８ＦＥＴ １０１°〜１０４のドレイン電極に
は、これらＭＯＳ ＦＥＴ Ｊ ０１〜１０４のチャネ
ル幅の半分のチャネル幅に設定されたＮチャネルＭＯ８
ＦＥＴ １０５へ１０１１それぞれのソース、ドレイン
両−電極が接続される。すなわち、上記ＭＯ８ＦＥＴ
１０１へ１０４それぞれとＭＯＳ ＦＥＴ１０５〜１０
Ｂそれぞれはスイッチ回路１１１〜１１４を構成し、こ
れら４個のスイッチ回路１１１〜１１４は信号入力端１
と信号出力端４との間に並列挿入されている。
インバータ５および６は前記第３図に示す実施例回路と
同様に、信号φから一対の制御信号φ、φを作るための
ものであシ、このうち一方のインバータ５から出力され
る制御信号φは、前記したように単なる抵抗あるいは抵
抗とコンデンサまたは直列接続された２個のインｌ々−
タ等からなる直列接続された４個の遅延回路１１５〜１
１８によって順次遅延されるようになっていて、これら
遅延回路１１６〜１１８によって順次遅延された信号φ
ｌ〜φ４が上記スイッチ回路１１１〜１１４内のＮチャ
ネルＭＯ８ＦＥＴ １０５〜１０８のダート電極にそれ
ぞれ供給される。
同様に、信号φから一対の制御信号φ、φを作るための
ものであシ、このうち一方のインバータ５から出力され
る制御信号φは、前記したように単なる抵抗あるいは抵
抗とコンデンサまたは直列接続された２個のインｌ々−
タ等からなる直列接続された４個の遅延回路１１５〜１
１８によって順次遅延されるようになっていて、これら
遅延回路１１６〜１１８によって順次遅延された信号φ
ｌ〜φ４が上記スイッチ回路１１１〜１１４内のＮチャ
ネルＭＯ８ＦＥＴ １０５〜１０８のダート電極にそれ
ぞれ供給される。
同様に、上記他方のインバータ６から出力される制御信
号φは直列接続された４個の遅延回路１１９〜１２２に
よって順次遅延されるようＫなっていて、これら遅延回
路１１９〜１２２によって順次遅延され良信号φ１〜φ
４が上記スイＦＩＣＴ Ｊ ＯＪ〜１０４のダート電極
にそれぞれ供給される。
号φは直列接続された４個の遅延回路１１９〜１２２に
よって順次遅延されるようＫなっていて、これら遅延回
路１１９〜１２２によって順次遅延され良信号φ１〜φ
４が上記スイＦＩＣＴ Ｊ ＯＪ〜１０４のダート電極
にそれぞれ供給される。
このような構成でなる回路では、信号入力端１と信号出
力端４との間に複数のスイッチ回路１１１〜１１４を並
列挿入することによって信号伝達時における両端間のオ
ン抵抗値を小さくするとともに、ＭＯＳ ＦＥＴ １０
１〜１−０’４のドレイン電極（あるいはソース電極）
にチャネル幅が半分に設定されたＭＯＳＦＥＴ Ｊ ０
５〜１ｏｔｔそれぞれのソース、ドレイン両電極を接続
し、ＭＯＳ ＦＥＴ ７０５〜１０１１（Ｄｌ’ −）
電極にＭＯＳＦＥＴ Ｊ ＯＪ〜１０４のダート入力と
は逆位相の制御信号を与えることによって個々のスイッ
チ回路１１′１〜１１４で逆位相のオフセット電圧を発
生させ、これによって各スイッチ回路１１１〜１１４で
のオフセット電゛圧の発生を最小に押順次オフさせるこ
とによって最終的に発生するオフセット電圧の値を小さ
くするようにしたものである。
力端４との間に複数のスイッチ回路１１１〜１１４を並
列挿入することによって信号伝達時における両端間のオ
ン抵抗値を小さくするとともに、ＭＯＳ ＦＥＴ １０
１〜１−０’４のドレイン電極（あるいはソース電極）
にチャネル幅が半分に設定されたＭＯＳＦＥＴ Ｊ ０
５〜１ｏｔｔそれぞれのソース、ドレイン両電極を接続
し、ＭＯＳ ＦＥＴ ７０５〜１０１１（Ｄｌ’ −）
電極にＭＯＳＦＥＴ Ｊ ＯＪ〜１０４のダート入力と
は逆位相の制御信号を与えることによって個々のスイッ
チ回路１１′１〜１１４で逆位相のオフセット電圧を発
生させ、これによって各スイッチ回路１１１〜１１４で
のオフセット電゛圧の発生を最小に押順次オフさせるこ
とによって最終的に発生するオフセット電圧の値を小さ
くするようにしたものである。
また、第１０図に示す実施例回路は、上記第９図の実施
例回路内のＮチャネルＭＯＳ ＦＥＴ ７０１ ′へ
１０８をＰチャネルＭＯ８ＦＥＴ ２０１〜２０８それ
ぞれに置き替えて、各２個のＰチャネルＭＯ８ＦＥＴで
スイッチ回路２１１へ２１４を構成するようにしたもの
である。なお、この場合、インバータ５には信号φが与
えられ、さらに遅延回路１１５〜１１８からは順次遅延
された信号φ１〜φ４が出力され、遅延回路１１９〜１
２２からは順次遅延された信号φ１〜φ４が出力される
。
例回路内のＮチャネルＭＯＳ ＦＥＴ ７０１ ′へ
１０８をＰチャネルＭＯ８ＦＥＴ ２０１〜２０８それ
ぞれに置き替えて、各２個のＰチャネルＭＯ８ＦＥＴで
スイッチ回路２１１へ２１４を構成するようにしたもの
である。なお、この場合、インバータ５には信号φが与
えられ、さらに遅延回路１１５〜１１８からは順次遅延
された信号φ１〜φ４が出力され、遅延回路１１９〜１
２２からは順次遅延された信号φ１〜φ４が出力される
。
そして第９図および第１０図に示す実施例回路において
、前記第３図、第７図および第８図の各実施例回路の場
合と同様に、遅延回路１１５．−１１９は必らずしも必
要はなく、φおよびφをφ１およびφｌの代シに与える
ようにしてもよい。
、前記第３図、第７図および第８図の各実施例回路の場
合と同様に、遅延回路１１５．−１１９は必らずしも必
要はなく、φおよびφをφ１およびφｌの代シに与える
ようにしてもよい。
以上説明したようにこの発明によれば、オン抵抗が低く
かつオフセクト電圧も小さいＭＯＳＦＥＴスイッチ回路
を提供することができる〇
かつオフセクト電圧も小さいＭＯＳＦＥＴスイッチ回路
を提供することができる〇
第１図は従来のＭＯＳ ＦＥＴスイッチ回路の構成図、
第２図はそのオフセット電圧特性図、第３図はこの発明
の一実施例の構成図、第４図はそのオフセット電圧特性
図、第５図は第３図に示す実施例回路で用いられる信号
の波形図、第６図はこの発明の乙用例の構成図、第７囚
ないし第１０図はそれぞれこの発明の他の実施例の構成
図である。 １・・・信号入力端、４・・・イぎ号出力端、５，６゜
８１〜９６・・・インバータ、７・・・電圧源、８・・
・負荷容量、１１へ１４．１０１〜１０８・・・Ｎチャ
ネルＭＯＳ ＦＦＪＴ 、 Ｊ ５へ１８．２０１〜２
０８・・・ＰチャネルＭＯ８ＦＥＴ 、 ２１へ２４・
・・Ｃ−ＭＯＳスイッチ回路、２５へ３２．５１へ５８
・・・抵抗、４１・・・結合キャノンシタ、４２．４３
・・・ＭＯＳ ＦＥＴスイ、チ回路、４４・・・反転増
幅回路、４６・・・ＭＯＳ ＦＥＴ 、 ６１〜６８・
・・コンデンサ、７１〜７７８．１１５〜１２２・・・
遅延回路、１１１へ１１４゜２１１〜２１４・・・スイ
ッチ回路。 第１図 第２図 １（ｎｓ＠ｃ） ＋０２０３０４０５０６０７０８０９０１００□ ｔ
（ｎ ｓｅｃ） 第７図 第８図
第２図はそのオフセット電圧特性図、第３図はこの発明
の一実施例の構成図、第４図はそのオフセット電圧特性
図、第５図は第３図に示す実施例回路で用いられる信号
の波形図、第６図はこの発明の乙用例の構成図、第７囚
ないし第１０図はそれぞれこの発明の他の実施例の構成
図である。 １・・・信号入力端、４・・・イぎ号出力端、５，６゜
８１〜９６・・・インバータ、７・・・電圧源、８・・
・負荷容量、１１へ１４．１０１〜１０８・・・Ｎチャ
ネルＭＯＳ ＦＦＪＴ 、 Ｊ ５へ１８．２０１〜２
０８・・・ＰチャネルＭＯ８ＦＥＴ 、 ２１へ２４・
・・Ｃ−ＭＯＳスイッチ回路、２５へ３２．５１へ５８
・・・抵抗、４１・・・結合キャノンシタ、４２．４３
・・・ＭＯＳ ＦＥＴスイ、チ回路、４４・・・反転増
幅回路、４６・・・ＭＯＳ ＦＥＴ 、 ６１〜６８・
・・コンデンサ、７１〜７７８．１１５〜１２２・・・
遅延回路、１１１へ１１４゜２１１〜２１４・・・スイ
ッチ回路。 第１図 第２図 １（ｎｓ＠ｃ） ＋０２０３０４０５０６０７０８０９０１００□ ｔ
（ｎ ｓｅｃ） 第７図 第８図
Claims (2)
- （１）互いにチャネル型の異なる第１．第２のＭＯＳ
ＦＥＴのドレイン電極どうしおよびソース電極どうしを
共通接続してなるスイッチ回Ｗｅ＆信号入力端と信号出
力端との間に複数個並列挿入し、これら複数個のスイッ
チ回路の第１のＭＯＳＦＥＴのダート電極を各信号遅延
手段を介して直列に結合しこの結合の一端を一方の制御
信号の入力端とし、上記複数個のスイッチ回路の第２の
ＭＯＳ ＦＥＴのダート電極を各信号遅延手段を介して
直列に結合しこの結合の一端を上記制御信号と逆相の他
方の制御信号の入力端としたことを特徴とするＭＯＳ
ＦＥＴスイッチ回路。 - （２）第１のＭＯＳ ＦＥＴおよびこの第１のＭＯＳＦ
ＥＴのドレイン電極またはソース電極にソース、ドレイ
ン両電極が接続される第１のＭＯＳ ＦＥＴと同一チャ
ネル型の第２のＭＯＳ Ｆｌｉ：Ｔとからなるスイッチ
回路を信号入力端と信号出力端との間に複数個並列挿入
し、これら複数個のスイッチ回路の第１のＭＯＳ ＦＥ
Ｔのダート電極を各信号遅延手段を介して直列に結合し
この結合の一端を一方の制御信号の入力端とし、上記複
数個のスイッチ回路の第２のＭＯＳ ＦＥＴのｆ−）電
極を各信号遅延手段を介して直列に結合しこの結合の一
端を上記制御信号と逆相の他方の制御信号の入力端とし
たことを特徴とするＭＯＳ ＦＥＴスイッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2961482A JPS58146131A (ja) | 1982-02-25 | 1982-02-25 | Ｍｏｓ ｆｅｔスイッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2961482A JPS58146131A (ja) | 1982-02-25 | 1982-02-25 | Ｍｏｓ ｆｅｔスイッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58146131A true JPS58146131A (ja) | 1983-08-31 |
| JPH0161263B2 JPH0161263B2 (ja) | 1989-12-27 |
Family
ID=12280945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2961482A Granted JPS58146131A (ja) | 1982-02-25 | 1982-02-25 | Ｍｏｓ ｆｅｔスイッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58146131A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5949018A (ja) * | 1982-09-13 | 1984-03-21 | Sanyo Electric Co Ltd | アナログスイツチ回路 |
| JPS60163532A (ja) * | 1984-02-03 | 1985-08-26 | Seiko Instr & Electronics Ltd | Ｍｏｓ集積回路用大電流制御回路 |
| JPS61214815A (ja) * | 1985-03-20 | 1986-09-24 | Hitachi Ltd | アナログスイツチ |
| JPS61277225A (ja) * | 1985-05-31 | 1986-12-08 | Seiko Epson Corp | 出力バツフア回路 |
| JPS6473827A (en) * | 1987-09-14 | 1989-03-20 | Seiko Epson Corp | Digital-analog conversion circuit |
| JP2006275178A (ja) * | 2005-03-29 | 2006-10-12 | Sanden Corp | 電磁クラッチ |
| JP2013229736A (ja) * | 2012-04-25 | 2013-11-07 | Asahi Kasei Electronics Co Ltd | デジタル・アナログ変換器 |
-
1982
- 1982-02-25 JP JP2961482A patent/JPS58146131A/ja active Granted
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH0227851B2 (ja) * | 1982-09-13 | 1990-06-20 | Sanyo Electric Co | |
| JPS60163532A (ja) * | 1984-02-03 | 1985-08-26 | Seiko Instr & Electronics Ltd | Ｍｏｓ集積回路用大電流制御回路 |
| JPS61214815A (ja) * | 1985-03-20 | 1986-09-24 | Hitachi Ltd | アナログスイツチ |
| JPS61277225A (ja) * | 1985-05-31 | 1986-12-08 | Seiko Epson Corp | 出力バツフア回路 |
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| JP2006275178A (ja) * | 2005-03-29 | 2006-10-12 | Sanden Corp | 電磁クラッチ |
| JP2013229736A (ja) * | 2012-04-25 | 2013-11-07 | Asahi Kasei Electronics Co Ltd | デジタル・アナログ変換器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0161263B2 (ja) | 1989-12-27 |
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