JPS62122315A - スイツチトキヤパシタ回路 - Google Patents
スイツチトキヤパシタ回路Info
- Publication number
- JPS62122315A JPS62122315A JP60262804A JP26280485A JPS62122315A JP S62122315 A JPS62122315 A JP S62122315A JP 60262804 A JP60262804 A JP 60262804A JP 26280485 A JP26280485 A JP 26280485A JP S62122315 A JPS62122315 A JP S62122315A
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- JP
- Japan
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- switch
- voltage
- terminal
- capacitor
- turned
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は電圧コノパレータ回路に関し、入力信号に対し
不感帯を有するヒステリシス付スイヴチトキャパシタ型
電圧コンパレータに関する。
不感帯を有するヒステリシス付スイヴチトキャパシタ型
電圧コンパレータに関する。
従来のスイッチトキャパシタ型コ／パレータの１例を第
２図に示す。最初にこの回路の動作について説明する。
２図に示す。最初にこの回路の動作について説明する。
第２図（ａｌに於て１は入力端子、２はキャパシタ３は
演算増幅器、４は出力端子、１は第２図１ｂ＋に示した
クロックパルスφ１２＞ｌｉｇｈのときオン（ＯＮ）、
ｌｏｗのときＯＦＦとなるスイッチ、２はクロックパル
スφ、がｈｉｇｈのときＯＮ、ｌｏｗのときＯＦＦとな
るスイッチである。
演算増幅器、４は出力端子、１は第２図１ｂ＋に示した
クロックパルスφ１２＞ｌｉｇｈのときオン（ＯＮ）、
ｌｏｗのときＯＦＦとなるスイッチ、２はクロックパル
スφ、がｈｉｇｈのときＯＮ、ｌｏｗのときＯＦＦとな
るスイッチである。
第２図（ｂ）において１ｓはスリット時間でスイッチ１
、とスイッチ２は同時にＯＮとならないよう考慮しであ
る。スイッチ２のみ（ＪＮすると演算増幅器の正転端子
と反転端子がキャパシタ２を介して接続される。このと
きキャパシタ２は演に増幅器の出力端子４が全帰還され
るためオフセット電圧で光電される。
、とスイッチ２は同時にＯＮとならないよう考慮しであ
る。スイッチ２のみ（ＪＮすると演算増幅器の正転端子
と反転端子がキャパシタ２を介して接続される。このと
きキャパシタ２は演に増幅器の出力端子４が全帰還され
るためオフセット電圧で光電される。
次にスイッチ２がＯＦＦとなシスイヅチ１がＯＮとなる
とキャパシタ２に入力電圧が重畳して充電される。従っ
て演算増幅器３にオフセット電圧が存在しても入力電圧
はアナロググランドに対し正確に比較さｎ、その出力は
端子４よ）得られることがわかる。再度２がＯＮ、１が
ＯＦＦ となるとキャパシタ２に蓄積されていた電荷
は放電されて再び、演算増幅器３のオフセット電圧のみ
で充電されることになる。スイッチ１がＯＮｌ、たとき
キャパシタ２の左側の電極の電位が、キャパシタ２の右
側の電極の電位に比較して高い場合については出力はｈ
ｉｇｈ となるが、入力端子１の印加電圧がアナログ
グランドより低いときは、キャパシタ２の左側の電極電
位が右側よ勺低くなるだけであり、そのときは出力端子
４よｊ）Ｌ□ｗて得らｎることか容易にわかる。この方
式のスイッチトキャパシタ型電圧コンパレータは演算増
幅器のオフセット′ｆＩ：キャンセルしてアナロググラ
ンドと正確に比較することができるが、入力電圧の不感
帯即ちヒステリシス特性を全く有していない。
とキャパシタ２に入力電圧が重畳して充電される。従っ
て演算増幅器３にオフセット電圧が存在しても入力電圧
はアナロググランドに対し正確に比較さｎ、その出力は
端子４よ）得られることがわかる。再度２がＯＮ、１が
ＯＦＦ となるとキャパシタ２に蓄積されていた電荷
は放電されて再び、演算増幅器３のオフセット電圧のみ
で充電されることになる。スイッチ１がＯＮｌ、たとき
キャパシタ２の左側の電極の電位が、キャパシタ２の右
側の電極の電位に比較して高い場合については出力はｈ
ｉｇｈ となるが、入力端子１の印加電圧がアナログ
グランドより低いときは、キャパシタ２の左側の電極電
位が右側よ勺低くなるだけであり、そのときは出力端子
４よｊ）Ｌ□ｗて得らｎることか容易にわかる。この方
式のスイッチトキャパシタ型電圧コンパレータは演算増
幅器のオフセット′ｆＩ：キャンセルしてアナロググラ
ンドと正確に比較することができるが、入力電圧の不感
帯即ちヒステリシス特性を全く有していない。
一般に無線機等の電子機器に於いては入力信号に微小変
動及びその他の外乱が多く、応用に際しては回路の誤動
作防止のため不感帯を設ける必要がある。本発明はヒス
テリシス特性を有する電圧コンパレータを提案するもの
である。
動及びその他の外乱が多く、応用に際しては回路の誤動
作防止のため不感帯を設ける必要がある。本発明はヒス
テリシス特性を有する電圧コンパレータを提案するもの
である。
以下本発明の構成について説明する。
第１図に本発明のスイッチトキャパシタ型オフセット電
圧キャンセルヒステリシスコンパレータ回路を示す。
圧キャンセルヒステリシスコンパレータ回路を示す。
第１図に於いて５は入力端子６，７．８はキャパシタ９
は演算増幅器、１０．１１はインバータ。
は演算増幅器、１０．１１はインバータ。
１２は出力端子である。１，２は第２図（ｂｌに示した
２相クロックでＯＮ、ＯＦＦ ’に繰シ返すスイッチで
ある。次にこの回路の動作について逐一説明する。スイ
ッチ２がＯＮで１がＯＦＦのとき演算増幅器９の正転端
子はアナロググランド（）に接続さ扛ると同時にキャパ
シタ６ｔ−介して反転端子に接続される。このとき演算
増幅器９の出力端子も反転端子に接続されるため、キャ
パシタ６には演算増＠器９のオフセット電圧が光電され
る。キャパシタ７．８の残留電荷は全て放電さｎる。次
に２がＯＦＦ、１がＯＮとなった場合について説明する
。
２相クロックでＯＮ、ＯＦＦ ’に繰シ返すスイッチで
ある。次にこの回路の動作について逐一説明する。スイ
ッチ２がＯＮで１がＯＦＦのとき演算増幅器９の正転端
子はアナロググランド（）に接続さ扛ると同時にキャパ
シタ６ｔ−介して反転端子に接続される。このとき演算
増幅器９の出力端子も反転端子に接続されるため、キャ
パシタ６には演算増＠器９のオフセット電圧が光電され
る。キャパシタ７．８の残留電荷は全て放電さｎる。次
に２がＯＦＦ、１がＯＮとなった場合について説明する
。
端子５の電位がアナロググランド電位より低いときはイ
ンバータ１０の出力はｈｉｇｈであシ、その電圧ｅＶ。
ンバータ１０の出力はｈｉｇｈであシ、その電圧ｅＶ。
Ｈとする。キャパシタ７と８の容量値をそれぞれ６丁
、Ｃｓで表わすと、演算増幅器９の正転端子の電圧■、
□ は次式で表わされる。
、Ｃｓで表わすと、演算増幅器９の正転端子の電圧■、
□ は次式で表わされる。
ここで■□はアナロググランドの電圧である。
インバータｌＯの出力は入力端子５０入力電位が（１１
式の値以上にならないと反転しないため全回路の出力は
第１図（ｂ）に示す工うにｖ！Ｈ＝■ＰＩで出力端子１
２が反転することがわかる。
式の値以上にならないと反転しないため全回路の出力は
第１図（ｂ）に示す工うにｖ！Ｈ＝■ＰＩで出力端子１
２が反転することがわかる。
同様に考えて、端子５の電位がアナロググランド電位よ
り高いときはインバータ１０の出力はり。Ｗてあフ、そ
の電圧とＶＯＴ、とすると、演算増幅器９の正転端子の
電圧■Ｐは次式で表わされる。
り高いときはインバータ１０の出力はり。Ｗてあフ、そ
の電圧とＶＯＴ、とすると、演算増幅器９の正転端子の
電圧■Ｐは次式で表わされる。
Ｃ。
・・・・・・・・・・・・ （２）
インバータ１０の出力は入力端子５の入力電圧が（２）
式の値以下にならないと反転しないため第１図（ｂｌに
示すようにインバータ１１を介し友出力はＶＩＬ”■Ｐ
□で反転する。
式の値以下にならないと反転しないため第１図（ｂｌに
示すようにインバータ１１を介し友出力はＶＩＬ”■Ｐ
□で反転する。
従って（１１、（２１よりヒステリシス電圧幅は・・・
・・・・・・・・・ （３） で表わさｉすることがわかる。
・・・・・・・・・ （３） で表わさｉすることがわかる。
以上に述べたように、本発明の回路構成を用いｎばサン
プル値回路としてのオフセットキャンセル型ヒステリシ
ス電圧コンパレータを実現することができ、有用である
。
プル値回路としてのオフセットキャンセル型ヒステリシ
ス電圧コンパレータを実現することができ、有用である
。
第１図（ａ１本発明のスイッチトキャパシタ型電圧コン
パレータ回路、同図（ｂ１本発明の特性を示す図、第２
図（ａｌ従米のオフセット電圧キャンセル型スイッチト
キャパシタ電圧コンパレータ盆示す図、同図（ｂｌは２
相クロックの説明波形図である。 ５・・・・・・被比較電圧入力端子、６，７．８・・・
・・・キャパンタ、９・・・・・・主演算増幅器、１０
．１１・・・・・・インバータ、１２・・・・・・比較
結果出力端子。 （θフ （ｂ） 牛 ｌ 図
パレータ回路、同図（ｂ１本発明の特性を示す図、第２
図（ａｌ従米のオフセット電圧キャンセル型スイッチト
キャパシタ電圧コンパレータ盆示す図、同図（ｂｌは２
相クロックの説明波形図である。 ５・・・・・・被比較電圧入力端子、６，７．８・・・
・・・キャパンタ、９・・・・・・主演算増幅器、１０
．１１・・・・・・インバータ、１２・・・・・・比較
結果出力端子。 （θフ （ｂ） 牛 ｌ 図
Claims (1)
- 被比較電圧入力端子より第１のクロックでオンとなる第
１のスイッチの一端を接続し該スイッチの他端に第２の
クロックでオンとなる第１のスイッチの一端と第１のキ
ャパシタの一端を接続し該キャパシタの他端を演算増幅
器の反転端子と第２のクロックでオンとなる第２のスイ
ッチの一端に接続し、該スイッチの他端を前記演算増幅
器の出力端子と第一のインバータの入力端子に接続し、
前記第２のクロックでオンとなる第１のスイッチの他端
と第２相クロックでオンとなる第３、第４第５のスイッ
チの一端をいずれもアナロググランドに接続し該第３の
スイッチの他端を演算増幅器の正転端子に接続し、該正
転端子に第１のクロックでオンとなる第２のスイッチの
一端と、第２のキャパシタの一端をそれぞれ接続し、該
キャパシタの他端をアナロググランドに接続し、前記第
１相クロックでオンとなる第２のスイッチの他端を第３
のキャパシタの一端と前記第２のクロックでオンとなる
第４のスイッチの一端に接続し前記第３のキャパシタの
他端と前記第２相クロックでオンとなる第５のスイッチ
の他端と第１相クロックでオンとなる第３のスイッチの
一端に接続し、該スイッチの他端を第１のインバータの
出力に接続し、該インバータより出力を得ることを特徴
とするスイッチトキャパシタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60262804A JPH0624313B2 (ja) | 1985-11-21 | 1985-11-21 | スイツチトキヤパシタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60262804A JPH0624313B2 (ja) | 1985-11-21 | 1985-11-21 | スイツチトキヤパシタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62122315A true JPS62122315A (ja) | 1987-06-03 |
| JPH0624313B2 JPH0624313B2 (ja) | 1994-03-30 |
Family
ID=17380838
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60262804A Expired - Fee Related JPH0624313B2 (ja) | 1985-11-21 | 1985-11-21 | スイツチトキヤパシタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0624313B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01245610A (ja) * | 1988-03-25 | 1989-09-29 | Nec Corp | ヒステリシスコンパレータ回路 |
| JPH0388410A (ja) * | 1989-08-30 | 1991-04-12 | Nec Corp | ヒステリシス・コンパレータ回路 |
| US5091322A (en) * | 1989-04-14 | 1992-02-25 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| US5523242A (en) * | 1989-04-14 | 1996-06-04 | Kabushiki Kaisha Toshiba | Method of manufacturing a BiMOS device |
| JPWO2020128722A1 (ja) * | 2018-12-19 | 2020-06-25 |
-
1985
- 1985-11-21 JP JP60262804A patent/JPH0624313B2/ja not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01245610A (ja) * | 1988-03-25 | 1989-09-29 | Nec Corp | ヒステリシスコンパレータ回路 |
| US5091322A (en) * | 1989-04-14 | 1992-02-25 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| US5523242A (en) * | 1989-04-14 | 1996-06-04 | Kabushiki Kaisha Toshiba | Method of manufacturing a BiMOS device |
| JPH0388410A (ja) * | 1989-08-30 | 1991-04-12 | Nec Corp | ヒステリシス・コンパレータ回路 |
| JPWO2020128722A1 (ja) * | 2018-12-19 | 2020-06-25 | ||
| WO2020128722A1 (ja) * | 2018-12-19 | 2020-06-25 | 株式会社半導体エネルギー研究所 | ヒステリシスコンパレータ、半導体装置、及び蓄電装置 |
| US11362647B2 (en) | 2018-12-19 | 2022-06-14 | Semiconductor Energy Laboratory Co., Ltd. | Hysteresis comparator, semiconductor device, and power storage device |
| US11664786B2 (en) | 2018-12-19 | 2023-05-30 | Semiconductor Energy Laboratory Co., Ltd. | Hysteresis comparator, semiconductor device, and power storage device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0624313B2 (ja) | 1994-03-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |