JPH04319811A - チョッパ型比較器 - Google Patents
チョッパ型比較器Info
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- JPH04319811A JPH04319811A JP8801891A JP8801891A JPH04319811A JP H04319811 A JPH04319811 A JP H04319811A JP 8801891 A JP8801891 A JP 8801891A JP 8801891 A JP8801891 A JP 8801891A JP H04319811 A JPH04319811 A JP H04319811A
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- 239000003990 capacitor Substances 0.000 claims abstract description 42
- 238000010586 diagram Methods 0.000 description 7
- 230000008878 coupling Effects 0.000 description 5
- 238000010168 coupling process Methods 0.000 description 5
- 238000005859 coupling reaction Methods 0.000 description 5
- 230000003321 amplification Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明はチョッパ型比較器に関
するものである。
するものである。
【０００２】
【従来の技術】通常、ＭＯＳ型トランジスタでＡ／Ｄ変
換器を構成する場合、内部の比較回路としてスイッチと
コンデンサを用いて信号を結合したチョッパ型比較器と
呼ばれる方式のものがよく用いられる。図３は従来のチ
ョッパ型比較器の構成を示す回路図である。
換器を構成する場合、内部の比較回路としてスイッチと
コンデンサを用いて信号を結合したチョッパ型比較器と
呼ばれる方式のものがよく用いられる。図３は従来のチ
ョッパ型比較器の構成を示す回路図である。
【０００３】図３において、１はインバータ、２はコン
デンサ、３〜５はスイッチ、６は信号入力端子、７は比
較基準電圧入力端子、８は比較結果出力端子である。な
お、実際のチョッパ型比較器ではスイッチ３〜５はＭＯ
Ｓ型トランジスタで構成されているが、図面においては
説明のために単なるスイッチとして表わした。
デンサ、３〜５はスイッチ、６は信号入力端子、７は比
較基準電圧入力端子、８は比較結果出力端子である。な
お、実際のチョッパ型比較器ではスイッチ３〜５はＭＯ
Ｓ型トランジスタで構成されているが、図面においては
説明のために単なるスイッチとして表わした。
【０００４】このように構成された従来のチョッパ型比
較器の動作を以下説明する。先ず、スイッチ３，５をオ
ン、スイッチ４をオフする。このときインバータ１の入
出力間はスイッチ５により短絡されるためにインバータ
１の入力電圧Ｖｉと出力電圧Ｖｏとは等しくなる。即ち
、バイアス電圧Ｖｂは Ｖｂ＝Ｖｉ＝Ｖｏ
（１） とな
る。
較器の動作を以下説明する。先ず、スイッチ３，５をオ
ン、スイッチ４をオフする。このときインバータ１の入
出力間はスイッチ５により短絡されるためにインバータ
１の入力電圧Ｖｉと出力電圧Ｖｏとは等しくなる。即ち
、バイアス電圧Ｖｂは Ｖｂ＝Ｖｉ＝Ｖｏ
（１） とな
る。
【０００５】また、スイッチ３はオンしているのでコン
デンサ２の入力電圧Ｖａは、信号入力端子６に加えられ
ている入力信号電圧Ｖｓと等しく、コンデンサ２の充電
電圧Ｖｃはバイアス電圧Ｖｂと入力信号電圧Ｖｓとの差
電圧、即ち、 Ｖｃ＝Ｖｂ−Ｖｓ
（２） とな
る。従ってコンデンサ２が静電容量Ｃ２を持つ場合、コ
ンデンサ２に蓄えられる電荷量Ｑ２は Ｑ２
＝Ｃ２×（Ｖｂ−Ｖｓ）
（３） となる。次にスイッチ５と３をオ
フしてからスイッチ４をオンすると、コンデンサ２の入
力電圧Ｖａ′は比較基準電圧入力端子７に与えられてい
る比較基準電圧Ｖｒとなる。そして、コンデンサ２の充
電電圧Ｖｃ′はインバータ１の入力電圧Ｖｉと比較基準
電圧Ｖｒとの差電圧、即ち、 Ｖｃ′＝Ｖｉ−Ｖｒ
（４） となる
。したがってコンデンサ２に蓄えられる電荷量Ｑ２′は Ｑ２′＝Ｃ２×（Ｖｉ−Ｖｒ）
（５） となる。ところが
，コンデンサ２とインバータ１の入力との接続点はスイ
ッチ５がオフしているため高インピ−ダンスであり、コ
ンデンサ２の充放電は基本的には行われない。即ち Ｑ２＝Ｑ２′
（６）
故に Ｖｉ＝Ｖｂ＋（Ｖｒ−Ｖｓ）
（７） となる。従って
、インバータ１のバイアス電圧Ｖｂとインバータ１の入
力電圧Ｖｉとの差電圧すなわち入力電圧変化ΔＶａは ΔＶａ＝Ｖｉ−Ｖｂ ＝Ｖｒ−Ｖｓ
（８）
で表され、この電位変化がインバータ１の入力電圧変化
となる。このときインバータ１の出力にはインバータ１
の増幅度−Ｇ（Ｇ＝｜ΔＶｏ／ΔＶｉ｜Ｖｂ＝Ｖｉ＝Ｖ
ｏ） に応じた出力電圧変化ΔＶｏ、即ち ΔＶｏ＝−Ｇ×ΔＶｉ＝−Ｇ×ΔＶａ
＝−Ｇ×（Ｖｒ−Ｖｓ）
（９） となる。したが
って、比較結果出力端子８の出力電圧Ｖｏは、バイアス
電圧Ｖｂと出力電圧変化ΔＶｏとの差電圧となる。なお
、参考のために図４にＶｒ＞Ｖｓの場合のΔＶａおよび
ΔＶｏの関係を示したが、Ｖｒ＜Ｖｓの場合でも同じ動
作をする。
デンサ２の入力電圧Ｖａは、信号入力端子６に加えられ
ている入力信号電圧Ｖｓと等しく、コンデンサ２の充電
電圧Ｖｃはバイアス電圧Ｖｂと入力信号電圧Ｖｓとの差
電圧、即ち、 Ｖｃ＝Ｖｂ−Ｖｓ
（２） とな
る。従ってコンデンサ２が静電容量Ｃ２を持つ場合、コ
ンデンサ２に蓄えられる電荷量Ｑ２は Ｑ２
＝Ｃ２×（Ｖｂ−Ｖｓ）
（３） となる。次にスイッチ５と３をオ
フしてからスイッチ４をオンすると、コンデンサ２の入
力電圧Ｖａ′は比較基準電圧入力端子７に与えられてい
る比較基準電圧Ｖｒとなる。そして、コンデンサ２の充
電電圧Ｖｃ′はインバータ１の入力電圧Ｖｉと比較基準
電圧Ｖｒとの差電圧、即ち、 Ｖｃ′＝Ｖｉ−Ｖｒ
（４） となる
。したがってコンデンサ２に蓄えられる電荷量Ｑ２′は Ｑ２′＝Ｃ２×（Ｖｉ−Ｖｒ）
（５） となる。ところが
，コンデンサ２とインバータ１の入力との接続点はスイ
ッチ５がオフしているため高インピ−ダンスであり、コ
ンデンサ２の充放電は基本的には行われない。即ち Ｑ２＝Ｑ２′
（６）
故に Ｖｉ＝Ｖｂ＋（Ｖｒ−Ｖｓ）
（７） となる。従って
、インバータ１のバイアス電圧Ｖｂとインバータ１の入
力電圧Ｖｉとの差電圧すなわち入力電圧変化ΔＶａは ΔＶａ＝Ｖｉ−Ｖｂ ＝Ｖｒ−Ｖｓ
（８）
で表され、この電位変化がインバータ１の入力電圧変化
となる。このときインバータ１の出力にはインバータ１
の増幅度−Ｇ（Ｇ＝｜ΔＶｏ／ΔＶｉ｜Ｖｂ＝Ｖｉ＝Ｖ
ｏ） に応じた出力電圧変化ΔＶｏ、即ち ΔＶｏ＝−Ｇ×ΔＶｉ＝−Ｇ×ΔＶａ
＝−Ｇ×（Ｖｒ−Ｖｓ）
（９） となる。したが
って、比較結果出力端子８の出力電圧Ｖｏは、バイアス
電圧Ｖｂと出力電圧変化ΔＶｏとの差電圧となる。なお
、参考のために図４にＶｒ＞Ｖｓの場合のΔＶａおよび
ΔＶｏの関係を示したが、Ｖｒ＜Ｖｓの場合でも同じ動
作をする。
【０００６】このように比較基準電圧Ｖｒと入力信号電
圧Ｖｓとの大小関係が判定され、この大小関係に応じて
インバータ１の動作点Ａに対して異なった電圧が比較結
果出力端子８により出力される。なお、以上の説明は入
力信号電圧Ｖｓを先にサンプリングした後、比較基準電
圧Ｖｒを入力して比較を行っているが、この順序が逆で
も同じ動作をする。
圧Ｖｓとの大小関係が判定され、この大小関係に応じて
インバータ１の動作点Ａに対して異なった電圧が比較結
果出力端子８により出力される。なお、以上の説明は入
力信号電圧Ｖｓを先にサンプリングした後、比較基準電
圧Ｖｒを入力して比較を行っているが、この順序が逆で
も同じ動作をする。
【０００７】
【発明が解決しようとする課題】しかしながら、このよ
うに構成された従来のチョッパ型比較器には以下に述べ
る問題点があった。インバータ１のバイアス電圧Ｖｂは
接地電位Ｖｓｓに依存するため、接地電位Ｖｓｓの変動
によって動作点に変動がもたらされる。
うに構成された従来のチョッパ型比較器には以下に述べ
る問題点があった。インバータ１のバイアス電圧Ｖｂは
接地電位Ｖｓｓに依存するため、接地電位Ｖｓｓの変動
によって動作点に変動がもたらされる。
【０００８】すなわち、図５に示すように、電源電圧が
Ｖｄｄであり、バイアス電圧ＶｂがＶｂ＝（Ｖｄｄ＋Ｖ
ｓｓ）／２の場合、接地電位Ｖｓｓに＋ΔＶの変化が加
わったとすると、バイアス電圧Ｖｂには＋ΔＶ／２の変
化が現れ、動作点Ａ（Ｖｂ）→動作点Ａ’（Ｖｂ＋ΔＶ
／２）となる。ここで、接地電位Ｖｓｓの変動のサイク
ルがチョッパ型比較器の動作サイクルに同期していると
する。スイッチ３，５がオン、スイッチ４がオフである
とき、接地電位Ｖｓｓの変動がない状態であるとすると
、インバータ１のバイアス電圧は前述したようにＶｂで
ある。次にスイッチ５，３をオフにしてからスイッチ４
をオンにしたときに、接地電位Ｖｓｓに＋ΔＶの変化が
加わるとする。このときインバータ１の入力電圧Ｖｉは
式（７） と同様でありＶｉ ＝ Ｖｂ＋（Ｖｒ−Ｖｓ
）となるが、インバータ１の動作点（バイアス点）は接
地電位Ｖｓｓの変動により動作点Ａ’（Ｖｂ＋ΔＶ／２
）となる。従って、インバータ１のバイアス電圧Ｖｂと
インバータ１の入力電圧Ｖｉとの差電圧すなわち入力電
圧変化ΔＶａ ′は ΔＶａ ′＝Ｖｉ−（
Ｖｂ＋ΔＶ／２） ＝（Ｖ
ｒ−Ｖｓ）−ΔＶ／２ （１０
）となり、−ΔＶ／２が入力オフセット誤差として発生
する。
Ｖｄｄであり、バイアス電圧ＶｂがＶｂ＝（Ｖｄｄ＋Ｖ
ｓｓ）／２の場合、接地電位Ｖｓｓに＋ΔＶの変化が加
わったとすると、バイアス電圧Ｖｂには＋ΔＶ／２の変
化が現れ、動作点Ａ（Ｖｂ）→動作点Ａ’（Ｖｂ＋ΔＶ
／２）となる。ここで、接地電位Ｖｓｓの変動のサイク
ルがチョッパ型比較器の動作サイクルに同期していると
する。スイッチ３，５がオン、スイッチ４がオフである
とき、接地電位Ｖｓｓの変動がない状態であるとすると
、インバータ１のバイアス電圧は前述したようにＶｂで
ある。次にスイッチ５，３をオフにしてからスイッチ４
をオンにしたときに、接地電位Ｖｓｓに＋ΔＶの変化が
加わるとする。このときインバータ１の入力電圧Ｖｉは
式（７） と同様でありＶｉ ＝ Ｖｂ＋（Ｖｒ−Ｖｓ
）となるが、インバータ１の動作点（バイアス点）は接
地電位Ｖｓｓの変動により動作点Ａ’（Ｖｂ＋ΔＶ／２
）となる。従って、インバータ１のバイアス電圧Ｖｂと
インバータ１の入力電圧Ｖｉとの差電圧すなわち入力電
圧変化ΔＶａ ′は ΔＶａ ′＝Ｖｉ−（
Ｖｂ＋ΔＶ／２） ＝（Ｖ
ｒ−Ｖｓ）−ΔＶ／２ （１０
）となり、−ΔＶ／２が入力オフセット誤差として発生
する。
【０００９】また、接地電位Ｖｓｓの変動がない場合の
インバータ１のバイアス電圧Ｖｂと入力電圧Ｖｉとの差
電圧をΔＶａ、接地電位Ｖｓｓの変動により−ΔＶ／２
の入力オフセット誤差が発生した場合のインバータ１の
バイアス電圧と入力電圧との差電圧をΔＶａ ′とした
とき、ΔＶａ＜ΔＶ／２であるとするとΔＶａ＞０とな
り、ΔＶａ ′＜０となる。また、出力電圧変化ΔＶｏ
は式（９）により ΔＶｏ＝−Ｇ×ΔＶａ（ΔＶｏ＞０）
（１１）となるべきであるが、
接地電位の変動がある場合の出力電圧変化ΔＶｏ′は ΔＶｏ′＝−Ｇ×ΔＶａ ′（ΔＶｏ′＜
０） （１２）となる。従って、出力電圧
は Ｖｏ＝Ｖｂ−ΔＶｏ（Ｖｂ＞Ｖｏ）
（１３）となるべきところ Ｖｏ′＝Ｖｂ＋ΔＶ／２−ΔＶｏ′（Ｖｂ
＜Ｖｏ）（１４）となり、誤動作の原因となる。
インバータ１のバイアス電圧Ｖｂと入力電圧Ｖｉとの差
電圧をΔＶａ、接地電位Ｖｓｓの変動により−ΔＶ／２
の入力オフセット誤差が発生した場合のインバータ１の
バイアス電圧と入力電圧との差電圧をΔＶａ ′とした
とき、ΔＶａ＜ΔＶ／２であるとするとΔＶａ＞０とな
り、ΔＶａ ′＜０となる。また、出力電圧変化ΔＶｏ
は式（９）により ΔＶｏ＝−Ｇ×ΔＶａ（ΔＶｏ＞０）
（１１）となるべきであるが、
接地電位の変動がある場合の出力電圧変化ΔＶｏ′は ΔＶｏ′＝−Ｇ×ΔＶａ ′（ΔＶｏ′＜
０） （１２）となる。従って、出力電圧
は Ｖｏ＝Ｖｂ−ΔＶｏ（Ｖｂ＞Ｖｏ）
（１３）となるべきところ Ｖｏ′＝Ｖｂ＋ΔＶ／２−ΔＶｏ′（Ｖｂ
＜Ｖｏ）（１４）となり、誤動作の原因となる。
【００１０】なお、上述した例は接地電位Ｖｓｓの変動
が＋ΔＶの場合であるが、これが−ΔＶであっても同じ
動作をする。また、ΔＶａ ＜ΔＶ／２がΔＶａ＞ΔＶ
／２であっても同様である。以上述べたように従来のチ
ョッパ型比較器は接地電位Ｖｓｓの変動によりオフセッ
ト誤差を発生するという欠点を有しており、特に、この
ように構成されたチョッパ型比較器を用いたＡ／Ｄ変換
器は接地電位の変動により誤動作するという問題があっ
た。
が＋ΔＶの場合であるが、これが−ΔＶであっても同じ
動作をする。また、ΔＶａ ＜ΔＶ／２がΔＶａ＞ΔＶ
／２であっても同様である。以上述べたように従来のチ
ョッパ型比較器は接地電位Ｖｓｓの変動によりオフセッ
ト誤差を発生するという欠点を有しており、特に、この
ように構成されたチョッパ型比較器を用いたＡ／Ｄ変換
器は接地電位の変動により誤動作するという問題があっ
た。
【００１１】この発明の目的は、上記問題点に鑑み、接
地電位の変動によるオフセット誤差の発生を防止するこ
とのできるチョッパ型比較器を提供することである。
地電位の変動によるオフセット誤差の発生を防止するこ
とのできるチョッパ型比較器を提供することである。
【００１２】
【課題を解決するための手段】この発明のチョッパ型比
較器は、インバータの入力端および出力端の間に第１の
スイッチ手段を接続しインバータの入力端に第１のコン
デンサを接続した交流結合アンプと、この交流結合アン
プの入力端に並列接続した第２および第３のスイッチ手
段と、インバータの入力端および接地端子の間に介挿し
た第２のコンデンサとを備えたものである。
較器は、インバータの入力端および出力端の間に第１の
スイッチ手段を接続しインバータの入力端に第１のコン
デンサを接続した交流結合アンプと、この交流結合アン
プの入力端に並列接続した第２および第３のスイッチ手
段と、インバータの入力端および接地端子の間に介挿し
た第２のコンデンサとを備えたものである。
【００１３】
【作用】この発明の構成によれば、交流結合アンプを構
成するインバータの入力端および接地端子間に介挿した
第２のコンデンサにより、接地電位の変動によりインバ
ータの動作点が変動しても、インバータの入力電圧にも
接地電位の変化を与えることによって、インバータの入
力電圧変化における接地電位の変動による影響をなくす
ことができる。すなわち、第２のコンデンサにより接地
電位の変動によるインバータの動作点の電圧変動を吸収
することができる。
成するインバータの入力端および接地端子間に介挿した
第２のコンデンサにより、接地電位の変動によりインバ
ータの動作点が変動しても、インバータの入力電圧にも
接地電位の変化を与えることによって、インバータの入
力電圧変化における接地電位の変動による影響をなくす
ことができる。すなわち、第２のコンデンサにより接地
電位の変動によるインバータの動作点の電圧変動を吸収
することができる。
【００１４】
【実施例】図１はこの発明の一実施例のチョッパ型比較
器の回路図である。図１に示すように、チョッパ型比較
器は、インバータ１の入力端および出力端の間に第１の
スイッチ手段となるスイッチ５を接続しインバータ１の
入力端に第１のコンデンサとなるコンデンサ２を接続し
た交流結合アンプ１０と、この交流結合アンプ１０の入
力端に並列接続した第２および第３のスイッチ手段とな
るスイッチ３，４と、インバータ１の入力端および接地
端子の間に介挿した第２のコンデンサとなるコンデンサ
９とを備えたものである。また、６は信号入力端子、７
は比較基準電圧入力端子、８は比較結果出力端子である
。
器の回路図である。図１に示すように、チョッパ型比較
器は、インバータ１の入力端および出力端の間に第１の
スイッチ手段となるスイッチ５を接続しインバータ１の
入力端に第１のコンデンサとなるコンデンサ２を接続し
た交流結合アンプ１０と、この交流結合アンプ１０の入
力端に並列接続した第２および第３のスイッチ手段とな
るスイッチ３，４と、インバータ１の入力端および接地
端子の間に介挿した第２のコンデンサとなるコンデンサ
９とを備えたものである。また、６は信号入力端子、７
は比較基準電圧入力端子、８は比較結果出力端子である
。
【００１５】このように構成したチョッパ型比較器の動
作を以下説明する。接地電位がＶｓｓ、コンデンサ２の
容量がＣ２、コンデンサ９の容量がＣ９であり、スイッ
チ３，５がオン、スイッチ４がオフしているとき、イン
バータ１のバイアス電圧Ｖｂとインバータ１の出力電圧
Ｖｏとインバータ１の入力電圧Ｖｉとは等しい。このと
きコンデンサ２に蓄えられている電荷量Ｑ２は
Ｑ２＝Ｃ２×（Ｖｂ−Ｖｓ）
（１５）となる。さらに、このと
きコンデンサ９に蓄えられている電荷量Ｑ９は Ｑ９＝Ｃ９×（Ｖｂ−Ｖｓｓ）
（１６）となる。次に
スイッチ５と３をオフにしてからスイッチ４をオンにす
る。このとき接地電位Ｖｓｓに＋ΔＶの変化が加わった
とき、バイアス電圧Ｖｂには＋ΔＶ／２の変化があらわ
れる。コンデンサ２の入力電圧Ｖａ′は比較基準電圧入
力端子７に与えられている比較基準電圧Ｖｒとなる。コ
ンデンサ２の充電電圧Ｖｃ′はインバータ１の入力電圧
Ｖｉと比較基準電圧Ｖｒとの差電圧、即ち
Ｖｃ′＝Ｖｉ−Ｖｒ
（１７）となる。したがって
コンデンサ２に蓄えられる電荷量Ｑ２′は Ｑ２′＝Ｃ２×（Ｖｉ−Ｖｒ）
（１８）また、コンデンサ
９に蓄えられる電荷量Ｑ９は Ｑ９′＝Ｃ９
×（Ｖｉ−（Ｖｓｓ＋ΔＶ）） （１９
）となる。ところが、コンデンサ２とインバータ１の入
力との接続点Ｘはスイッチ５がオフしているため、高イ
ンピ−ダンスであり、コンデンサ２の充放電は基本的に
は行われない。即ち、 Ｑ２＋Ｑ９＝Ｑ２′＋Ｑ９′
（２０）となる。故に、 Ｖｉ＝（Ｖｂ＋（Ｖｒ−Ｖｓ））×Ｃ２／
（Ｃ２＋Ｃ９） ＋ΔＶ×Ｃ９
／（Ｃ２＋Ｃ９） （２１）と
なる。ここで、 Ｃ２／Ｃ９＝ｎ
（２２）とおくと、 Ｖｉ＝（Ｖｂ＋（Ｖｒ−Ｖｓ））×ｎ／（
１＋ｎ） ＋ΔＶ／（１＋ｎ）
（２３
）となる。ここで、ｎ＝１となるようにＣ２およびＣ９
を設定すれば、 Ｖｉ＝Ｖｂ＋ΔＶ／２＋（Ｖｒ−Ｖｓ）／
２ （２４）となる。このとき、インバータ
１の動作点（バイアス点）Ｂは接地電位Ｖｓｓの変動に
より動作点Ｂ’（Ｖｂ＋ΔＶ／２）となっている。従っ
て、インバータ１のバイアス電圧と入力電圧Ｖｉとの差
電圧すなわち入力電圧変化ΔＶａ′は ΔＶａ ′＝Ｖｉ−（Ｖｂ＋ΔＶ／２）
＝（Ｖｒ−Ｖｓ）／２
（２５）となる。即
ち、図２に示すように、インバータ１の入力電圧変化は
（Ｖｒ−Ｖｓ）／２となり、この入力電圧変化が動作点
Ａ’に対して入力され、増幅が行われることになり接地
電位の変動による影響を受けないことになる。すなわち
、オフセット誤差をなくすことができる。
作を以下説明する。接地電位がＶｓｓ、コンデンサ２の
容量がＣ２、コンデンサ９の容量がＣ９であり、スイッ
チ３，５がオン、スイッチ４がオフしているとき、イン
バータ１のバイアス電圧Ｖｂとインバータ１の出力電圧
Ｖｏとインバータ１の入力電圧Ｖｉとは等しい。このと
きコンデンサ２に蓄えられている電荷量Ｑ２は
Ｑ２＝Ｃ２×（Ｖｂ−Ｖｓ）
（１５）となる。さらに、このと
きコンデンサ９に蓄えられている電荷量Ｑ９は Ｑ９＝Ｃ９×（Ｖｂ−Ｖｓｓ）
（１６）となる。次に
スイッチ５と３をオフにしてからスイッチ４をオンにす
る。このとき接地電位Ｖｓｓに＋ΔＶの変化が加わった
とき、バイアス電圧Ｖｂには＋ΔＶ／２の変化があらわ
れる。コンデンサ２の入力電圧Ｖａ′は比較基準電圧入
力端子７に与えられている比較基準電圧Ｖｒとなる。コ
ンデンサ２の充電電圧Ｖｃ′はインバータ１の入力電圧
Ｖｉと比較基準電圧Ｖｒとの差電圧、即ち
Ｖｃ′＝Ｖｉ−Ｖｒ
（１７）となる。したがって
コンデンサ２に蓄えられる電荷量Ｑ２′は Ｑ２′＝Ｃ２×（Ｖｉ−Ｖｒ）
（１８）また、コンデンサ
９に蓄えられる電荷量Ｑ９は Ｑ９′＝Ｃ９
×（Ｖｉ−（Ｖｓｓ＋ΔＶ）） （１９
）となる。ところが、コンデンサ２とインバータ１の入
力との接続点Ｘはスイッチ５がオフしているため、高イ
ンピ−ダンスであり、コンデンサ２の充放電は基本的に
は行われない。即ち、 Ｑ２＋Ｑ９＝Ｑ２′＋Ｑ９′
（２０）となる。故に、 Ｖｉ＝（Ｖｂ＋（Ｖｒ−Ｖｓ））×Ｃ２／
（Ｃ２＋Ｃ９） ＋ΔＶ×Ｃ９
／（Ｃ２＋Ｃ９） （２１）と
なる。ここで、 Ｃ２／Ｃ９＝ｎ
（２２）とおくと、 Ｖｉ＝（Ｖｂ＋（Ｖｒ−Ｖｓ））×ｎ／（
１＋ｎ） ＋ΔＶ／（１＋ｎ）
（２３
）となる。ここで、ｎ＝１となるようにＣ２およびＣ９
を設定すれば、 Ｖｉ＝Ｖｂ＋ΔＶ／２＋（Ｖｒ−Ｖｓ）／
２ （２４）となる。このとき、インバータ
１の動作点（バイアス点）Ｂは接地電位Ｖｓｓの変動に
より動作点Ｂ’（Ｖｂ＋ΔＶ／２）となっている。従っ
て、インバータ１のバイアス電圧と入力電圧Ｖｉとの差
電圧すなわち入力電圧変化ΔＶａ′は ΔＶａ ′＝Ｖｉ−（Ｖｂ＋ΔＶ／２）
＝（Ｖｒ−Ｖｓ）／２
（２５）となる。即
ち、図２に示すように、インバータ１の入力電圧変化は
（Ｖｒ−Ｖｓ）／２となり、この入力電圧変化が動作点
Ａ’に対して入力され、増幅が行われることになり接地
電位の変動による影響を受けないことになる。すなわち
、オフセット誤差をなくすことができる。
【００１６】なお、接地電位の変動がない場合のインバ
ータ１のバイアス電圧と入力電圧との差をΔＶａ、接地
電位の変動により入力オフセットが−ΔＶ／２発生した
場合のインバータ１のバイアス電圧と入力電圧との差を
ΔＶａ ′としたとき、出力電圧変化ΔＶｏは式（９）
により ΔＶｏ＝−Ｇ×ΔＶａ ＝−Ｇ（Ｖｒ−Ｖｓ）
（２６）となるべ
きであるが、接地電位の変動がある場合の出力電圧変化
ΔＶｏ′は ΔＶｏ′＝−Ｇ×ΔＶａ ′
＝−Ｇ（Ｖｒ−Ｖｓ）／２
（２７）となり、従来例の１／２に
なるため、インバータ１のゲインを上げることが必要と
なる。また、上述した例は、接地電位の変動が＋ΔＶの
場合であるが、これが−ΔＶであっても同じ動作をする
。
ータ１のバイアス電圧と入力電圧との差をΔＶａ、接地
電位の変動により入力オフセットが−ΔＶ／２発生した
場合のインバータ１のバイアス電圧と入力電圧との差を
ΔＶａ ′としたとき、出力電圧変化ΔＶｏは式（９）
により ΔＶｏ＝−Ｇ×ΔＶａ ＝−Ｇ（Ｖｒ−Ｖｓ）
（２６）となるべ
きであるが、接地電位の変動がある場合の出力電圧変化
ΔＶｏ′は ΔＶｏ′＝−Ｇ×ΔＶａ ′
＝−Ｇ（Ｖｒ−Ｖｓ）／２
（２７）となり、従来例の１／２に
なるため、インバータ１のゲインを上げることが必要と
なる。また、上述した例は、接地電位の変動が＋ΔＶの
場合であるが、これが−ΔＶであっても同じ動作をする
。
【００１７】このようにインバータ１の入力端および接
地間に介挿したコンデンサ９により、接地電位の変動に
よりインバータ１の動作点が変動しても、インバータの
入力電圧Ｖｉにも接地電位の変化を与えることによって
、インバータ１の入力電圧変化ΔＶａ ′における接地
電位の変動による影響をなくすことができる。すなわち
、コンデンサ２により接地電位の変動によるインバータ
１の動作点の電圧変動を吸収することができる。したが
って、接地電位の変動によるオフセット誤差の発生を防
止したチョッパ型比較器を得ることができる。
地間に介挿したコンデンサ９により、接地電位の変動に
よりインバータ１の動作点が変動しても、インバータの
入力電圧Ｖｉにも接地電位の変化を与えることによって
、インバータ１の入力電圧変化ΔＶａ ′における接地
電位の変動による影響をなくすことができる。すなわち
、コンデンサ２により接地電位の変動によるインバータ
１の動作点の電圧変動を吸収することができる。したが
って、接地電位の変動によるオフセット誤差の発生を防
止したチョッパ型比較器を得ることができる。
【００１８】
【発明の効果】この発明のチョッパ型比較器によれば、
交流結合アンプを構成するインバータの入力端および接
地端子間に介挿した第２のコンデンサにより、接地電位
の変動によるインバータの動作点の電圧変動を吸収する
ことができる。したがって、接地電位の変動によるオフ
セット誤差の発生を防止することができ、比較精度が向
上したチョッパ型比較器を得ることができる。
交流結合アンプを構成するインバータの入力端および接
地端子間に介挿した第２のコンデンサにより、接地電位
の変動によるインバータの動作点の電圧変動を吸収する
ことができる。したがって、接地電位の変動によるオフ
セット誤差の発生を防止することができ、比較精度が向
上したチョッパ型比較器を得ることができる。
【００１９】その結果、このチョッパ型比較器をＡ／Ｄ
変換器に用いた場合、接地電位の変動による精度の悪化
を防ぐことができるばかりでなく、Ａ／Ｄ変換器を使用
する電圧環境の緩和を図ることができ、取り扱いを容易
にすることができる。また、この発明のチョッパ型比較
器は全並列型Ａ／Ｄ変換器はもとより直並列型Ａ／Ｄ変
換器に対しても用いることができる。
変換器に用いた場合、接地電位の変動による精度の悪化
を防ぐことができるばかりでなく、Ａ／Ｄ変換器を使用
する電圧環境の緩和を図ることができ、取り扱いを容易
にすることができる。また、この発明のチョッパ型比較
器は全並列型Ａ／Ｄ変換器はもとより直並列型Ａ／Ｄ変
換器に対しても用いることができる。
【図１】図１はこの発明の一実施例のチョッパ型比較器
の回路図である。
の回路図である。
【図２】図２はこの発明の一実施例のチョッパ型比較器
を構成するインバータの入力電圧Ｖｉと出力電圧Ｖｏと
の関係を示す図である。
を構成するインバータの入力電圧Ｖｉと出力電圧Ｖｏと
の関係を示す図である。
【図３】図３は従来のチョッパ型比較器の構成を示す回
路図である。
路図である。
【図４】図４はチョッパ型比較器の動作を説明するため
のインバータの入力電圧Ｖｉと出力電圧Ｖｏとの関係を
示す図である。
のインバータの入力電圧Ｖｉと出力電圧Ｖｏとの関係を
示す図である。
【図５】図５は従来のチョッパ型比較器を構成するイン
バータのインバータの入力電圧Ｖｉと出力電圧Ｖｏとの
関係を示す図である。
バータのインバータの入力電圧Ｖｉと出力電圧Ｖｏとの
関係を示す図である。
１ インバータ
２ コンデンサ（第１のコンデンサ）３
スイッチ（第１のスイッチ手段）４ スイッチ（
第２のスイッチ手段）５ スイッチ（第３のスイ
ッチ手段）９ コンデンサ（第２のコンデンサ）
１０ 交流結合アンプ
スイッチ（第１のスイッチ手段）４ スイッチ（
第２のスイッチ手段）５ スイッチ（第３のスイ
ッチ手段）９ コンデンサ（第２のコンデンサ）
１０ 交流結合アンプ
Claims (1)
- 【請求項１】 インバータの入力端および出力端の間
に第１のスイッチ手段を接続し前記インバータの入力端
に第１のコンデンサを接続した交流結合アンプと、この
交流結合アンプの入力端に並列接続した第２および第３
のスイッチ手段と、前記インバータの入力端および接地
端子間に介挿した第２のコンデンサとを備えたチョッパ
型比較器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8801891A JPH04319811A (ja) | 1991-04-19 | 1991-04-19 | チョッパ型比較器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8801891A JPH04319811A (ja) | 1991-04-19 | 1991-04-19 | チョッパ型比較器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04319811A true JPH04319811A (ja) | 1992-11-10 |
Family
ID=13931101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8801891A Pending JPH04319811A (ja) | 1991-04-19 | 1991-04-19 | チョッパ型比較器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04319811A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100341586B1 (ko) * | 1999-06-30 | 2002-06-22 | 박종섭 | 바이어스 회로 |
| US6657476B1 (en) | 2002-07-09 | 2003-12-02 | Honeywell International Inc. | AC-coupled sensor signal conditioning circuit |
-
1991
- 1991-04-19 JP JP8801891A patent/JPH04319811A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100341586B1 (ko) * | 1999-06-30 | 2002-06-22 | 박종섭 | 바이어스 회로 |
| US6657476B1 (en) | 2002-07-09 | 2003-12-02 | Honeywell International Inc. | AC-coupled sensor signal conditioning circuit |
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