JP3196020B2 - 半導体メモリ装置の可変遅延回路 - Google Patents

半導体メモリ装置の可変遅延回路

Info

Publication number
JP3196020B2
JP3196020B2 JP21186597A JP21186597A JP3196020B2 JP 3196020 B2 JP3196020 B2 JP 3196020B2 JP 21186597 A JP21186597 A JP 21186597A JP 21186597 A JP21186597 A JP 21186597A JP 3196020 B2 JP3196020 B2 JP 3196020B2
Authority
JP
Japan
Prior art keywords
signal
transconductor
input
delay circuit
inverter
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP21186597A
Other languages
English (en)
Other versions
JPH10107597A (ja
Inventor
キム チャン−スン
Original Assignee
エルジー セミコン カンパニー リミテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by エルジー セミコン カンパニー リミテッド filed Critical エルジー セミコン カンパニー リミテッド
Publication of JPH10107597A publication Critical patent/JPH10107597A/ja
Application granted granted Critical
Publication of JP3196020B2 publication Critical patent/JP3196020B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Pulse Circuits (AREA)
  • Networks Using Active Elements (AREA)
  • Dram (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置の
可変遅延回路(variable delay circuit)に関し、特にOT
A-C フィルタ(Operational Transconductor Amplifier-
Capacitor Filter) を利用して入力信号の遅延時間を調
整するようにした半導体メモリ装置の可変遅延回路に関
する。
【０００２】
【従来の技術】従来の半導体メモリ装置の遅延回路にお
いては、例えば、図４に示すように、Ｎ個の遅延素子1
〜N を直列に接続して構成されていた。それらＮ個の各
遅延素子は、図５に示すように、入力信号IN1 を反転し
て出力するインバータ10と、該インバータ10の出力が抵
抗15を介してドレイン端子に接続され、入力信号IN1 が
ゲート端子に印加され、ソース端子が接地されたNMOSト
ランジスタ20と、該NMOSトランジスタ20のドレイン端子
がゲート端子に接続され、ドレイン端子及びソース端子
に電源電圧Vcc が印加されるPMOSトランジスタ25と、NM
OSトランジスタ20のドレイン端子から出力される信号と
リセット信号RST との否定論理積を演算して出力信号OT
1 を発生するNANDゲート30と、入力信号IN1 をスイッチ
ングして直接出力信号OT1 として出力するスイッチSW1
と、を備えていた。
【０００３】このように構成された従来の回路の動作を
図６を用いて説明する。まず、図６(A) に示すように、
入力信号IN1 のレベルが上昇してローレベルからハイレ
ベルに遷移すると、インバータ10は入力信号IN1 を反転
し、ハイレベルからローレベルに遷移する信号を出力す
る。これと同時に、入力信号IN1 がNMOSトランジスタ20
のゲート端子に印加して該NMOSトランジスタ20がターン
オンされ、PMOSトランジスタ25に既に充電されていた以
前のデータ、即ち、電源電圧Vccが、NMOSトランジスタ2
0を通って接地電圧Vss に放電される。従って、ノードN
1はローレベルになり、NANDゲート30はノードN1の信号
によりハイレベルの出力信号OT1 を発生する。このよう
に入力信号IN1 の上昇時には、図６(B) に示すように、
PMOSトランジスタ25の放電がNMOSトランジスタ20を介し
て行われるため、その放電に要する所定の遅延時間D1だ
け入力信号IN1 が遅延される。
【０００４】一方、入力信号IN1 のレベルが下降してハ
イレベルからローレベルに遷移すると、前述した上昇時
とは逆に、NMOSトランジスタ20はローレベルに遷移した
入力信号IN1 によりターンオフされ、インバータ10はロ
ーレベルからハイレベルに遷移する信号を出力する。こ
の場合、入力信号IN1 の遷移過程で、PMOSトランジスタ
25は、ノードN1の電圧がハイレベルになるまで充電す
る。そして、入力信号IN1 の遷移が終わってノードN1が
ハイレベルになると、NANDゲート30は、ノードN1のハイ
レベル信号とリセット端子から入力するハイレベルのリ
セット信号RST との否定論理績を演算してローレベルの
出力信号OT1 を発生する。このように、入力信号IN1 の
下降時には、出力信号OT1 のレベルが抵抗15及びPMOSト
ランジスタ25の２つの素子により左右されるようにな
り、図６(B) に示したように、遅延時間D2だけ入力信号
IN1 が遅延される。この入力信号IN1 の下降時の遅延時
間D2は、上昇時の遅延時間D1よりも長くなる。
【０００５】なお、入力信号IN1 の遅延を要しない場合
には、入力端子とNANDゲート30の出力端子間に連結され
たスイッチSW1 をオン状態にすることで、入力信号IN1
が上記の遅延経路を経ずに直接出力される。
【０００６】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の半導体メモリ装置の遅延回路においては、電
源電圧Vcc の変化に敏感な抵抗15及びPMOSトランジスタ
25の作用により入力信号IN1 を遅延させるようになって
いるため、その遅延時間が不安定になるという欠点があ
る。特に、５ns以上の遅延時間を得る場合には、該遅延
時間が一層不正確になるという不都合な点があった。ま
た、より長い遅延時間を確保するためには、更に多くの
遅延素子を直列に接続しなければならず、本回路の高集
積化が難しくなるという問題点もあった。
【０００７】本発明は上記の点に着目してなされたもの
で、調整可能な安定した遅延時間を実現すると共に、簡
略な構成により回路の高集積化を図ることのできる半導
体メモリ装置の可変遅延回路を提供することを目的とす
る。
【０００８】
【課題を解決するための手段】このような本発明の目的
を達成するため、請求項１に記載の発明は、アナログ信
号を反転して出力するCMOSインバータと、該CMOSインバ
ータの出力信号を遅延させる第１および第２トランスコ
ンダクターと、該第１および第２トランスコンダクター
の各出力端子にそれぞれ並列に接続された複数のキャパ
シタと、前記第１および第２トランスコンダクターによ
り遅延された信号を反転して出力する第１インバータ
と、を含んだ半導体メモリ装置の可変遅延回路におい
て、前記第１および第２トランスコンダクターに対して
制御電圧を共通に印加して相互コンダクタンスを変化さ
せることで前記アナログ信号の遅延時間を調整するよう
に構成される。
【０００９】かかる構成によれば、入力されるアナログ
信号がCMOSインバータで反転されて第１および第２トラ
ンスコンダクターに出力される。第１および第２トラン
スコンダクターでは、各々の相互コンダクタンスが制御
電圧に応じて制御されることでそれぞれの出力電流が変
化し、各トランスコンダクターからの出力電流に従って
各キャパシタによる遅延時間が定まる。このようにして
遅延された信号が第１インバータで反転されて出力され
るようになる。
【００１０】また、請求項２に記載の発明では、請求項
１に記載の発明の具体的な構成として、前記第１および
第２トランスコンダクターは、互いに直列に接続され、
前段のトランスコンダクターの出力信号が後段のトラン
スコンダクターの非反転端子に入力され、後段のトラン
スコンダクターから前記第１インバータに入力される信
号が前段および後段のトランスコンダクターの各反転端
子に共通にフィードバックされるものとする。
【００１１】
【００１２】更に、請求項３に記載の発明では、請求項
１に記載の発明において、前記第１トランスコンダクタ
ーと前記第２トランスコンダクターとの間のノードに並
列に接続された第３トランスコンダクターおよび第２イ
ンバータを備え、前記各キャパシタの寄生特性を低減す
るようにする。
【００１３】かかる構成によれば、第３トランスコンダ
クター及び第２インバータによって、第１、２トランス
コンダクターの各出力ノードにおける静電容量の均衡が
とられるようになり、各キャパシタの寄生特性が低減さ
れる。
【００１４】
【００１５】
【発明の実施の形態】以下、本発明の実施形態について
図面を用いて説明する。図１は、第１の実施形態に係る
半導体メモリ装置の可変遅延回路の構成を示すブロック
である。図１において、本可変遅延回路は、ディジタル
入力信号をアナログ信号に変換してバッファーリングす
る入力バッファー100と、該入力バッファー100から出力
したアナログ信号を所定の時間遅延させるアナログ遅延
回路200と、該アナログ遅延回路200から出力したアナロ
グ信号をディジタル信号に変換してバッファーリングす
る出力バッファー300と、から構成される。
【００１６】アナログ遅延回路200は、図２に示すよう
に、電源電圧VDDが抵抗40を介してソース端子に印加さ
れ、入力バッファー100から出力したアナログ信号ADIが
ゲート端子に印加されるPMOSトランジスタ45、及びPMOS
トランジスタ45のドレイン端子がノードN2を経てドレイ
ン端子に接続され、PMOSトランジスタ45のゲート端子と
同様に入力バッファー100から出力したアナログ信号ADI
がゲート端子に印加され、ソース端子が抵抗55を介して
接地されるNMOSトランジスタ50を備えたCMOSインバータ
400と、該CMOSインバータ400からの出力がノードN2を通
って非反転端子に入力され、制御電圧VCに応じて相互コ
ンダクタンスが制御される第１トランスコンダクター60
と、該第１トランスコンダクター60の出力信号がノード
N3を介して入力され、制御電圧VCに応じて相互コンダク
タンスが制御される第２トランスコンダクター65と、そ
れら第１、２トランスコンダクター60,65間のノードN3
に一端が接続され、他端が接地された第１キャパシタ70
と、第２トランスコンダクター65の出力信号がノードN4
を介して入力される第１インバータ80と、第２トランス
コンダクター65と第１インバータ80との間のノードN4に
一端が接続され、他端が接地された第２キャパシタ75
と、から構成される。
【００１７】第１、２トランスコンダクター60,65 は、
それぞれ制御端子であるゲート端子に制御電圧VCが印加
され、該制御電圧VCに応じて後述する相互コンダクタン
スGmが制御されて、該相互コンダクタンスGm及び入力端
子間の電圧差に比例した電流を出力する。更に、第２ト
ランスコンダクター65の出力はノードN4を通った後、第
１、２トランスコンダクター60,65 の各反転端子にそれ
ぞれフィードバックされる。
【００１８】次に、第１の実施形態の動作について説明
する。まず、ディジタル信号が外部から入力バッファー
100 に入力すると、入力されたディジタル信号は入力バ
ッファー100 によりアナログ信号に変換されバッファー
リングされてアナログ遅延回路200 に印加される。ここ
で、入力アッファー部100 でディジタル信号がアナログ
信号に変換されバッファーリングされるということは、
ディジタル信号の、例えば“０”から電源電圧Vcc レベ
ルまでのスウィング範囲が“０”から電源電圧Vcc レベ
ル間のアナログ信号のスウィングに変換されバッファー
リングされるということを意味する。
【００１９】そして、アナログ遅延回路200 は、入力バ
ッファー100 で変換されバッフアーリングされたアナロ
グ信号ADI を、外部から印加される制御電圧VCに基づい
て所定時間遅延した後、該遅延された信号ADO を出力バ
ッファー部300 に出力する。出力バッファー部300 は、
アナログ遅延回路200 で遅延された信号ADO をディジタ
ル信号に変換しバッファーリングして出力する。
【００２０】ここで、アナログ遅延回路200 の遅延動作
を詳しく説明する。図２に示したように、アナログ遅延
回路200 はOTA-C フィルタを構成する。このOTA-C フィ
ルタは２次ベッセルMFD ローパスフィルタ(2nd oder Be
ssel Maximally Flat Dealy Low Pass Filter)の特性を
有するように構成された回路であって、周波数に関係な
く一定の遅延時間を確保することができるものである。
この２次ベッセルMFD ローパスフィルタの特性は、以下
に示す式(1) 〜式(3) で表示される。
【００２１】一般のｎ次ベッセル関数は次の式(1) にて
表示される。 Hn(S) ＝b0／(Sn ＋b n-1Sn-1 …＋b1S ＋b0） …(1) ここで、本実施形態の可変遅延回路は２次ベッセルMFD
ローパスフィルタに構成されたものであるため、OTA ー
C フィルタの伝達関数H(S)は、２次伝達関数の一般式で
ある次の式(2) で示される。
【００２２】 H(S)＝W0 2 ／｛S2＋(W0/Q0)S＋W0｝ …(2) ただし、b0＝W0であり、b1＝W0/Q0 である。なお、W0を
共振周波数とし、Q0をクォリティファクター(Quality f
actor)とする。ここで、各トランスコンダクター60,65
の相互コンダクタンスをGm、第１キャパシタ70の静電容
量をC1、第２キャパシタ75の静電容量をC2として、上記
の式(2) に共振周波数W0＝Gm/(C1C2)1/2と、クォリティ
ファクターQ0＝C1C2とを代入すると、次の式(3) のよう
になる。
【００２３】 H(S)＝(Gm2/C1C2)／｛S2＋(Gm/C2)S＋(Gm2/C1C2)｝ …(3) この式(3) に示すように、本実施形態の伝達関数H(S)
は、トランスコンダクターの相互コンダクタンスGmと直
接に関連する。相互コンダクタンスGmは、抵抗の逆数で
あって、トランスコンダクターのゲインファクタ(gain
factor) β、ゲート電圧Vgs 、及びしきい電圧Vtを用い
て次の式(4) で示される。
【００２４】Gm＝β(Vgs−Vt) …(4) 式(4) に示すように、相互コンダクタンスGmは、ゲート
電圧Vgs としきい電圧Vtとの差に比例し、本実施形態に
おいては、ゲート電圧Vgs が制御電圧VCであるため、ト
ランスコンダクター60,65 の各相互コンダクタンスGmは
制御電圧VCに比例する。
【００２５】また、各トランスコンダクター60,65 の出
力電流は、非反転端子への入力電圧をVin + とし、反転
端子への入力電圧をVin - として、次の式(5) で示され
る。 I0＝Gm(Vin+ −Vin - ) …(5) 式(5) に示すように、各トランスコンダクター60,65 の
出力電流は相互コンダクタンスGmの値に比例する。した
がって、制御電圧VCが高く印加されるに連れて相互コン
ダクタンスGmの値が大きくなり、各トランスコンダクタ
ー60,65 の出力電流も多く流れるため、キャパシタ70,7
5 の充電時間が短くなって、その分だけ出力信号ADO の
遅延時間が短くなる。ここでは、入力電圧Vin + と入力
電圧Vin - との差が正(+) である場合には、電流は正方
向に流れ、その差が負(-) である場合には、電流は逆方
向に流れる。
【００２６】このように第１の実施形態では、アナログ
遅延回路200 をOTA-C フィルタの構成としたことによっ
て、制御電圧VCに応じて遅延時間が制御されるようにな
るため、入力信号の遅延時間を安定して正確に調整する
ことができる。また、従来のように長い遅延時間を確保
するのに多くの遅延素子を接続するような必要がないた
め、小さな回路面積にて比較的広範囲な遅延時間を実現
する回路を提供できる。
【００２７】ところで、第１の実施形態においては、ノ
ードN3に連結された第１キャパシタ70とノードN4に連結
された第２キャパシタ75の静電容量が不均衡になって寄
生特性が発生し、この寄生特性により遅延特性が不正確
になる可能性が考えられる。上記の寄生特性を数式的に
説明すると、第１キャパシタ70の静電容量C1、第２キャ
パシタ75の静電容量C2を用い、また、各トランスコンダ
クターの非反転入力端子の静電容量をCvin+ 、反転入力
端子の静電容量をCvin- 、出力端子ADO の静電容量をCo
ut、インバータ80の静電容量をCinvとするとき、ノード
N3から見た全体の静電容量C3は、次の式(6) に示したよ
うになり、ノードN4から見た全体の静電容量C4は、式
(7) に示すようになる。
【００２８】C3＝C1＋１×Cvin01＋１×Cout …(6) C4＝C2＋２×Cvin- ＋１×Cout＋23inv …(7) ここで、Cvin+ 及び Cvin- はその値が同様であるため
Cvinで表すと、式(6) 及び式(7) は、それぞれ次の式
(8) 及び式(9) のようになり、ノードN3とノードN4間の
静電容量間の値が不均衡になることがわかる。
【００２９】C3＝C1＋１×Cvin＋１×Cout …(8) C4＝C2＋２×Cvin＋１×Cout＋23inv …(9) そこで、第２の実施形態は、上記の寄生特性を低減させ
た回路について説明する。図３は、第２の実施形態にお
けるアナログ遅延回路の一部分の構成を示す図である。
ただし、第１の実施形態の構成と同一の部分には同じ符
号を付して説明を省略する。なお、第２の実施形態に係
る回路全体の構成は、上記図１に示した第１の実施形態
の構成と同様であり、アナログ遅延回路200 に寄生特性
を低減させる対策を施したものである。
【００３０】図３に示すように、第２の実施形態のアナ
ログ遅延回路は、上記図２に示した第１の実施形態のア
ナログ遅延回路200の構成に追加して、寄生特性を減ら
すため、第１キャパシタ70の一端がノードN3を介して非
反転端子に接続され、反転端子が接地され、ゲート端子
には制御電圧VCが印加され、出力端子が接地される第３
トランスコンダクター90と、前記ノードN3に入力端子が
接続され、出力端子が接地された第２インバータ85と、
が備えられる。なお、図３では、入力側のCMOSインバー
タ400等の構成が省略されている。
【００３１】このような回路構成とすることで、ノード
N3での全体の静電容量C3がノードN4での全体の静電容量
C4と同様になる。したがって、第２の実施形態によれ
ば、寄生特性による影響が低減されるため、本遅延回路
の信頼性の向上を図ることができる。
【００３２】
【発明の効果】以上説明したように、本発明のうちの請
求項１または２に記載した半導体メモリ装置の可変遅延
回路は、CMOSインバータからの信号を第１および第２ト
ランスコンダクターで制御電圧に基づいて所定の時間遅
延させて、第１インバータを介して出力させる構成とし
たことによって、入力信号の遅延時間を安定して正確に
調整することができる。また、従来のように長い遅延時
間を確保するのに多くの遅延素子を接続するような必要
がないため、小さな回路面積にて比較的広範囲な遅延時
間を実現でき、回路の高集積化を図ることもできる。
【００３３】また、請求項４又は５に記載の発明は、上
記の効果に加えて、アナログ遅延部に第３相互コンダク
タンス制御手段及び第２インバータを設けたことによっ
て、寄生特性の影響が低減されるため、本可変遅延回路
の信頼性の向上を図ることが可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体メモリ装
置の可変遅延回路の構成を示すブロック図である。
【図２】同上第１の実施形態のアナログ遅延回路の構成
を示す図である。
【図３】本発明の第２の実施形態に係るアナログ遅延回
路の一部の構成を示す図である。
【図４】従来の半導体メモリ装置の遅延回路のブロック
図である。
【図５】従来の各遅延素子の詳細な回路図である。
【図６】従来の各遅延素子における入出力信号波形を示
す図で、(A) は入力信号波形図、(B) は出力信号波形図
である。
【符号の説明】
100 入力バッファー 200 アナログ遅延回路 300 出力バッファー 400 CMOS インバータ 60 第１トランスコンダクター 65 第２トランスコンダクター 70 第１キャパシタ 75 第２キャパシタ 80 第１インバータ 85 第２インバータ 90 第３トランスコンダクター
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 5/13 G11C 27/00 101

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】アナログ信号を反転して出力するCMOSイン
    バータと、 該CMOSインバータの出力信号を遅延させる第１および第
    ２トランスコンダクターと、 該第１および第２トランスコンダクターの各出力端子に
    それぞれ並列に接続された複数のキャパシタと、 前記第１および第２トランスコンダクターにより遅延さ
    れた信号を反転して出力する第１インバータと、を含ん
    だ半導体メモリ装置の可変遅延回路において、 前記第１および第２トランスコンダクターに対して制御
    電圧を共通に印加して相互コンダクタンスを変化させる
    ことで前記アナログ信号の遅延時間を調整するように構
    成されたことを特徴とする半導体メモリ装置の可変遅延
    回路。
  2. 【請求項２】前記第１および第２トランスコンダクター
    は、互いに直列に接続され、前段のトランスコンダクタ
    ーの出力信号が後段のトランスコンダクターの非反転端
    子に入力され、後段のトランスコンダクターから前記第
    １インバータに入力される信号が前段および後段のトラ
    ンスコンダクターの各反転端子に共通にフィードバック
    されることを特徴とする請求項１記載の半導体メモリ装
    置の可変遅延回路。
  3. 【請求項３】前記第１トランスコンダクターと前記第２
    トランスコンダクターとの間のノードに並列に接続され
    た第３トランスコンダクターおよび第２インバータを備
    え、前記各キャパシタの寄生特性を低減するようにした
    ことを特徴とする請求項１記載の半導体メモリ装置の可
    変遅延回路。
JP21186597A 1996-08-06 1997-08-06 半導体メモリ装置の可変遅延回路 Expired - Fee Related JP3196020B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR32703/1996 1996-08-06
KR1019960032703A KR100206929B1 (ko) 1996-08-06 1996-08-06 반도체 메모리 장치의 가변 지연 회로

Publications (2)

Publication Number Publication Date
JPH10107597A JPH10107597A (ja) 1998-04-24
JP3196020B2 true JP3196020B2 (ja) 2001-08-06

Family

ID=19468889

Family Applications (1)

Application Number Title Priority Date Filing Date
JP21186597A Expired - Fee Related JP3196020B2 (ja) 1996-08-06 1997-08-06 半導体メモリ装置の可変遅延回路

Country Status (3)

Country Link
US (1) US5982214A (ja)
JP (1) JP3196020B2 (ja)
KR (1) KR100206929B1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6404474B1 (en) 1998-07-24 2002-06-11 Nec Corporation Horizontal electric field LCD with increased capacitance between pixel and common electrodes

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69710593D1 (de) * 1997-12-23 2002-03-28 St Microelectronics Srl Vorwärtsgekoppelte Struktur mit programmierbaren Nullstellen zur Synthese von zeitkontinuierlichen Filtern, Verzögerungsleitungen und dergleichen
US6307417B1 (en) 1999-08-24 2001-10-23 Robert J. Proebsting Integrated circuit output buffers having reduced power consumption requirements and methods of operating same
JP2001332693A (ja) * 2000-05-23 2001-11-30 Nec Corp バッファ回路ブロック及びこれを用いた半導体集積回路装置の設計方法
US6549042B2 (en) 2000-06-23 2003-04-15 Integrated Device Technology, Inc. Complementary data line driver circuits with conditional charge recycling capability that may be used in random access and content addressable memory devices and method of operating same
US7528587B2 (en) * 2005-12-27 2009-05-05 Linear Technology Corporation Switched converter with variable peak current and variable off-time control
US7760012B1 (en) * 2008-11-20 2010-07-20 Opris Ion E High linearity gmC filter
US9304154B1 (en) * 2013-03-04 2016-04-05 Google Inc. Dynamic measurements of pulse peak value

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62226499A (ja) * 1986-03-27 1987-10-05 Toshiba Corp 遅延回路
US4821003A (en) * 1987-01-19 1989-04-11 Elmec Corporation Electromagnetic variable delay line with linear compensation
JPS63238713A (ja) * 1987-03-26 1988-10-04 Oki Electric Ind Co Ltd 遅延回路
US4771196A (en) * 1987-08-05 1988-09-13 California Institute Of Technology Electronically variable active analog delay line
US4801827A (en) * 1987-11-02 1989-01-31 Tektronix, Inc. Adjustable delay element for digital systems
KR970005124B1 (ko) * 1991-08-14 1997-04-12 가부시끼가이샤 아드반테스트 가변지연회로
JPH0575386A (ja) * 1991-09-18 1993-03-26 Fujitsu Ltd 遅延回路
JP2576366B2 (ja) * 1993-06-23 1997-01-29 日本電気株式会社 可変遅延バッファ回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6404474B1 (en) 1998-07-24 2002-06-11 Nec Corporation Horizontal electric field LCD with increased capacitance between pixel and common electrodes

Also Published As

Publication number Publication date
US5982214A (en) 1999-11-09
KR19980013966A (ko) 1998-05-15
KR100206929B1 (ko) 1999-07-01
JPH10107597A (ja) 1998-04-24

Similar Documents

Publication Publication Date Title
US7154289B2 (en) Input buffer with automatic switching point adjustment circuitry, and synchronous dram device including same
JP3741899B2 (ja) データのデューティサイクルを補正するデューティサイクル補正回路及びその方法、デューティサイクル補正回路を有するメモリ集積回路
JPH01137817A (ja) 遅延回路
JP3109560B2 (ja) ばらつき補償技術による半導体集積回路
USRE40053E1 (en) Delay circuit having delay time adjustable by current
US9785177B1 (en) Symmetrical positive and negative reference voltage generation
JP3196020B2 (ja) 半導体メモリ装置の可変遅延回路
JPH0159772B2 (ja)
JPH08335881A (ja) 相補型電流源回路
US7932764B2 (en) Delay circuit with constant time delay independent of temperature variations
JP2968826B2 (ja) カレントミラー型増幅回路及びその駆動方法
US6614278B2 (en) Pulsed signal transition delay adjusting circuit
US20070069762A1 (en) Input buffer with automatic switching point adjustment circuitry, and synchronous DRAM device including same
US6696884B1 (en) Method and apparatus to achieve long time constants with a small MOS gate capacitor
EP0342735B1 (en) Circuit for generating a pulse-shaped signal
JP3859544B2 (ja) データ受信回路
US6563374B1 (en) Positive and negative current feedback to vary offset in variable-offset amplifier circuits
WO1996038912A1 (fr) Circuit a retard variable
US4499428A (en) IC Delay conversion operational amplifier
US10461749B1 (en) Ground intermediation for inter-domain buffer stages
JP2550889B2 (ja) 積分器
JPH09135157A (ja) パワーオンリセット回路
JP2001339275A (ja) フィルタ回路とこれを用いた検波回路
JPH06291626A (ja) パルス幅調整回路
KR900000486B1 (ko) 씨모오스 시간 지연회로

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080608

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090608

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100608

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110608

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120608

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130608

Year of fee payment: 12

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees