KR19980013966A

KR19980013966A - 반도체 메모리 장치의 가변 지연 회로

Info

Publication number: KR19980013966A
Application number: KR1019960032703A
Authority: KR
Inventors: 김창선
Original assignee: 문정환; 엘지반도체 주식회사
Priority date: 1996-08-06
Filing date: 1996-08-06
Publication date: 1998-05-15
Also published as: JP3196020B2; KR100206929B1; US5982214A; JPH10107597A

Abstract

본 발명은 반도체 메모리 장치의 지연 회로에 관한 것으로, 특히 오티에이-씨 필터를 이용하여 공정이나 외부 전원 전압의 변화 시에도 입력 신호의 가변 지연이 가능하도록 하는 메모리 회로에서의 지연 회로에 적합하도록 된 반도체 메모리 장치의 가변 지연 회로에 관한 것이다. 이를 위하여 본 발명은 디지탈 신호를 아날로그 신호로 변환하고 버퍼링하는 입력 버퍼부와, 상기 입력 버퍼부로부터 인가된 아날로그 신호를 제어 전압에 의해 구동되는 전류 값이 변환하는 트랜스콘덕터를 통하여 지연시키는 아날로그 지연부와, 상기의 아날로그 지연부에서 소정 시간 지연된 아날로그 신호를 디지탈 신호로 변환하고 버퍼링하는 출력 버퍼부와, 상기 아날로그 지연부에서 각 트랜스콘덕터의 출력에 연결된 커패시터의 기생 효과를 줄이기 위하여 복수 개의 트랜스콘덕터 사이에 또 다른 트랜스콘덕터와 인버터를 연결하는 것을 추가로 포함하여 구성된다.

Description

반도체 메모리 장치의 가변 지연 회로

도 1은 종래의 반도체 메모리 장치의 지연 회로의 블럭도.

도 2는 도 1에서의 각 지연 소자의 상세 회로도.

도 3은 도 2에 대한 파형도로,

(A)는 입력 파형도,

(B)는 출력 파형도.

도 4는 본 발명에 따른 반도체 메모리 장치의 가변 지연 회로의 블럭도.

도 5는 도 4의 아날로그 지연부의 일실시예의 상세 회로도.

도 6은 도 4의 아날로그 지연부의 타실시예의 상세 회로도.

*도면의 주요 부분에 대한 부호의 설명*

100:입력 버퍼부200:아날로그 지연부

300:출력 버퍼부40:제1저항

55:제2저항60:제1트랜스콘덕터

65:제2트랜스콘덕터70:제1커패시터

75:제2커패시터80:제1인버터

85:제2인버터90:제3트랜스콘덕터

본 발명은 반도체 메모리 장치의 가변 지연 회로(variable delay circuit)에 관한 것으로, 특히 오티에이-씨 필터(OTA-C:Operational Transconductor Amplifier Capacitor Filter)를 이용하여 공정이나 외부 입력 전압의 변화 시에도 입력 신호의 가변 지연이 가능하도록 한 반도체 메모리 장치의 가변 지연 회로에 관한 것이다.

도 1에서 도시되는 바와 같이, 종래의 반도체 메모리 장치의 지연 회로는 엔(N)개의 지연 소자(1~N)가 직렬로 연결되어 구성된다.

도 2에 도시된 바와 같이, 상기 각각의 지연 소자(1~N)는 입력 신호(IN1)를 인버팅하는 인버터(10)과, 그 인버터(10)의 출력이 저항(15)을 통하여 드레인에 연결되고, 상기 입력 신호(IN1)가 게이트에 인가되고, 소스가 접지 전압(Vss)을 입력 받는 NMOS 트랜지스터(20)와 상기 NMOS 트랜지스터(20)의 드레인이 게이트에 연결되고, 드레인과 소스에 전원 전압(Vcc)이 인가되는 PMOS 트랜지스터(25)와, 상기 NMOS 트랜지스터(20)의 드레인으로부터 인가되는 신호와, 리세트(RST) 신호를 낸딩하여 출력(OT1) 신호를 발생시키는 낸드 게이트(30)와, 상기 입력 신호(IN1)를 스위칭하여 상기 출력 신호(OT1)로서 발생시키는 스위치(SW1)로 구성된다.

이와 같이 구성된 종래의 반도체 메모리 장치의 지연 회로의 동작을 도 3을 참조하여 설명하면 다음과 같다.

먼저, (A)의 입력 파형에서, 입력 신호(IN1)의 상승 시에는 입력 신호가 로우(low) 레벨에서 하이(high) 레벨로 천이 되면, 인버터(10)는 상기 천이된 신호를 인버터하여 하이 레벨에서 로우 레벨로 천이 되는 신호를 출력하게 된다.

동시에, 상기 입력 신호(IN1)는 NMOS 트랜지스터(20)의 게이트에 직접 인가 되므로 NMOS 트랜지스터(20)는 그 천이된 하이 신호에 의해 턴온(turn-on) 되어 PMOS 트랜지스터(25)에 기충전되어 있던 이전의 데이터, 즉 전원 전압(Vcc)이 NMOS 트랜지스터(20)를 거쳐서 접지 전압(Vcc)으로 모두 방전된다. 따라서, 노드(N1)는 로우 레벨이 되고, 낸드 게이트(30)는 그 노드(N1)의 신호에 의해 하이 신호를 출력한다.

이와 같이, 입력 신호(IN1)의 상승 시에는 (B)의 출력 파형과 같이, PMOS 트랜지스터(25)의 방전이 NMOS 트랜지스터(20)를 거쳐서 빨리 이루어지므로 소정의 지연 시간(D1)이 걸리게 된다.

이후, 입력 신호(IN1)의 하강 시에는 그 신호의 상승 시와는 반대로 입력 신호(IN1)가 하이레벨에서 로우 레벨로 천이 되므로 NMOS 트랜지스터(20)는 그 천이된 신호에 의해 턴오프(turn-off)되고, 인버터(10)는 로우 레벨에서 하이 레벨로 천이 되는 신호를 출력하게 된다.

상기 입력 신호(IN1)의 천이 과정에서 PMOS 트랜지스터(25)는 노드(N1)의 전압이 하이 레벨이 될 때까지 충전을 하게 되고, 상기 입력 신호(IN1)의 천이 과정이 끝나서, 상기 노드(N1)가 하이 레벨이 되면, 상기 낸드 게이트(30)는 그 하이 레벨 신호와 리세트(RST) 단자에서 입력되는 하이 레벨 신호를 낸딩하여 로우 레벨 신호를 출력한다.

이와 같이, 상기 입력 신호(IN1)의 하강 시에 있어서, 출력 신호(OT1)는 저항(15)과 PMOS 트랜지스터(25)의 두 소자 모두에 의해 좌우되므로 입력 신호의 상승 시보다 더 많은 지연 시간이 소요되므로 상기 입력 신호(IN1)의 하강 시의 지연 시간(D2) 이 상승시의 지연 시간(D1) 보다 길게 된다.

만일, 지연 시간이 필요하지 않는 경우에는, 입력 단자와 낸드 게이트(30)의 출력 단자에 연결되어 있는 스위치(SW1)를 온(on)시켜 입력 신호가 지연 회로를 통하지 않고 직접 출력되게 한다.

그러나, 종래의 반도체 메모리 장치의 지연 회로는 공정과 전원 전압(Vcc)에 민감한 저항(15)과 PMOS 트랜지스터(25)를 이용하여 입력 신호를 지연함으로 인해 그 지연 시간이 불안정한 단점이 있고, 특히, 5ns 이상의 지연 시간을 얻고자 하는 경우에는 그 지연 시간이 더욱 부정확해지고, 보다 긴 지연 시간을 확보하기 위해서는 그 만큼의 많은 지연 소자를 직렬로 연결함으로 인해 고집적화를 어렵게 하는 문제점이 있었다.

따라서, 본 발명의 목적은 상기 종래 기술에서 공정이나 전원 전압에 따라 불안정한 지연시간과, 긴 지연 시간 확보에 있어서 많은 면적을 차지하는 등의 문제점을 해결하여, 회로 자체에서 지연 시간을 조정할 수 있는 반도체 메모리 장치의 가변 지연 회로를 제공하는 데 있다.

이하, 본 발명을 첨부된 도 4와 도 5 및 도 6을 참조하여 상세히 설명하면 다음과 같다.

본 발명은 도 4에서 도시된 바와 같이, 디지탈 입력 신호(IN1)를 아날로그 신호로 변환시키고 버퍼링하는 입력 버퍼부(100)와, 상기 입력 버퍼부(100)에서 출력된 아날로그 신호를 일정시간 지연시키는 아날로그 지연부(200)와, 상기 아날로그 지연부(200)에서 출력된 아날로그 신호를 다시 디지탈 신호로 변환시키고 버퍼링하는 출력 버퍼부(300)로 구성된다.

본 발명의 아날로그 지연부(200)의 상세 회로는 도 5에 도시된 바와 같이, 소스에 전원 전압(Vdd)이 저항(40)을 통하여 인가되고, 게이트에 상기 입력 버퍼부(100)로부터 출력된 아날로그 신호(ADI)가 인가되는 PMOS 트랜지스터(45)와, 드레인에 상기 PMOS 트랜지스터(45)의 드레인이 연결되고(N2), 게이트에 상기 PMOS 트랜지스터(45)의 게이트와 동일하게 상기 입력버퍼부(100)로부터 출력된 아날로그 신호(ADI)가 입력되고, 소스가 저항(55)을 거쳐 접지 전압(Vss)을 입력 받는 NMOS 트랜지스터(50)를 포함하는 CMOS 인버터(400)와, 상기 CMOS 인버터(400)의 출력(N2)을 비반전 단자로 입력 받는 제1트랜스콘덕터(60)와, 상기 제1트랜스콘덕터(60)의 출력(N3)을 비반전 단자로 입력 받는 제2트랜스콘덕터(65)와, 상기 제1트랜스콘덕터(60)와 상기 제2트랜스콘덕터(65)의 사이에 각각 병렬과 연결되는 제1커패시터(70)(N3)와, 상기 제2트랜스콘덕터(65)와 제1인버터(80) 사이에 병렬로 연결되는 제2커패시터(75)로 구성된다.

여기서, 제2트랜스콘덕터의 출력(N4)이 상기 제1, 제2트랜스콘덕터의 반전 단자로 공통으로 피드백 되어 입력되고, 제어 전압(CV)이 상기 두 트랜스콘덕터의 게이트에 공통으로 인가된다.

도 6은 상기와 같이 구성된 아날로그 지연부(200)의 기생효과(Parasitic Effect)를 줄이기 위한 회로로서, 상기 제1커패시터(70)가 연결되어 있는 노드(N3)를 비반전 단자로 입력 받고, 반전 단자로의 입력이 접지 전압이고, 게이트에는 제어 전압(CV)이 인가되고, 출력이 접지 전압에 연결되어 있는 제3트랜스콘덕터(90)와, 상기 노드(N3)가 입력이 되고, 출력이 접지 전압에 연결된 제2 인버터(85)로 구성된다.

이와 같이 구성된 본 발명에 의한 반도체 메모리 장치의 동작을 상세히 설명하면 다음과 같다.

먼저, 외부로부터 디지탈 신호가 입력 버퍼부(100)에 입력되면, 그 입력된 디지탈 신호는 상기 입력 버퍼부(100)에 의해 아날로그 신호로 변환되고 버퍼링 되어 아날로그 지연부(200)에 인가된다.

여기서, 상기 입력 버퍼부(100)에 의해 디지탈 신호가 아날로그 신호로 변환되고 버퍼링된다는 것은 0부터 전원 전압(Vcc)레벨인 디지탈 신호의 스위(swing) 범위를 0부터 전원 전압(Vcc)레벨 사이인 아날로그 신호의 스윙 범위로 변환되고 버퍼링된다는 것을 의미한다.

상기 아날로그 지연부(200)는 외부에서 인가되는 제어 전압(CV) 레벨에 따라 상기 입력 버퍼부를 통하여 변환되고 버퍼링된 아날로그 신호를 소정 시간 지연 시킨 후, 그 지연된 신호(ADO)를 출력 버퍼부(300)에 인가하고, 상기 출력 버퍼부(300)는 상기 아날로그 지연부(200)를 거쳐 지연된 신호(ADO)를 다지탈 신호로 변환하고 버퍼링하여 출력하게 된다.

여기서, 상기 아날로그 지연부(200)의 지연 동작을 좀 더 자세히 설명하면, 도 5에 도시된 바와 같이, 아날로그 지연부(200)는 오티에이-씨 필터로 구성되어 있고, 그 오티에이-씨 필터는 2차 베셀 엠에프티 로우 패스 필터(2nd order Bessel Maximally Flat Delay Low Pass Fillter)의 특성을 갖도록 구현된 회로이다.

상기 2차 베셀 엠에프디 로우 패스 필터의 특성을 다음 식(1) 내지 (3)을 통해 설명하기로 한다.

일반적인 n차 베셀 함수는 다음식(1)과 같이 표현된다.

여기서, 본 발명의 가변 지연 회로는 2차 베셀 로우 패스 필터로 구현된 것이므로 오티에이-씨 필터의 전달 함수는 2차 전달 함수의 일반식인 식(2)로 나타내진다. 베셀 로우 패스 필터는 주파수에 관계없이 일정한 지연 시간을 갖는 것이 그 특징이므로, 오티에이-씨 필터는 일정한 지연 시간을 확보할 수 있다.

여기서, b₀=W₀이고, b₁=W₀/Q₀이다. 식(2)에 공진 주파수인 W₀=Gm/C₁C₂와 콸리티 팩터(quality factor)인 Q₀=C₂/C₁를 대입하면, 식(3)과 같이 된다.

상기 식(3)에서 보이는 바와 같이, 본 발명의 전달 함수는 트랜스콘덕턴스와 직접 관련이 있고, 그 트랜스콘덕턴스는 저항의 역수로서 식(4)에 보이는 바와 같이, 게이트 전압과 접지 전압간의 전압(Vgs)과 문턱 전압(Vt)의 차이에 비례한다. 본 발명에서는 Vgs가 제어 전압(VC)에 비례하게 된다.

Gm =β(Vgs - Vt ) …………………… (4)

또한, 오티에이-씨 회로는 식(5)에서 보이는 바와 같이, 트랜스콘덕터에서 구동되는 출력 전류가 트랜스콘덕턴스의 값에 의해 정해지므로, 결국 출력되는 신호의 지연 시간은 제어 전압에 의해 결정되는 것이다. 즉, 제어 전압이 높게 인가될수록 Gm의 값이 커지고, 이에 따라 트랜스콘덕터의 출력 전류도 많이 흐르게 되므로 출력 신호는 그 만큼 덜 지연될 것이다.

I₀=Gm (Vin⁺- Vin^-) …………………… (5)

여기에서 Gm은 MOS 트랜지스터의 트랜스콘덕턴스이고, β는 MOS 트랜지스터의 게인 팩터(gain factor)이며, Vin⁺는 비반전 단자로의 입력 전압이고, Vin^-는 반전 단자로의 입력 전압이다. 만약, Vin⁺와 Vin^-의 차가 양이면 전류는 정방향으로 흐르게 되고, 그 두 전압의 차가 음이면 전류는 역방향으로 흐르게 된다.

그러나, 상기와 같이 회로 자체에서 지연 시간을 조절할 수 있게는 하였지만, 제1트랜스콘덕터(60)와 제2트랜스콘덕터(65) 사이에 기생 효과에 의해 지연 특성이 부정확해질 수 있으므로 그와 같은 문제점을 극복하기 위하여, 도 6과 같은 회로를 추가로 구현하여야 한다.

도 6에서는, 도 5의 노드(N3)에 제2인버터(85)와 제3트랜스콘덕터(90)를 추가하여, 제1커패시터(70)와 제2커패시터(75)의 커패시턴스가 동일하도록 하였다.

즉, 도 5에서 노드(N3)는 제1트랜스콘덕터(60)의 출력과 제2트랜스콘덕터(65)의 입력에 연결되어 있는 반면, 노드(N4)는 제2트랜스콘덕터(65)의 두 개의 입력에 연결되어 있으므로, 노드(N3)에 연결되어 있는 제1커패시터(70)와 노드(N4)에 연결되어 있는 제2커패시터(75)의 커패시턴스가 불균형을 이루어 기생 효과가 발생하게 된다.

상기와 같은 도 5에서의 기생 효과를 수식적으로 설명하면, 제1커패시터의 커패시턴스를 C₁, 제2커패시터의 커패시턴스를 C₂, 비반전 입력에서의 커패시턴스를 Cvin⁺, 반전 입력에서의 커패시턴스를 Cvin^-, 출력(ADO)에서의 커패시턴스를 Cout, 인버터(80)의 입력에서의 커패시턴스를 Cvin이라고 하면, 노드(N3)에서의 전체 커패시턴스(C₃)는 식(6)과 같이 되고, 노드(N4)에서의 전체 커패시턴스(C₄)는 식(7)과 같이 된다.

C₃= C₁+1 × Cvin⁺+1× Cout ……………………………(6)

C₄= C₂+2 × Cvin^-+1× Cout +Cinv ……………………(7)

여기서 Cvin⁺와 Cvin^-는 그 값이 같으므로 동일하게 Cvin으로 표시하면, 식(6)과 식(7)은 각각 식(8)과 식(9)와 같이 되어, 노드(N3)와 노드(N4)간의 커패시턴스의 값이 불균형을 이루고 있음을 알 수 있다.

C₃= C₁+1 × Cvin +1× Cout ………………………… (8)

C₄= C₂+2 × Cvin +1× Cout +Cinv …………………(9)

상기와 같은 기생 효과를 극복하여, 상기 두 커패시터(70 및 75)의 커패시턴스가 균형을 이루도록 제1트랜스콘덕터(60)와 제2트랜스콘덕터(65) 사이(즉, 노드(N3))에 제2인버터(85)와 제3트랜스콘덕터(90)를 추가로 연결하여, 노드(N3)에서의 전체 커패시턴스(C₃)가 노드(N4)에서 전체 커패시턴스(C₄)의 값과 동일하게 된다.

이와 같이, 본 발명은 제어 전압을 가변하여 원하는 지연 시간을 얻을 수 있도록 지연 회로를 설계함으로써, 공정에 의해 지연 시간이 불안정하게 움직이더라도 제어 전압으로 원래 얻고자 하였던 지연 값을 얻을 수 있고, 적은 면적에서도 비교적 넓은 범위의 지연 값을 얻을 수 있으므로 반도체 회로의 집적화에 적합하며, 가변 지연 회로에서 생길 수 있는 기생 효과도 아울러 해결함으로써 보다 완벽한 지연 회로를 구현하여 정확하게 얻고자 하는 지연 값을 확보할 수 있다.

Claims

입력되는 디지탈 신호를 아날로그 신호로 변환시키고, 버퍼링하여 출력하는 입력 버퍼부와;

상기 입력 버퍼부의 출력을 소정 시간 지연 시켜 출력하는 아날로그 지연부와;

상기 아날로그 지연부로부터 출력된 신호를 디지탈로 변환 시키고 버퍼링하여 출력하는 출력 버퍼부로 구성된 반도체 메모리 장치의 가변 지연 회로.
제1항에 있어서, 상기 아날로그 지연부는 입력 버퍼를 통하여 인가된 아날로그 신호를 인버팅하는 CMOS 인버터와, 그 CMOS 인버터의 출력 신호를 제어 전압에 따라 지연 시켜 출력 전류를 가변시키는 복수개의 트랜스콘덕터들과, 그 트랜스콘덕터들의 각각의 출력에 병렬로 연결된 복수개의 커패시터들과, 상기 트랜스콘덕터들을 거쳐 지연된 신호를 인버팅하여 출력시키기 위한 인버터를 포함하는 반도체 메모리 장치의 가변 지연 회로.
제2항에 있어서, 상기 트랜스콘덕터들은 서로 직렬 연결되고, 전단의 출력 신호를 비반전 단자로 입력 받으며, 상기 인버터에 입력되는 신호를 반전 단자로 귀환 입력 받는 것을 특징으로 하는 반도체 메모리 장치의 가변 지연 회로.
제2항에 있어서, 상기 커패시터들의 기생 효과를 제거하는 트랜스콘덕터와 인버터를 추가로 포함하는 반도체 메모리 장치의 가변 지연 회로.
제4항에 있어서, 상기 트랜스콘덕터와 인버터는 서로 직렬 연결된 복수 개의 트랜스콘덕터들 사이에 병렬 연결된 것을 특징으로 하는 반도체 메모리 장치의 가변 지연 회로.