JPH10107597A - 半導体メモリ装置の可変遅延回路 - Google Patents

半導体メモリ装置の可変遅延回路

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JPH10107597A
JPH10107597A JP9211865A JP21186597A JPH10107597A JP H10107597 A JPH10107597 A JP H10107597A JP 9211865 A JP9211865 A JP 9211865A JP 21186597 A JP21186597 A JP 21186597A JP H10107597 A JPH10107597 A JP H10107597A
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Abstract

(57)【要約】 【課題】本発明は外部電源電圧の変化時にも入力信号の
遅延を調整し、高集積メモリ素子に適用し得る半導体メ
モリ装置の可変遅延回路に関する。 【解決手段】ディジタル信号をアナログ信号に変換し、
該アナログ信号を所定時間遅延させてディジタル信号に
変換し、バッファーリングを行うようにして、寄生特性
を減らして高集積化を図り得るように半導体メモリ装置
の遅延回路を構成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置の
可変遅延回路(variable delay circuit)に関し、特にOT
A-C フィルタ(Operational Transconductor Amplifier-
Capacitor Filter) を利用して入力信号の遅延時間を調
整するようにした半導体メモリ装置の可変遅延回路に関
する。
【０００２】
【従来の技術】従来の半導体メモリ装置の遅延回路にお
いては、例えば、図４に示すように、Ｎ個の遅延素子1
〜N を直列に接続して構成されていた。それらＮ個の各
遅延素子は、図５に示すように、入力信号IN1 を反転し
て出力するインバータ10と、該インバータ10の出力が抵
抗15を介してドレイン端子に接続され、入力信号IN1 が
ゲート端子に印加され、ソース端子が接地されたNMOSト
ランジスタ20と、該NMOSトランジスタ20のドレイン端子
がゲート端子に接続され、ドレイン端子及びソース端子
に電源電圧Vcc が印加されるPMOSトランジスタ25と、NM
OSトランジスタ20のドレイン端子から出力される信号と
リセット信号RST との否定論理積を演算して出力信号OT
1 を発生するNANDゲート30と、入力信号IN1 をスイッチ
ングして直接出力信号OT1 として出力するスイッチSW1
と、を備えていた。
【０００３】このように構成された従来の回路の動作を
図６を用いて説明する。まず、図６(A) に示すように、
入力信号IN1 のレベルが上昇してローレベルからハイレ
ベルに遷移すると、インバータ10は入力信号IN1 を反転
し、ハイレベルからローレベルに遷移する信号を出力す
る。これと同時に、入力信号IN1 がNMOSトランジスタ20
のゲート端子に印加して該NMOSトランジスタ20がターン
オンされ、PMOSトランジスタ25に既に充電されていた以
前のデータ、即ち、電源電圧Vccが、NMOSトランジスタ2
0を通って接地電圧Vss に放電される。従って、ノードN
1はローレベルになり、NANDゲート30はノードN1の信号
によりハイレベルの出力信号OT1 を発生する。このよう
に入力信号IN1 の上昇時には、図６(B) に示すように、
PMOSトランジスタ25の放電がNMOSトランジスタ20を介し
て行われるため、その放電に要する所定の遅延時間D1だ
け入力信号IN1 が遅延される。
【０００４】一方、入力信号IN1 のレベルが下降してハ
イレベルからローレベルに遷移すると、前述した上昇時
とは逆に、NMOSトランジスタ20はローレベルに遷移した
入力信号IN1 によりターンオフされ、インバータ10はロ
ーレベルからハイレベルに遷移する信号を出力する。こ
の場合、入力信号IN1 の遷移過程で、PMOSトランジスタ
25は、ノードN1の電圧がハイレベルになるまで充電す
る。そして、入力信号IN1 の遷移が終わってノードN1が
ハイレベルになると、NANDゲート30は、ノードN1のハイ
レベル信号とリセット端子から入力するハイレベルのリ
セット信号RST との否定論理績を演算してローレベルの
出力信号OT1 を発生する。このように、入力信号IN1 の
下降時には、出力信号OT1 のレベルが抵抗15及びPMOSト
ランジスタ25の２つの素子により左右されるようにな
り、図６(B) に示したように、遅延時間D2だけ入力信号
IN1 が遅延される。この入力信号IN1 の下降時の遅延時
間D2は、上昇時の遅延時間D1よりも長くなる。
【０００５】なお、入力信号IN1 の遅延を要しない場合
には、入力端子とNANDゲート30の出力端子間に連結され
たスイッチSW1 をオン状態にすることで、入力信号IN1
が上記の遅延経路を経ずに直接出力される。
【０００６】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の半導体メモリ装置の遅延回路においては、電
源電圧Vcc の変化に敏感な抵抗15及びPMOSトランジスタ
25の作用により入力信号IN1 を遅延させるようになって
いるため、その遅延時間が不安定になるという欠点があ
る。特に、５ns以上の遅延時間を得る場合には、該遅延
時間が一層不正確になるという不都合な点があった。ま
た、より長い遅延時間を確保するためには、更に多くの
遅延素子を直列に接続しなければならず、本回路の高集
積化が難しくなるという問題点もあった。
【０００７】本発明は上記の点に着目してなされたもの
で、調整可能な安定した遅延時間を実現すると共に、簡
略な構成により回路の高集積化を図ることのできる半導
体メモリ装置の可変遅延回路を提供することを目的とす
る。
【０００８】
【課題を解決するための手段】このような本発明の目的
を達成するため、請求項１に記載の発明は、ディジタル
入力信号をアナログ信号に変換しバッファーリングして
出力する入力バッファー部と、制御電圧に応じて相互コ
ンダクタンスが制御されることに基づいて、前記入力バ
ッファー部からの出力信号を所定の時間遅延して出力す
るアナログ遅延部と、該アナログ遅延部からの出力信号
をディジタル信号に変換しバッファーリングして出力す
る出力バッファー部と、を備えて構成される。
【０００９】かかる構成によれば、入力信号が入力バッ
ファー部でディジタルからアナログに変換されバッファ
ーリングされてアナログ遅延部に出力される。アナログ
遅延部では、制御電圧に応じて相互コンダクタンスが制
御されることに基づいて、入力バッファー部からの信号
が所定の時間遅延され、この遅延されたアナログ信号
が、出力バッファー部でディジタル信号に変換されバッ
ファーリングされて出力されるようになる。
【００１０】また、請求項２に記載の発明では、請求項
１に記載の発明において、前記アナログ遅延部は、前記
入力バッファー部から出力されたアナログ信号を反転し
て出力するCMOSインバータと、該CMOSインバータからの
出力信号を入力し、制御端子に印加される制御電圧に応
じて相互コンダクタンスが制御されることで出力電流を
可変にした第１相互コンダクタンス制御手段と、該第１
相互コンダクタンス制御手段からの出力信号を入力し、
制御端子に印加される前記制御電圧に応じて相互コンダ
クタンスが制御されることで出力電流を可変にした第２
相互コンダクタンス制御手段と、前記第１相互コンダク
タンス制御手段の出力端子に一端が接続され、他端が接
地された第１キャパシタと、前記第２相互コンダクタン
ス制御手段の出力端子に一端が接続され、他端が接地さ
れた第２キャパシタと、前記第１、２相互コンダクタン
ス制御手段及び前記第１、２キャパシタによって前記所
定の時間遅延された信号を反転して出力する第１インバ
ータと、を備えるものとする。
【００１１】かかる構成によれば、入力バッファー部か
らの信号がCMOSインバータで反転されて第１相互コンダ
クタンス制御手段に出力される。第１、２相互コンダク
タンス制御手段では、各々の相互コンダクタンスが制御
電圧に応じて制御されることでそれぞれの出力電流が変
化し、各相互コンダクタンス制御手段からの出力電流に
従って第１、２キャパシタによる遅延時間が定まる。こ
のようにして遅延された信号が第１インバータで反転さ
れて出力されるようになる。
【００１２】更に、請求項３に記載の発明では、請求項
２に記載の発明の具体的な構成として、前記第１相互コ
ンダクタンス制御手段は、前記CMOSインバータの出力信
号が非反転端子に入力され、前記第２相互コンダクタン
ス制御手段の出力信号が反転端子に入力され、前記第２
相互コンダクタンス制御手段は、前記第１相互コンダク
タンス制御手段の出力信号が非反転端子に入力され、自
己の出力信号が反転端子にフィードバックされる構成と
するものとする。
【００１３】加えて、請求項４に記載の発明では、請求
項２又は３に記載の発明において、前記第１相互コンダ
クタンス制御手段と前記第２相互コンダクタンス制御手
段との間のノードに接続され、前記第１、２キャパシタ
の寄生特性を低減する第３相互コンダクタンス制御手段
及び第２インバータを備えて構成されるものとする。か
かる構成によれば、第３相互コンダクタンス制御手段及
び第２インバータによって、第１、２相互コンダクタン
ス制御手段の各出力ノードにおける静電容量の均衡がと
られるようになり、第１、２キャパシタの寄生特性が低
減される。
【００１４】また、請求項５に記載の発明では、請求項
４に記載の発明の具体的な構成として、前記第３相互コ
ンダクタンス制御手段は、前記ノードに非反転端子が接
続され、制御端子に前記制御電圧が印加され、反転端子
及び出力端子が接地され、前記第２インバータは、前記
ノードに入力端子が接続され、出力端子が接地されるも
のとする。
【００１５】
【発明の実施の形態】以下、本発明の実施形態について
図面を用いて説明する。図１は、第１の実施形態に係る
半導体メモリ装置の可変遅延回路の構成を示すブロック
である。図１において、本可変遅延回路は、ディジタル
入力信号をアナログ信号に変換してバッファーリングす
る入力バッファー部としての入力バッファー100 と、該
入力バッファー100 から出力したアナログ信号を所定の
時間遅延させるアナログ遅延部としてのアナログ遅延回
路200 と、該アナログ遅延回路200 から出力したアナロ
グ信号をディジタル信号に変換してバッファーリングす
る出力バッファー部としての出力バッファー300 と、か
ら構成される。
【００１６】アナログ遅延回路200 は、図２に示すよう
に、電源電圧VDD が抵抗40を介してソース端子に印加さ
れ、入力バッファー100 から出力したアナログ信号ADI
がゲート端子に印加されるPMOSトランジスタ45、及びPM
OSトランジスタ45のドレイン端子がノードN2を経てドレ
イン端子に接続され、PMOSトランジスタ45のゲート端子
と同様に入力バッファー100 から出力したアナログ信号
ADI がゲート端子に印加され、ソース端子が抵抗55を介
して接地されるNMOSトランジスタ50を備えたCMOSインバ
ータ400 と、該CMOSインバータ400 からの出力がノード
N2を通って非反転端子に入力され、制御電圧VCに応じて
相互コンダクタンスが制御される第１相互コンダクタン
ス制御手段としての回路（以下、第１トランスコンダク
ターとする）60と、該第１トランスコンダクター60の出
力信号がノードN3を介して入力され、制御電圧VCに応じ
て相互コンダクタンスが制御される第２相互コンダクタ
ンス制御手段としての回路（以下、第２トランスコンダ
クターとする）65と、それら第１、２トランスコンダク
ター60,65 間のノードN3に一端が接続され、他端が接地
された第１キャパシタ70と、第２トランスコンダクター
65の出力信号がノードN4を介して入力される第１インバ
ータ80と、第２トランスコンダクター65と第１インバー
タ80との間のノードN4に一端が接続され、他端が接地さ
れた第２キャパシタ75と、から構成される。
【００１７】第１、２トランスコンダクター60,65 は、
それぞれ制御端子であるゲート端子に制御電圧VCが印加
され、該制御電圧VCに応じて後述する相互コンダクタン
スGmが制御されて、該相互コンダクタンスGm及び入力端
子間の電圧差に比例した電流を出力する。更に、第２ト
ランスコンダクター65の出力はノードN4を通った後、第
１、２トランスコンダクター60,65 の各反転端子にそれ
ぞれフィードバックされる。
【００１８】次に、第１の実施形態の動作について説明
する。まず、ディジタル信号が外部から入力バッファー
100 に入力すると、入力されたディジタル信号は入力バ
ッファー100 によりアナログ信号に変換されバッファー
リングされてアナログ遅延回路200 に印加される。ここ
で、入力アッファー部100 でディジタル信号がアナログ
信号に変換されバッファーリングされるということは、
ディジタル信号の、例えば“０”から電源電圧Vcc レベ
ルまでのスウィング範囲が“０”から電源電圧Vcc レベ
ル間のアナログ信号のスウィングに変換されバッファー
リングされるということを意味する。
【００１９】そして、アナログ遅延回路200 は、入力バ
ッファー100 で変換されバッフアーリングされたアナロ
グ信号ADI を、外部から印加される制御電圧VCに基づい
て所定時間遅延した後、該遅延された信号ADO を出力バ
ッファー部300 に出力する。出力バッファー部300 は、
アナログ遅延回路200 で遅延された信号ADO をディジタ
ル信号に変換しバッファーリングして出力する。
【００２０】ここで、アナログ遅延回路200 の遅延動作
を詳しく説明する。図２に示したように、アナログ遅延
回路200 はOTA-C フィルタを構成する。このOTA-C フィ
ルタは２次ベッセルMFD ローパスフィルタ(2nd oder Be
ssel Maximally Flat Dealy Low Pass Filter)の特性を
有するように構成された回路であって、周波数に関係な
く一定の遅延時間を確保することができるものである。
この２次ベッセルMFD ローパスフィルタの特性は、以下
に示す式(1) 〜式(3) で表示される。
【００２１】一般のｎ次ベッセル関数は次の式(1) にて
表示される。 Hn(S) ＝b0／(Sn ＋b n-1Sn-1 …＋b1S ＋b0） …(1) ここで、本実施形態の可変遅延回路は２次ベッセルMFD
ローパスフィルタに構成されたものであるため、OTA ー
C フィルタの伝達関数H(S)は、２次伝達関数の一般式で
ある次の式(2) で示される。
【００２２】 H(S)＝W0 2 ／｛S2＋(W0/Q0)S＋W0｝ …(2) ただし、b0＝W0であり、b1＝W0/Q0 である。なお、W0を
共振周波数とし、Q0をクォリティファクター(Quality f
actor)とする。ここで、各トランスコンダクター60,65
の相互コンダクタンスをGm、第１キャパシタ70の静電容
量をC1、第２キャパシタ75の静電容量をC2として、上記
の式(2) に共振周波数W0＝Gm/(C1C2)1/2と、クォリティ
ファクターQ0＝C1C2とを代入すると、次の式(3) のよう
になる。
【００２３】 H(S)＝(Gm2/C1C2)／｛S2＋(Gm/C2)S＋(Gm2/C1C2)｝ …(3) この式(3) に示すように、本実施形態の伝達関数H(S)
は、トランスコンダクターの相互コンダクタンスGmと直
接に関連する。相互コンダクタンスGmは、抵抗の逆数で
あって、トランスコンダクターのゲインファクタ(gain
factor) β、ゲート電圧Vgs 、及びしきい電圧Vtを用い
て次の式(4) で示される。
【００２４】Gm＝β(Vgs−Vt) …(4) 式(4) に示すように、相互コンダクタンスGmは、ゲート
電圧Vgs としきい電圧Vtとの差に比例し、本実施形態に
おいては、ゲート電圧Vgs が制御電圧VCであるため、ト
ランスコンダクター60,65 の各相互コンダクタンスGmは
制御電圧VCに比例する。
【００２５】また、各トランスコンダクター60,65 の出
力電流は、非反転端子への入力電圧をVin + とし、反転
端子への入力電圧をVin - として、次の式(5) で示され
る。 I0＝Gm(Vin+ −Vin - ) …(5) 式(5) に示すように、各トランスコンダクター60,65 の
出力電流は相互コンダクタンスGmの値に比例する。した
がって、制御電圧VCが高く印加されるに連れて相互コン
ダクタンスGmの値が大きくなり、各トランスコンダクタ
ー60,65 の出力電流も多く流れるため、キャパシタ70,7
5 の充電時間が短くなって、その分だけ出力信号ADO の
遅延時間が短くなる。ここでは、入力電圧Vin + と入力
電圧Vin - との差が正(+) である場合には、電流は正方
向に流れ、その差が負(-) である場合には、電流は逆方
向に流れる。
【００２６】このように第１の実施形態では、アナログ
遅延回路200 をOTA-C フィルタの構成としたことによっ
て、制御電圧VCに応じて遅延時間が制御されるようにな
るため、入力信号の遅延時間を安定して正確に調整する
ことができる。また、従来のように長い遅延時間を確保
するのに多くの遅延素子を接続するような必要がないた
め、小さな回路面積にて比較的広範囲な遅延時間を実現
する回路を提供できる。
【００２７】ところで、第１の実施形態においては、ノ
ードN3に連結された第１キャパシタ70とノードN4に連結
された第２キャパシタ75の静電容量が不均衡になって寄
生特性が発生し、この寄生特性により遅延特性が不正確
になる可能性が考えられる。上記の寄生特性を数式的に
説明すると、第１キャパシタ70の静電容量C1、第２キャ
パシタ75の静電容量C2を用い、また、各トランスコンダ
クターの非反転入力端子の静電容量をCvin+ 、反転入力
端子の静電容量をCvin- 、出力端子ADO の静電容量をCo
ut、インバータ80の静電容量をCinvとするとき、ノード
N3から見た全体の静電容量C3は、次の式(6) に示したよ
うになり、ノードN4から見た全体の静電容量C4は、式
(7) に示すようになる。
【００２８】C3＝C1＋１×Cvin01＋１×Cout …(6) C4＝C2＋２×Cvin- ＋１×Cout＋23inv …(7) ここで、Cvin+ 及び Cvin- はその値が同様であるため
Cvinで表すと、式(6) 及び式(7) は、それぞれ次の式
(8) 及び式(9) のようになり、ノードN3とノードN4間の
静電容量間の値が不均衡になることがわかる。
【００２９】C3＝C1＋１×Cvin＋１×Cout …(8) C4＝C2＋２×Cvin＋１×Cout＋23inv …(9) そこで、第２の実施形態は、上記の寄生特性を低減させ
た回路について説明する。図３は、第２の実施形態にお
けるアナログ遅延回路の一部分の構成を示す図である。
ただし、第１の実施形態の構成と同一の部分には同じ符
号を付して説明を省略する。なお、第２の実施形態に係
る回路全体の構成は、上記図１に示した第１の実施形態
の構成と同様であり、アナログ遅延回路200 に寄生特性
を低減させる対策を施したものである。
【００３０】図３に示すように、第２の実施形態のアナ
ログ遅延回路は、上記図２に示した第１の実施形態のア
ナログ遅延回路200 の構成に追加して、寄生特性を減ら
すため、第１キャパシタ70の一端がノードN3を介して非
反転端子に接続され、反転端子が接地され、ゲート端子
には制御電圧VCが印加され、出力端子が接地される第３
相互コンダクタンス制御手段としての回路（以下、第３
トランスコンダクターとする）90と、前記ノードN3に入
力端子が接続され、出力端子が接地された第２インバー
タ85と、が備えられる。なお、図３では、入力側のCMOS
インバータ400等の構成が省略されている。
【００３１】このような回路構成とすることで、ノード
N3での全体の静電容量C3がノードN4での全体の静電容量
C4と同様になる。したがって、第２の実施形態によれ
ば、寄生特性による影響が低減されるため、本遅延回路
の信頼性の向上を図ることができる。
【００３２】
【発明の効果】以上説明したように、本発明のうちの請
求項１〜３のいずれか１つに記載した半導体メモリ装置
の可変遅延回路は、入力バッファー部からの信号をアナ
ログ遅延部で制御電圧に基づいて所定の時間遅延させ
て、出力バッファー部を介して出力させる構成としたこ
とによって、入力信号の遅延時間を安定して正確に調整
することができる。また、従来のように長い遅延時間を
確保するのに多くの遅延素子を接続するような必要がな
いため、小さな回路面積にて比較的広範囲な遅延時間を
実現でき、回路の高集積化を図ることもできる。
【００３３】また、請求項４又は５に記載の発明は、上
記の効果に加えて、アナログ遅延部に第３相互コンダク
タンス制御手段及び第２インバータを設けたことによっ
て、寄生特性の影響が低減されるため、本可変遅延回路
の信頼性の向上を図ることが可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体メモリ装
置の可変遅延回路の構成を示すブロック図である。
【図２】同上第１の実施形態のアナログ遅延回路の構成
を示す図である。
【図３】本発明の第２の実施形態に係るアナログ遅延回
路の一部の構成を示す図である。
【図４】従来の半導体メモリ装置の遅延回路のブロック
図である。
【図５】従来の各遅延素子の詳細な回路図である。
【図６】従来の各遅延素子における入出力信号波形を示
す図で、(A) は入力信号波形図、(B) は出力信号波形図
である。
【符号の説明】
100 入力バッファー 200 アナログ遅延回路 300 出力バッファー 400 CMOS インバータ 60 第１トランスコンダクター 65 第２トランスコンダクター 70 第１キャパシタ 75 第２キャパシタ 80 第１インバータ 85 第２インバータ 90 第３トランスコンダクター

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】ディジタル入力信号をアナログ信号に変換
    しバッファーリングして出力する入力バッファー部と、 制御電圧に応じて相互コンダクタンスが制御されること
    に基づいて、前記入力バッファー部からの出力信号を所
    定の時間遅延して出力するアナログ遅延部と、 該アナログ遅延部からの出力信号をディジタル信号に変
    換しバッファーリングして出力する出力バッファー部
    と、 を備えて構成されたことを特徴とする半導体メモリ装置
    の可変遅延回路。
  2. 【請求項２】前記アナログ遅延部は、前記入力バッファ
    ー部から出力されたアナログ信号を反転して出力するCM
    OSインバータと、 該CMOSインバータからの出力信号を入力し、制御端子に
    印加される制御電圧に応じて相互コンダクタンスが制御
    されることで出力電流を可変にした第１相互コンダクタ
    ンス制御手段と、 該第１相互コンダクタンス制御手段からの出力信号を入
    力し、制御端子に印加される前記制御電圧に応じて相互
    コンダクタンスが制御されることで出力電流を可変にし
    た第２相互コンダクタンス制御手段と、 前記第１相互コンダクタンス制御手段の出力端子に一端
    が接続され、他端が接地された第１キャパシタと、 前記第２相互コンダクタンス制御手段の出力端子に一端
    が接続され、他端が接地された第２キャパシタと、 前記第１、２相互コンダクタンス制御手段及び前記第
    １、２キャパシタによって前記所定の時間遅延された信
    号を反転して出力する第１インバータと、 を備えたことを特徴とする請求項１記載の半導体メモリ
    装置の可変遅延回路。
  3. 【請求項３】前記第１相互コンダクタンス制御手段は、
    前記CMOSインバータの出力信号が非反転端子に入力さ
    れ、前記第２相互コンダクタンス制御手段の出力信号が
    反転端子に入力され、前記第２相互コンダクタンス制御
    手段は、前記第１相互コンダクタンス制御手段の出力信
    号が非反転端子に入力され、自己の出力信号が反転端子
    にフィードバックされる構成としたことを特徴とする請
    求項２記載の半導体メモリ装置の可変遅延回路。
  4. 【請求項４】前記第１相互コンダクタンス制御手段と前
    記第２相互コンダクタンス制御手段との間のノードに接
    続され、前記第１、２キャパシタの寄生特性を低減する
    第３相互コンダクタンス制御手段及び第２インバータを
    備えて構成されたことを特徴とする請求項２又は３記載
    の半導体メモリ装置の可変遅延回路。
  5. 【請求項５】前記第３相互コンダクタンス制御手段は、
    前記ノードに非反転端子が接続され、制御端子に前記制
    御電圧が印加され、反転端子及び出力端子が接地され、
    前記第２インバータは、前記ノードに入力端子が接続さ
    れ、出力端子が接地されたことを特徴とする請求項４記
    載の半導体メモリ装置の可変遅延回路。
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