JPH07212185A - アナログフィルタ回路 - Google Patents
アナログフィルタ回路Info
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
- Networks Using Active Elements (AREA)
Abstract
(57)【要約】
【目的】 低電圧・低消費電力で低歪かつ周波数偏差の
少ないフィルタ回路を実現する。 【構成】 ＯＴＡ−Ｃフィルタに使用されるＧｍ制御可
能なアンプとして、基本差動増幅回路の入力差動ＭＯＳ
ＦＥＴのドレインに接続された負荷ＭＯＳＦＥＴのゲー
トにバイアス回路からの定電圧を印加して定電流源化す
るとともに、回路の反転出力端子を入力端子に結合して
やるようにした。 【効果】 入力差動ＭＯＳＦＥＴの負荷ＭＯＳＦＥＴが
定電流源化されるため、入力差動ＭＯＳＦＥＴのドレイ
ン電圧が入力信号レベルに依存しなくなり、電源電圧を
１．５Ｖ程度に低くしても入力信号が上昇したときに入
力差動ＭＯＳＦＥＴが非飽和になるのを防止することが
できる。しかも、反転出力端子が入力端子と結合されて
いるので、反転出力端子から出力される非反転出力端子
と逆向きの電流を非反転入力端子から吸収させることが
でき、これによって回路のバランスを容易に保つことが
できる。
少ないフィルタ回路を実現する。 【構成】 ＯＴＡ−Ｃフィルタに使用されるＧｍ制御可
能なアンプとして、基本差動増幅回路の入力差動ＭＯＳ
ＦＥＴのドレインに接続された負荷ＭＯＳＦＥＴのゲー
トにバイアス回路からの定電圧を印加して定電流源化す
るとともに、回路の反転出力端子を入力端子に結合して
やるようにした。 【効果】 入力差動ＭＯＳＦＥＴの負荷ＭＯＳＦＥＴが
定電流源化されるため、入力差動ＭＯＳＦＥＴのドレイ
ン電圧が入力信号レベルに依存しなくなり、電源電圧を
１．５Ｖ程度に低くしても入力信号が上昇したときに入
力差動ＭＯＳＦＥＴが非飽和になるのを防止することが
できる。しかも、反転出力端子が入力端子と結合されて
いるので、反転出力端子から出力される非反転出力端子
と逆向きの電流を非反転入力端子から吸収させることが
でき、これによって回路のバランスを容易に保つことが
できる。
Description
【０００１】
【産業上の利用分野】本発明は、アナログ信号処理技術
さらにはトランスコンダクタンスを制御可能な差動増幅
回路を用いたアナログフィルタ回路に適用して特に有効
な技術に関し、例えば携帯電話等低電圧で動作する機器
に使用されるＬＳＩに内蔵されるアナログフィルタ回路
に利用して有効な技術に関する。
さらにはトランスコンダクタンスを制御可能な差動増幅
回路を用いたアナログフィルタ回路に適用して特に有効
な技術に関し、例えば携帯電話等低電圧で動作する機器
に使用されるＬＳＩに内蔵されるアナログフィルタ回路
に利用して有効な技術に関する。
【０００２】
【従来の技術】近年、携帯電話や電池動作の電子機器
（例えばノートパソコン、カセットテープレコーダ等）
の普及に伴い、より一層の小型・軽量化を図り、かつ小
型電池で長時間利用できるようにするために、ＬＳＩの
低電圧・低消費電力化の要請が高まっている。一方、通
信やオーディオの分野ではディジタル化の時代を迎えて
いるが、取り扱うべき音声や画像、電波等はもともとア
ナログ信号であるため、アナログ回路が不可欠である。
また、ディジタル通信の信号処理においても、Ａ−Ｄ，
Ｄ−Ａ変換器やその前後に折り返しノイズまたは高周波
成分を除去するためのアナログフィルタが必要とされ
る。
（例えばノートパソコン、カセットテープレコーダ等）
の普及に伴い、より一層の小型・軽量化を図り、かつ小
型電池で長時間利用できるようにするために、ＬＳＩの
低電圧・低消費電力化の要請が高まっている。一方、通
信やオーディオの分野ではディジタル化の時代を迎えて
いるが、取り扱うべき音声や画像、電波等はもともとア
ナログ信号であるため、アナログ回路が不可欠である。
また、ディジタル通信の信号処理においても、Ａ−Ｄ，
Ｄ−Ａ変換器やその前後に折り返しノイズまたは高周波
成分を除去するためのアナログフィルタが必要とされ
る。
【０００３】
【発明が解決しようとする課題】しかしながら、アナロ
グ回路の多くはその性能が電源電圧に大きく依存してお
り、低電圧化には大きな工夫が必要である。中でも、キ
ーとなる技術はＡ−Ｄ，Ｄ−Ａ変換器やフィルタ回路で
あるが、Ａ−Ｄ，Ｄ−Ａ変換器に関しては電流駆動型等
の検討が進められている。従って、残る大きな課題とし
て、低電圧・低消費電力で低歪かつ周波数偏差の少ない
フィルタ回路の実現がある。
グ回路の多くはその性能が電源電圧に大きく依存してお
り、低電圧化には大きな工夫が必要である。中でも、キ
ーとなる技術はＡ−Ｄ，Ｄ−Ａ変換器やフィルタ回路で
あるが、Ａ−Ｄ，Ｄ−Ａ変換器に関しては電流駆動型等
の検討が進められている。従って、残る大きな課題とし
て、低電圧・低消費電力で低歪かつ周波数偏差の少ない
フィルタ回路の実現がある。
【０００４】従来、アナログフィルタ回路としては、抵
抗と容量を用いたＣＲフィルタと、ＣＲフィルタの抵抗
をスイッチで置き換えたスイッチトキャパシタ・フィル
タが多用されている。上記ＣＲフィルタは連続時間系の
フィルタであり、カットオフ周波数ｆｃ（利得−３ｄＢ
における周波数）は１／２πＲＣで表わされ、抵抗の製
造バラツキ（±３０％）と容量の製造バラツキ（±２０
％）によってカットオフ周波数ｆｃが最大で±５０％も
変動するため、周波数偏差が非常に悪いという問題点が
ある。
抗と容量を用いたＣＲフィルタと、ＣＲフィルタの抵抗
をスイッチで置き換えたスイッチトキャパシタ・フィル
タが多用されている。上記ＣＲフィルタは連続時間系の
フィルタであり、カットオフ周波数ｆｃ（利得−３ｄＢ
における周波数）は１／２πＲＣで表わされ、抵抗の製
造バラツキ（±３０％）と容量の製造バラツキ（±２０
％）によってカットオフ周波数ｆｃが最大で±５０％も
変動するため、周波数偏差が非常に悪いという問題点が
ある。
【０００５】一方、スイッチトキャパシタ・フィルタ
は、離散時間系のフィルタであり、サンプリング周波数
をｆｓとすると、カットオフ周波数ｆｃがｆｓ・Ｃ１／
Ｃ２で表わされる。このようにスイッチトキャパシタ・
フィルタは、カットオフ周波数ｆｃがサンプリング周波
数と容量比で決まるため、周波数偏差は非常に良好な特
性を示すが、信号周波数に比べて１０倍あるいはそれ以
上高い周波数に追従可能な高速アンプが必要とされると
いう問題点がある。
は、離散時間系のフィルタであり、サンプリング周波数
をｆｓとすると、カットオフ周波数ｆｃがｆｓ・Ｃ１／
Ｃ２で表わされる。このようにスイッチトキャパシタ・
フィルタは、カットオフ周波数ｆｃがサンプリング周波
数と容量比で決まるため、周波数偏差は非常に良好な特
性を示すが、信号周波数に比べて１０倍あるいはそれ以
上高い周波数に追従可能な高速アンプが必要とされると
いう問題点がある。
【０００６】また、スイッチトキャパシタ・フィルタで
は、連続時間系の前置フィルタおよび後置フィルタが必
要であり低消費電力化には適していないとともに、電源
電圧が低いとスイッチを構成するＭＯＳＦＥＴがオンし
なくなり、低電圧化にも適さない。この場合、スイッチ
をオン、オフするクロックを昇圧する方法も考えられる
が、フィードスルーが増大するため、ＳＮ比（Signal t
o Noise ratio）が劣化する要因となる。
は、連続時間系の前置フィルタおよび後置フィルタが必
要であり低消費電力化には適していないとともに、電源
電圧が低いとスイッチを構成するＭＯＳＦＥＴがオンし
なくなり、低電圧化にも適さない。この場合、スイッチ
をオン、オフするクロックを昇圧する方法も考えられる
が、フィードスルーが増大するため、ＳＮ比（Signal t
o Noise ratio）が劣化する要因となる。
【０００７】さらに、低電圧、低消費電力化可能なアナ
ログフィルタ回路として、ＣＲフィルタの抵抗の変わり
に、トランスコンダクタンスＧｍ（電圧−電流変換特
性）を制御可能な差動増幅回路（Operational Transcon
ductance Amplifier）で置き換えた図１９に示すような
ＯＴＡ−Ｃフィルタが提案されている。ＯＴＡ−Ｃフィ
ルタはカットオフ周波数ｆｃがＧｍ／２πＣで表わさ
れ、容量Ｃのバラツキ量に応じて差動増幅回路のＧｍを
調整することによってカットオフ周波数ｆｃの偏差を補
償することができるという利点を有している。しかしな
がら、従来のＯＴＡ−Ｃフィルタの歪は０．２％が限界
であり実用上満足できるものではなかった。
ログフィルタ回路として、ＣＲフィルタの抵抗の変わり
に、トランスコンダクタンスＧｍ（電圧−電流変換特
性）を制御可能な差動増幅回路（Operational Transcon
ductance Amplifier）で置き換えた図１９に示すような
ＯＴＡ−Ｃフィルタが提案されている。ＯＴＡ−Ｃフィ
ルタはカットオフ周波数ｆｃがＧｍ／２πＣで表わさ
れ、容量Ｃのバラツキ量に応じて差動増幅回路のＧｍを
調整することによってカットオフ周波数ｆｃの偏差を補
償することができるという利点を有している。しかしな
がら、従来のＯＴＡ−Ｃフィルタの歪は０．２％が限界
であり実用上満足できるものではなかった。
【０００８】そこで、本発明者は、ＯＴＡ−Ｃフィルタ
が低電圧化できない原因について検討した。従来、ＯＴ
Ａ−Ｃフィルタに使用されるＧｍ制御可能なアンプは、
図１８に示すような差動増幅回路で構成されており、定
電流用ＭＯＳＦＥＴ Ｍ５のゲート電圧Ｖｃを調整して
バイアス電流Ｉｃを変化させることによりＧｍを調整す
るようになっている。
が低電圧化できない原因について検討した。従来、ＯＴ
Ａ−Ｃフィルタに使用されるＧｍ制御可能なアンプは、
図１８に示すような差動増幅回路で構成されており、定
電流用ＭＯＳＦＥＴ Ｍ５のゲート電圧Ｖｃを調整して
バイアス電流Ｉｃを変化させることによりＧｍを調整す
るようになっている。
【０００９】ところが、図１８の基本回路にあっては、
入力差動ＭＯＳＦＥＴ Ｍ３のドレイン端子に負荷とし
て接続されたＭＯＳＦＥＴ Ｍ１が、ゲートとドレイン
が結合されたいわゆるダイオード接続されている。その
ため、電源電圧ＶＤＤが小さくかつＶｅ（Ｍ３のゲート
・ソー間電圧Ｖgsとしきい値電圧Ｖthとの差Ｖgs−Ｖt
h）およびＰ−ＭＯＳＦＥＴ Ｍ１，Ｍ２のしきい値電
圧が大きい場合、ノードＮ１の電圧すなわちＭＯＳＦＥ
Ｔ Ｍ３のドレイン電圧が下がり、入力信号Ｖinが上昇
したときにＭＯＳＦＥＴ Ｍ３が非飽和になってしま
う。これが、ＯＴＡ−Ｃフィルタを低電圧化できない原
因であるとの結論に達した。
入力差動ＭＯＳＦＥＴ Ｍ３のドレイン端子に負荷とし
て接続されたＭＯＳＦＥＴ Ｍ１が、ゲートとドレイン
が結合されたいわゆるダイオード接続されている。その
ため、電源電圧ＶＤＤが小さくかつＶｅ（Ｍ３のゲート
・ソー間電圧Ｖgsとしきい値電圧Ｖthとの差Ｖgs−Ｖt
h）およびＰ−ＭＯＳＦＥＴ Ｍ１，Ｍ２のしきい値電
圧が大きい場合、ノードＮ１の電圧すなわちＭＯＳＦＥ
Ｔ Ｍ３のドレイン電圧が下がり、入力信号Ｖinが上昇
したときにＭＯＳＦＥＴ Ｍ３が非飽和になってしま
う。これが、ＯＴＡ−Ｃフィルタを低電圧化できない原
因であるとの結論に達した。
【００１０】本発明は、上記のような背景の下になされ
たもので、その目的とするところは、低電圧・低消費電
力で低歪かつ周波数偏差の少ないフィルタ回路を提供す
ることにある。本発明の他の目的は、ディジタル回路と
アナログ回路が混在したＬＳＩに適したフィルタ回路を
提供することにある。本発明のさらに他の目的は、トラ
ンスコンダクタンスの安定な差動増幅回路を提供するこ
とにある。この発明の前記ならびにそのほかの目的と新
規な特徴については、本明細書の記述および添附図面か
ら明らかになるであろう。
たもので、その目的とするところは、低電圧・低消費電
力で低歪かつ周波数偏差の少ないフィルタ回路を提供す
ることにある。本発明の他の目的は、ディジタル回路と
アナログ回路が混在したＬＳＩに適したフィルタ回路を
提供することにある。本発明のさらに他の目的は、トラ
ンスコンダクタンスの安定な差動増幅回路を提供するこ
とにある。この発明の前記ならびにそのほかの目的と新
規な特徴については、本明細書の記述および添附図面か
ら明らかになるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、ＯＴＡ−Ｃフィルタに使用され
るＧｍ制御可能なアンプとして、基本差動増幅回路の入
力差動ＭＯＳＦＥＴのドレインに接続された負荷ＭＯＳ
ＦＥＴのゲートにバイアス回路からの定電圧を印加して
定電流源化するとともに、回路の反転出力端子を入力端
子と結合してやるようにしたものである。さらに、好ま
しくは上記基本差動増幅回路には、入力電圧をモニタし
てそのレベルに応じたバイアス電圧を発生し、それを基
本差動増幅回路の定電流用のＭＯＳＦＥＴのゲートに供
給することで、チャネル長変調効果による電流変動を補
償させる電流補償型バイアス発生回路を具備させるよう
にする。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、ＯＴＡ−Ｃフィルタに使用され
るＧｍ制御可能なアンプとして、基本差動増幅回路の入
力差動ＭＯＳＦＥＴのドレインに接続された負荷ＭＯＳ
ＦＥＴのゲートにバイアス回路からの定電圧を印加して
定電流源化するとともに、回路の反転出力端子を入力端
子と結合してやるようにしたものである。さらに、好ま
しくは上記基本差動増幅回路には、入力電圧をモニタし
てそのレベルに応じたバイアス電圧を発生し、それを基
本差動増幅回路の定電流用のＭＯＳＦＥＴのゲートに供
給することで、チャネル長変調効果による電流変動を補
償させる電流補償型バイアス発生回路を具備させるよう
にする。
【００１２】
【作用】上記した手段によれば、入力差動ＭＯＳＦＥＴ
の負荷となるＭＯＳＦＥＴが定電流源化されるため、入
力差動ＭＯＳＦＥＴのドレイン電圧が定電流型の負荷Ｍ
ＯＳＦＥＴのしきい値電圧に依存しなくなり、電源電圧
を１．５Ｖ程度に低くしても入力信号が上昇したときに
入力差動ＭＯＳＦＥＴが非飽和になるのを防止すること
ができる。しかも、差動増幅回路では非反転出力端子の
みから出力電圧を取り出すシングルエンド出力構成にす
ると、反転出力端子から出力される非反転出力端子と逆
向きの電流を入力差動ＭＯＳＦＥＴのドレイン電圧を変
化させることで吸収しようとするため、非反転出力端子
の電圧が大きく変動して回路のバランスを保てなくなる
が、上記のように非反転入力端子と反転出力端子とを結
合してやれば、反転出力端子から出力される非反転出力
端子と逆向きの電流を入力端子から吸収させることがで
き、これによって回路のバランスを容易に保つことがで
きる。また、入力差動ＭＯＳＦＥＴのドレイン電圧が同
じように変動するので、対称性が向上し、歪を低減する
ことができる。さらに、チャネル長変調効果による電流
変動を補償できるため、差動増幅回路のバイアス電流が
一定になり、トランスコンダクタンスを安定させ、出力
の歪をより一層小さくすることができる。
の負荷となるＭＯＳＦＥＴが定電流源化されるため、入
力差動ＭＯＳＦＥＴのドレイン電圧が定電流型の負荷Ｍ
ＯＳＦＥＴのしきい値電圧に依存しなくなり、電源電圧
を１．５Ｖ程度に低くしても入力信号が上昇したときに
入力差動ＭＯＳＦＥＴが非飽和になるのを防止すること
ができる。しかも、差動増幅回路では非反転出力端子の
みから出力電圧を取り出すシングルエンド出力構成にす
ると、反転出力端子から出力される非反転出力端子と逆
向きの電流を入力差動ＭＯＳＦＥＴのドレイン電圧を変
化させることで吸収しようとするため、非反転出力端子
の電圧が大きく変動して回路のバランスを保てなくなる
が、上記のように非反転入力端子と反転出力端子とを結
合してやれば、反転出力端子から出力される非反転出力
端子と逆向きの電流を入力端子から吸収させることがで
き、これによって回路のバランスを容易に保つことがで
きる。また、入力差動ＭＯＳＦＥＴのドレイン電圧が同
じように変動するので、対称性が向上し、歪を低減する
ことができる。さらに、チャネル長変調効果による電流
変動を補償できるため、差動増幅回路のバイアス電流が
一定になり、トランスコンダクタンスを安定させ、出力
の歪をより一層小さくすることができる。
【００１３】
【実施例】図１および図２に本発明に係るＧｍ制御可能
な差動増幅回路と、これを使用したＯＴＡ−Ｃフィルタ
の一実施例が示されている。なお、図面において、ゲー
ト端子から外向きの矢印が付されているＭＯＳＦＥＴ
（例えばＭ３，Ｍ４，Ｍ５）はＮチャネル型であり、ゲ
ート端子に向かうの矢印が付されているＭＯＳＦＥＴ
（例えばＭ１，Ｍ２）はＰチャネル型である。本実施例
の差動増幅回路は、差動増幅段ＯＴＡとそのバイアス回
路ＢＩＡＳとからなり、差動増幅段ＯＴＡは、入力差動
ＭＯＳＦＥＴ Ｍ３，Ｍ４のドレイン側に接続された負
荷ＭＯＳＦＥＴ Ｍ１，Ｍ２が定電流源化され、そのゲ
ートバイアス電圧を発生するバイアス回路ＢＩＡＳが設
けられており、しかも、そのバイアス回路ＢＩＡＳは、
入力差動ＭＯＳＦＥＴ Ｍ１，Ｍ２の共通ソース側に接
続された定電流用ＭＯＳＦＥＴ Ｍ５のゲートバイアス
電圧をも発生するように構成されている。
な差動増幅回路と、これを使用したＯＴＡ−Ｃフィルタ
の一実施例が示されている。なお、図面において、ゲー
ト端子から外向きの矢印が付されているＭＯＳＦＥＴ
（例えばＭ３，Ｍ４，Ｍ５）はＮチャネル型であり、ゲ
ート端子に向かうの矢印が付されているＭＯＳＦＥＴ
（例えばＭ１，Ｍ２）はＰチャネル型である。本実施例
の差動増幅回路は、差動増幅段ＯＴＡとそのバイアス回
路ＢＩＡＳとからなり、差動増幅段ＯＴＡは、入力差動
ＭＯＳＦＥＴ Ｍ３，Ｍ４のドレイン側に接続された負
荷ＭＯＳＦＥＴ Ｍ１，Ｍ２が定電流源化され、そのゲ
ートバイアス電圧を発生するバイアス回路ＢＩＡＳが設
けられており、しかも、そのバイアス回路ＢＩＡＳは、
入力差動ＭＯＳＦＥＴ Ｍ１，Ｍ２の共通ソース側に接
続された定電流用ＭＯＳＦＥＴ Ｍ５のゲートバイアス
電圧をも発生するように構成されている。
【００１４】本実施例の差動増幅回路では、すべてのＭ
ＯＳＦＥＴが飽和領域で動作するための入力信号Ｖinの
振幅は、 ２Ｖe＋Ｖthn＜Ｖin＜ＶＤＤ−Ｖe であり、Ｖthpに依存しなくなるため、低電圧化を図る
ことができる。ここで、ＶeはＭＯＳＦＥＴ Ｍ３，Ｍ
４のゲート・ソース間電圧Ｖgsと、しきい値電圧Ｖthn
との差電圧（Ｖgs−Ｖthn）であり、Ｖthnが０．２５Ｖ
であるとすると、入力信号Ｖinの振幅は０．３１Ｖとな
る。一方、本実施例の差動増幅回路では、出力端子ｏｕ
ｔから流れ出す電流Ｉoutは従来の回路の半分となる。
従って、Ｇｍは、次式のようになる。 Ｇｍ＝Ｉout／ΔＶin＝√（Ｉc・β・Ｗ／Ｌ）／２ ここで、βはＭＯＳＦＥＴ Ｍ３，Ｍ４のチャネルコン
ダクタンスである。
ＯＳＦＥＴが飽和領域で動作するための入力信号Ｖinの
振幅は、 ２Ｖe＋Ｖthn＜Ｖin＜ＶＤＤ−Ｖe であり、Ｖthpに依存しなくなるため、低電圧化を図る
ことができる。ここで、ＶeはＭＯＳＦＥＴ Ｍ３，Ｍ
４のゲート・ソース間電圧Ｖgsと、しきい値電圧Ｖthn
との差電圧（Ｖgs−Ｖthn）であり、Ｖthnが０．２５Ｖ
であるとすると、入力信号Ｖinの振幅は０．３１Ｖとな
る。一方、本実施例の差動増幅回路では、出力端子ｏｕ
ｔから流れ出す電流Ｉoutは従来の回路の半分となる。
従って、Ｇｍは、次式のようになる。 Ｇｍ＝Ｉout／ΔＶin＝√（Ｉc・β・Ｗ／Ｌ）／２ ここで、βはＭＯＳＦＥＴ Ｍ３，Ｍ４のチャネルコン
ダクタンスである。
【００１５】ただし、本実施例の差動増幅回路では、反
転出力端子ｏｕｔ-から出力される上記電流Ｉoutと逆向
きの電流Ｉout-が問題となる。この電流の出力先がない
と、ＭＯＳＦＥＴ Ｍ３のドレイン電圧を変化させるこ
とでこの電流を吸収しようとするため、反転出力端子ｏ
ｕｔ-の電圧は大きく変動し、回路のバランスを保てな
くなる。このような場合には、通常、反転出力端子ｏｕ
ｔ-と非反転出力端子ｏｕｔ+との間に容量を挿入した差
動出力方式が用いられるが、本発明のフィルタ回路では
差動増幅回路をシングルエンド出力とする必要があっ
た。そこで、本実施例の差動増幅回路では、非反転入力
端子（ｉｎ+）と反転出力端子（ｏｕｔ-）とを結合し
て、反転出力端子（ｏｕｔ-）から出力される非反転出
力端子と逆向きの電流（Ｉout）を、非反転入力端子
（ｉｎ+）から吸収させるように構成している。
転出力端子ｏｕｔ-から出力される上記電流Ｉoutと逆向
きの電流Ｉout-が問題となる。この電流の出力先がない
と、ＭＯＳＦＥＴ Ｍ３のドレイン電圧を変化させるこ
とでこの電流を吸収しようとするため、反転出力端子ｏ
ｕｔ-の電圧は大きく変動し、回路のバランスを保てな
くなる。このような場合には、通常、反転出力端子ｏｕ
ｔ-と非反転出力端子ｏｕｔ+との間に容量を挿入した差
動出力方式が用いられるが、本発明のフィルタ回路では
差動増幅回路をシングルエンド出力とする必要があっ
た。そこで、本実施例の差動増幅回路では、非反転入力
端子（ｉｎ+）と反転出力端子（ｏｕｔ-）とを結合し
て、反転出力端子（ｏｕｔ-）から出力される非反転出
力端子と逆向きの電流（Ｉout）を、非反転入力端子
（ｉｎ+）から吸収させるように構成している。
【００１６】次に、バイアス回路ＢＩＡＳについて説明
する。本実施例の差動増幅回路におけるバイアス回路Ｂ
ＩＡＳは、電源電圧ＶＤＤと接地電位との間に直列接続
されたＭＯＳＦＥＴ ＭＢ０，ＭＢ１と、同じく電源電
圧ＶＤＤと接地電位との間に直列接続されたＭＯＳＦＥ
Ｔ ＭＢ２，ＭＢ４とから構成されており、接地電位側
のＭＯＳＦＥＴ ＭＢ１はゲート・ドレインが結合され
てそのドレイン電圧がＭＢ１とＭＢ４および差動増幅段
ＯＴＡの上記定電流用ＭＯＳＦＥＴ Ｍ５のゲート端子
に印加され、カレントミラー回路を構成している。
する。本実施例の差動増幅回路におけるバイアス回路Ｂ
ＩＡＳは、電源電圧ＶＤＤと接地電位との間に直列接続
されたＭＯＳＦＥＴ ＭＢ０，ＭＢ１と、同じく電源電
圧ＶＤＤと接地電位との間に直列接続されたＭＯＳＦＥ
Ｔ ＭＢ２，ＭＢ４とから構成されており、接地電位側
のＭＯＳＦＥＴ ＭＢ１はゲート・ドレインが結合され
てそのドレイン電圧がＭＢ１とＭＢ４および差動増幅段
ＯＴＡの上記定電流用ＭＯＳＦＥＴ Ｍ５のゲート端子
に印加され、カレントミラー回路を構成している。
【００１７】また、バイアス回路ＢＩＡＳのＭＯＳＦＥ
Ｔ ＭＢ２はゲート・ドレインが結合されたダイオード
接続形態とされ、そのドレイン電圧が差動増幅段ＯＴＡ
の上記定電流型負荷ＭＯＳＦＥＴ Ｍ１，Ｍ２のゲート
端子に印加されている。そして、バイアス回路ＢＩＡＳ
のＭＯＳＦＥＴ ＭＢ０のゲートにＧｍ制御用コントロ
ール電圧Ｖｃが供給され、Ｖｃのレベルに応じたバイア
ス電流が定電流用ＭＯＳＦＥＴ Ｍ１，Ｍ２,Ｍ５に流
されることにより、差動増幅段ＯＴＡのＧｍが制御され
るように構成されている。
Ｔ ＭＢ２はゲート・ドレインが結合されたダイオード
接続形態とされ、そのドレイン電圧が差動増幅段ＯＴＡ
の上記定電流型負荷ＭＯＳＦＥＴ Ｍ１，Ｍ２のゲート
端子に印加されている。そして、バイアス回路ＢＩＡＳ
のＭＯＳＦＥＴ ＭＢ０のゲートにＧｍ制御用コントロ
ール電圧Ｖｃが供給され、Ｖｃのレベルに応じたバイア
ス電流が定電流用ＭＯＳＦＥＴ Ｍ１，Ｍ２,Ｍ５に流
されることにより、差動増幅段ＯＴＡのＧｍが制御され
るように構成されている。
【００１８】具体的には、Ｇｍ制御用コントロール電圧
Ｖｃのレベルが高くなるとＭＯＳＦＥＴ ＭＢ０の電流
が減少して、カレントミラー接続されたＭＢ１，ＭＢ４
およびＭ５のゲート電圧が下がり、差動増幅段のバイア
ス電流が減少される。一方、コントロール電圧Ｖｃのレ
ベルが低くなるとＭＯＳＦＥＴ ＭＢ０の電流が増加し
て、カレントミラー接続されたＭＢ１，ＭＢ４およびＭ
５のゲート電圧が上昇し、差動増幅段のバイアス電流が
増加される。
Ｖｃのレベルが高くなるとＭＯＳＦＥＴ ＭＢ０の電流
が減少して、カレントミラー接続されたＭＢ１，ＭＢ４
およびＭ５のゲート電圧が下がり、差動増幅段のバイア
ス電流が減少される。一方、コントロール電圧Ｖｃのレ
ベルが低くなるとＭＯＳＦＥＴ ＭＢ０の電流が増加し
て、カレントミラー接続されたＭＢ１，ＭＢ４およびＭ
５のゲート電圧が上昇し、差動増幅段のバイアス電流が
増加される。
【００１９】さらに、この実施例では、電源電圧ＶＤＤ
が１．５Ｖのような低い値に設定されていても、０．９
１Ｖ〜１．２２Ｖのような入力信号Ｖinに対して、入力
差動ＭＯＳＦＥＴ Ｍ３，Ｍ４が非飽和にならないよう
にするバイアス電圧が、上記バイアス回路ＢＩＡＳで形
成されて、定電流型負荷ＭＯＳＦＥＴ Ｍ１，Ｍ２のゲ
ートに印加されるように構成されている。その結果、
０．８μｍアナログディジタルプロセス用モデルパラメ
ータを用いた回路シュミレーションで、本実施例の回路
方式による歪は、電源電圧１．５Ｖ、入力信号１．０５
±０．１５Ｖ、入力周波数１０．５ｋＨｚとした１次フ
ィルタ（カットオフ周波数ｆｃ＝３０ｋＨｚ）におい
て、０．１２％にすることができることが分かった。
が１．５Ｖのような低い値に設定されていても、０．９
１Ｖ〜１．２２Ｖのような入力信号Ｖinに対して、入力
差動ＭＯＳＦＥＴ Ｍ３，Ｍ４が非飽和にならないよう
にするバイアス電圧が、上記バイアス回路ＢＩＡＳで形
成されて、定電流型負荷ＭＯＳＦＥＴ Ｍ１，Ｍ２のゲ
ートに印加されるように構成されている。その結果、
０．８μｍアナログディジタルプロセス用モデルパラメ
ータを用いた回路シュミレーションで、本実施例の回路
方式による歪は、電源電圧１．５Ｖ、入力信号１．０５
±０．１５Ｖ、入力周波数１０．５ｋＨｚとした１次フ
ィルタ（カットオフ周波数ｆｃ＝３０ｋＨｚ）におい
て、０．１２％にすることができることが分かった。
【００２０】ところで、本実施例の差動増幅回路におい
て、ＭＯＳＦＥＴ Ｍ１，Ｍ２，Ｍ５を理想の電流源と
仮定したときの歪は０．０２％である。従って、上記シ
ュミレーションによる歪０．１２％は、入出力信号の変
化に伴ってＭ１，Ｍ２，Ｍ５のドレイン電圧が変動し、
チャネル長変調効果によって電流が変化するため発生し
ていると考えられる。そこで、この実施例では、上記Ｍ
ＯＳＦＥＴ Ｍ１，Ｍ２およびＭ５のチャネル長を６μ
ｍ程度に設定することにより、チャネル長変調効果によ
るドレイン電圧の変動を抑制し、差動増幅回路の出力歪
を小さくするようにした。
て、ＭＯＳＦＥＴ Ｍ１，Ｍ２，Ｍ５を理想の電流源と
仮定したときの歪は０．０２％である。従って、上記シ
ュミレーションによる歪０．１２％は、入出力信号の変
化に伴ってＭ１，Ｍ２，Ｍ５のドレイン電圧が変動し、
チャネル長変調効果によって電流が変化するため発生し
ていると考えられる。そこで、この実施例では、上記Ｍ
ＯＳＦＥＴ Ｍ１，Ｍ２およびＭ５のチャネル長を６μ
ｍ程度に設定することにより、チャネル長変調効果によ
るドレイン電圧の変動を抑制し、差動増幅回路の出力歪
を小さくするようにした。
【００２１】図３に差動増幅回路の歪とＭＯＳＦＥＴ
Ｍ５のチャネル長との関係を示す。ただし、図３は、Ｍ
ＯＳＦＥＴ Ｍ５に同じ大きさの電流が流れるように、
そのチャネル幅と長さとの比Ｗ／Ｌを一定にして、測定
を行なった結果である。従来からＭＯＳＦＥＴのチャネ
ル長変調効果はチャネル長を長くすることで低減できる
ことが知られている。しかるに、本発明者の研究により
差動増幅回路にあっては、図３に示されているように、
出力歪はＭＯＳＦＥＴ Ｍ５のチャネル長が６μｍ程度
のときに最小となり、それ以上では逆に劣化することが
明らかにされた。これは、チャネル長を大きくすると、
チャネル長変調効果による電流誤差の振幅は小さくなる
が、図１の回路のノードＮ２に付加される寄生容量Ｃｓ
（Ｍ５のドレイン容量）も増大し、寄生容量Ｃｓに流れ
る電流による電流誤差が増大するためである。このこと
から、図１の差動増幅回路にあっては、ＭＯＳＦＥＴ
Ｍ３，Ｍ４，Ｍ５としてβ（チャネルコンダクタンス）
の大きなＮチャネル型を使用するのが有利であることが
分かる。
Ｍ５のチャネル長との関係を示す。ただし、図３は、Ｍ
ＯＳＦＥＴ Ｍ５に同じ大きさの電流が流れるように、
そのチャネル幅と長さとの比Ｗ／Ｌを一定にして、測定
を行なった結果である。従来からＭＯＳＦＥＴのチャネ
ル長変調効果はチャネル長を長くすることで低減できる
ことが知られている。しかるに、本発明者の研究により
差動増幅回路にあっては、図３に示されているように、
出力歪はＭＯＳＦＥＴ Ｍ５のチャネル長が６μｍ程度
のときに最小となり、それ以上では逆に劣化することが
明らかにされた。これは、チャネル長を大きくすると、
チャネル長変調効果による電流誤差の振幅は小さくなる
が、図１の回路のノードＮ２に付加される寄生容量Ｃｓ
（Ｍ５のドレイン容量）も増大し、寄生容量Ｃｓに流れ
る電流による電流誤差が増大するためである。このこと
から、図１の差動増幅回路にあっては、ＭＯＳＦＥＴ
Ｍ３，Ｍ４，Ｍ５としてβ（チャネルコンダクタンス）
の大きなＮチャネル型を使用するのが有利であることが
分かる。
【００２２】図４および図５には、本発明に係るＧｍ制
御可能な差動増幅回路と、これを使用したＯＴＡ−Ｃフ
ィルタの第２の実施例が示されている。図４において、
図１の回路と同一符号が付されている素子は同一の素子
を示す。この実施例の差動増幅回路は、図１の実施例の
回路を、入力信号の変化に合わせて定電流用ＭＯＳＦＥ
Ｔ Ｍ５の電流を補償するように改良することによっ
て、さらに低歪化を図ったものである。すなわち、図１
の回路にあっては、入力電圧が下がるとそれに伴ってノ
ードＮ２の電位が下がり、ＭＯＳＦＥＴ Ｍ５の電流が
減少し、入力電圧が上がるとそれに伴ってノードＮ２の
電位が上がり、ＭＯＳＦＥＴ Ｍ５の電流が増加してし
まう。そこで、図４の回路では、上記ＭＯＳＦＥＴ Ｍ
５の電流増減分を補うように、Ｍ５のゲート電圧を上下
させて電流を一定に保てるようにバイアス回路ＢＩＡＳ
が改良されている。
御可能な差動増幅回路と、これを使用したＯＴＡ−Ｃフ
ィルタの第２の実施例が示されている。図４において、
図１の回路と同一符号が付されている素子は同一の素子
を示す。この実施例の差動増幅回路は、図１の実施例の
回路を、入力信号の変化に合わせて定電流用ＭＯＳＦＥ
Ｔ Ｍ５の電流を補償するように改良することによっ
て、さらに低歪化を図ったものである。すなわち、図１
の回路にあっては、入力電圧が下がるとそれに伴ってノ
ードＮ２の電位が下がり、ＭＯＳＦＥＴ Ｍ５の電流が
減少し、入力電圧が上がるとそれに伴ってノードＮ２の
電位が上がり、ＭＯＳＦＥＴ Ｍ５の電流が増加してし
まう。そこで、図４の回路では、上記ＭＯＳＦＥＴ Ｍ
５の電流増減分を補うように、Ｍ５のゲート電圧を上下
させて電流を一定に保てるようにバイアス回路ＢＩＡＳ
が改良されている。
【００２３】すなわち、差動増幅段ＯＴＡの定電流用Ｍ
ＯＳＦＥＴ Ｍ５に、バイアス回路ＢＩＡＳに設けられ
たＭＯＳＦＥＴ ＭＢ１１がカレントミラー接続されて
おり、コントロール電圧Ｖｃに応じた電流が流されるＭ
ＯＳＦＥＴ ＭＢ１には、電源電圧ＶＤＤと接地電位と
の間に直列接続されたＭＯＳＦＥＴ ＭＢ５，ＭＢ６，
ＭＢ７列の中のＭＢ７が、ＭＢ４と共にカレントミラー
接続されている。また、電源電圧ＶＤＤと接地電位との
間に直列接続されたＭＯＳＦＥＴ ＭＢ２とＭＢ４との
間には、そのゲート端子に入力信号を受けるようにされ
たＭＯＳＦＥＴ ＭＢ３が設けられている。そして、Ｍ
ＯＳＦＥＴ ＭＢ２には、そのソース端子が電源電圧Ｖ
ＤＤに接続されたＭＯＳＦＥＴ ＭＢ８がカレントミラ
ー接続され、このＭＯＳＦＥＴ ＭＢ８のドレイン端子
と接地電位との間には上記ＭＯＳＦＥＴ ＭＢ６とカレ
ントミラー接続されたＭＯＳＦＥＴ ＭＢ９が接続され
ている。また、上記ＭＯＳＦＥＴ ＭＢ８のドレイン端
子には、上記ＭＯＳＦＥＴ ＭＢ１１と直列接続された
ＭＯＳＦＥＴ ＭＢ10のゲート端子が接続されている。
ＯＳＦＥＴ Ｍ５に、バイアス回路ＢＩＡＳに設けられ
たＭＯＳＦＥＴ ＭＢ１１がカレントミラー接続されて
おり、コントロール電圧Ｖｃに応じた電流が流されるＭ
ＯＳＦＥＴ ＭＢ１には、電源電圧ＶＤＤと接地電位と
の間に直列接続されたＭＯＳＦＥＴ ＭＢ５，ＭＢ６，
ＭＢ７列の中のＭＢ７が、ＭＢ４と共にカレントミラー
接続されている。また、電源電圧ＶＤＤと接地電位との
間に直列接続されたＭＯＳＦＥＴ ＭＢ２とＭＢ４との
間には、そのゲート端子に入力信号を受けるようにされ
たＭＯＳＦＥＴ ＭＢ３が設けられている。そして、Ｍ
ＯＳＦＥＴ ＭＢ２には、そのソース端子が電源電圧Ｖ
ＤＤに接続されたＭＯＳＦＥＴ ＭＢ８がカレントミラ
ー接続され、このＭＯＳＦＥＴ ＭＢ８のドレイン端子
と接地電位との間には上記ＭＯＳＦＥＴ ＭＢ６とカレ
ントミラー接続されたＭＯＳＦＥＴ ＭＢ９が接続され
ている。また、上記ＭＯＳＦＥＴ ＭＢ８のドレイン端
子には、上記ＭＯＳＦＥＴ ＭＢ１１と直列接続された
ＭＯＳＦＥＴ ＭＢ10のゲート端子が接続されている。
【００２４】さらに、上記ＭＯＳＦＥＴ ＭＢ５には、
ＭＯＳＦＥＴ ＭＢ１２とＭＢ１５がカレントミラー接
続され、このうちＭＯＳＦＥＴ ＭＢ１２のドレイン端
子と接地電位との間には、上記ＭＯＳＦＥＴ ＭＢ３の
ソース電圧をゲート端子に受けるＭＯＳＦＥＴ ＭＢ１
３とダイオード接続のＭＯＳＦＥＴ ＭＢ１４とが直列
接続されている。一方、上記ＭＯＳＦＥＴ ＭＢ１５の
ドレイン端子と接地電位との間には、上記ＭＯＳＦＥＴ
ＭＢ５，ＭＢ６，ＭＢ７列と対照的なＭＯＳＦＥＴ列
をなすダイオード接続のＭＯＳＦＥＴ ＭＢ１６とＭＢ
１７とが直列形態に接続されている。
ＭＯＳＦＥＴ ＭＢ１２とＭＢ１５がカレントミラー接
続され、このうちＭＯＳＦＥＴ ＭＢ１２のドレイン端
子と接地電位との間には、上記ＭＯＳＦＥＴ ＭＢ３の
ソース電圧をゲート端子に受けるＭＯＳＦＥＴ ＭＢ１
３とダイオード接続のＭＯＳＦＥＴ ＭＢ１４とが直列
接続されている。一方、上記ＭＯＳＦＥＴ ＭＢ１５の
ドレイン端子と接地電位との間には、上記ＭＯＳＦＥＴ
ＭＢ５，ＭＢ６，ＭＢ７列と対照的なＭＯＳＦＥＴ列
をなすダイオード接続のＭＯＳＦＥＴ ＭＢ１６とＭＢ
１７とが直列形態に接続されている。
【００２５】また、上記ＭＯＳＦＥＴ ＭＢ１６には電
源電圧ＶＤＤと接地電位との間に直列接続されたＭＯＳ
ＦＥＴ ＭＢ１８とＭＢ１９のうちＭＢ１８がカレント
ミラー接続され、上記ＭＯＳＦＥＴ ＭＢ１４にはＭＢ
１９がカレントミラー接続されている。そして、このＭ
ＯＳＦＥＴ ＭＢ１８とＭＢ１９の接続ノードにＭＯＳ
ＦＥＴ ＭＢ２０のゲート端子が接続され、ＭＯＳＦＥ
Ｔ ＭＢ２０のドレイン端子と電源電圧ＶＤＤとの間に
ダイオード接続されたＭＯＳＦＥＴ ＭＢ２１が接続さ
れており、このＭＯＳＦＥＴ ＭＢ２１に対して差動増
幅段の定電流型負荷ＭＯＳＦＥＴ Ｍ１，Ｍ２がカレン
トミラー接続されている。
源電圧ＶＤＤと接地電位との間に直列接続されたＭＯＳ
ＦＥＴ ＭＢ１８とＭＢ１９のうちＭＢ１８がカレント
ミラー接続され、上記ＭＯＳＦＥＴ ＭＢ１４にはＭＢ
１９がカレントミラー接続されている。そして、このＭ
ＯＳＦＥＴ ＭＢ１８とＭＢ１９の接続ノードにＭＯＳ
ＦＥＴ ＭＢ２０のゲート端子が接続され、ＭＯＳＦＥ
Ｔ ＭＢ２０のドレイン端子と電源電圧ＶＤＤとの間に
ダイオード接続されたＭＯＳＦＥＴ ＭＢ２１が接続さ
れており、このＭＯＳＦＥＴ ＭＢ２１に対して差動増
幅段の定電流型負荷ＭＯＳＦＥＴ Ｍ１，Ｍ２がカレン
トミラー接続されている。
【００２６】次に、上記バイアス回路のうち定電流用Ｍ
ＯＳＦＥＴ Ｍ５側の電流補償動作を図６を用いて説明
する。この実施例では、バイアス回路に入力信号Ｂinの
モニタ端子ＭＴが設けられ、このモニタ端子ＭＴに、定
電流用ＭＯＳＦＥＴ ＭＢ４によって一定の電流が流れ
るようにされたＭＯＳＦＥＴ ＭＢ３のゲート端子が接
続されている。これによって、ＭＯＳＦＥＴ ＭＢ３は
擬似入力ＭＯＳＦＥＴとして作用し、そのソース電圧
は、差動増幅段のノードＮ２の電位（定電流用ＭＯＳＦ
ＥＴ Ｍ５のドレイン電圧）と同じ様に、入力信号Ｂin
の上下動に応じて上下するようになる。そのため、例え
ば入力信号Ｂinが上昇すると、ＭＯＳＦＥＴ ＭＢ３の
ソース電圧が上がり、ドレイン側に接続されたＭＯＳＦ
ＥＴ ＭＢ２に流れる電流が増加する。その結果、ＭＯ
ＳＦＥＴ ＭＢ２とカレントミラー接続されたＭＯＳＦ
ＥＴＭＢ８の電流が増加し、ＭＢ９に流れる電流も増加
する。
ＯＳＦＥＴ Ｍ５側の電流補償動作を図６を用いて説明
する。この実施例では、バイアス回路に入力信号Ｂinの
モニタ端子ＭＴが設けられ、このモニタ端子ＭＴに、定
電流用ＭＯＳＦＥＴ ＭＢ４によって一定の電流が流れ
るようにされたＭＯＳＦＥＴ ＭＢ３のゲート端子が接
続されている。これによって、ＭＯＳＦＥＴ ＭＢ３は
擬似入力ＭＯＳＦＥＴとして作用し、そのソース電圧
は、差動増幅段のノードＮ２の電位（定電流用ＭＯＳＦ
ＥＴ Ｍ５のドレイン電圧）と同じ様に、入力信号Ｂin
の上下動に応じて上下するようになる。そのため、例え
ば入力信号Ｂinが上昇すると、ＭＯＳＦＥＴ ＭＢ３の
ソース電圧が上がり、ドレイン側に接続されたＭＯＳＦ
ＥＴ ＭＢ２に流れる電流が増加する。その結果、ＭＯ
ＳＦＥＴ ＭＢ２とカレントミラー接続されたＭＯＳＦ
ＥＴＭＢ８の電流が増加し、ＭＢ９に流れる電流も増加
する。
【００２７】一方、ＭＯＳＦＥＴ ＭＢ９のゲートには
ＭＢ６によって常に一定の電圧が印加されているため、
ＭＯＳＦＥＴ ＭＢ８の電流が増加すると、ＭＢ９のゲ
ート・ソース間電圧Ｖｇｓが大きくなり、ＭＯＳＦＥＴ
ＭＢ１０のゲート電圧が上がる。その結果、ＭＯＳＦ
ＥＴ ＭＢ１０およびそのドレイン側に接続されたＭＯ
ＳＦＥＴ ＭＢ１１の電流が減少し、ＭＢ１１とカレン
トミラー接続されたＭＯＳＦＥＴ Ｍ５の電流を減少さ
せるように作用し、ノードＮ２の電位の上昇によりチャ
ネル長変調効果で増加しようとするＭＯＳＦＥＴ Ｍ５
の電流を補償することができる。入力信号Ｂinが下がっ
た場合には、上記とは逆にノードＮ２の電位の効果によ
り減少しようとするＭＯＳＦＥＴ Ｍ５の電流を増加さ
せるようにバイアス回路が動作する。
ＭＢ６によって常に一定の電圧が印加されているため、
ＭＯＳＦＥＴ ＭＢ８の電流が増加すると、ＭＢ９のゲ
ート・ソース間電圧Ｖｇｓが大きくなり、ＭＯＳＦＥＴ
ＭＢ１０のゲート電圧が上がる。その結果、ＭＯＳＦ
ＥＴ ＭＢ１０およびそのドレイン側に接続されたＭＯ
ＳＦＥＴ ＭＢ１１の電流が減少し、ＭＢ１１とカレン
トミラー接続されたＭＯＳＦＥＴ Ｍ５の電流を減少さ
せるように作用し、ノードＮ２の電位の上昇によりチャ
ネル長変調効果で増加しようとするＭＯＳＦＥＴ Ｍ５
の電流を補償することができる。入力信号Ｂinが下がっ
た場合には、上記とは逆にノードＮ２の電位の効果によ
り減少しようとするＭＯＳＦＥＴ Ｍ５の電流を増加さ
せるようにバイアス回路が動作する。
【００２８】図５の実施例における定電流型負荷ＭＯＳ
ＦＥＴ Ｍ１，Ｍ２側の電流補償動作は、ほぼ上記と同
一であり単に電位関係が逆になっている。すなわち、Ｍ
ＯＳＦＥＴ ＭＢ４，ＭＢ７に相当するのが、ＭＯＳＦ
ＥＴ ＭＢ１２，ＭＢ１５であり、ＭＯＳＦＥＴ ＭＢ
２，ＭＢ８に相当するのがＭＯＳＦＥＴ ＭＢ１４，Ｍ
Ｂ１９で、ＭＯＳＦＥＴ ＭＢ９，ＭＢ１０，Ｍ１１に
相当するのがＭＯＳＦＥＴ ＭＢ１８，ＭＢ２０，ＭＢ
２１、またＭＯＳＦＥＴ ＭＢ３に相当するのがＭＯＳ
ＦＥＴ ＭＢ１３で、特に制限されないが、入力信号Ｂ
inよりもＭＢ３のＶth分だけ低い電位がＭＯＳＦＥＴ
ＭＢ１３のゲート端子にモニタ入力として印加され、Ｍ
Ｂ１３の動作範囲が広くされている。
ＦＥＴ Ｍ１，Ｍ２側の電流補償動作は、ほぼ上記と同
一であり単に電位関係が逆になっている。すなわち、Ｍ
ＯＳＦＥＴ ＭＢ４，ＭＢ７に相当するのが、ＭＯＳＦ
ＥＴ ＭＢ１２，ＭＢ１５であり、ＭＯＳＦＥＴ ＭＢ
２，ＭＢ８に相当するのがＭＯＳＦＥＴ ＭＢ１４，Ｍ
Ｂ１９で、ＭＯＳＦＥＴ ＭＢ９，ＭＢ１０，Ｍ１１に
相当するのがＭＯＳＦＥＴ ＭＢ１８，ＭＢ２０，ＭＢ
２１、またＭＯＳＦＥＴ ＭＢ３に相当するのがＭＯＳ
ＦＥＴ ＭＢ１３で、特に制限されないが、入力信号Ｂ
inよりもＭＢ３のＶth分だけ低い電位がＭＯＳＦＥＴ
ＭＢ１３のゲート端子にモニタ入力として印加され、Ｍ
Ｂ１３の動作範囲が広くされている。
【００２９】従って、図５のバイアス回路では、例えば
入力信号Ｂinが上昇すると、ＭＯＳＦＥＴ ＭＢ１３の
ゲート電圧が上がり、ドレイン側に接続されたＭＯＳＦ
ＥＴＭＢ１４に流れる電流が減少する。その結果、ＭＯ
ＳＦＥＴ ＭＢ１４とカレントミラー接続されたＭＯＳ
ＦＥＴ ＭＢ１９の電流が減少し、ＭＢ１８に流れる電
流も減少する。そして、ＭＯＳＦＥＴ ＭＢ１９の電流
が減少すると、ＭＢ１８のゲート・ソース間電圧Ｖｇｓ
が小さくなり、ＭＯＳＦＥＴ ＭＢ２０のゲート電圧が
上がる。その結果、ＭＯＳＦＥＴ ＭＢ２０およびその
ドレイン側に接続されたＭＯＳＦＥＴ ＭＢ１１の電流
が増加し、ＭＢ２１とカレントミラー接続されたＭＯＳ
ＦＥＴ Ｍ１，Ｍ２の電流を増加させるように作用し、
出力電圧ｏｕｔ-，ｏｕｔ+の上昇によりチャネル長変調
効果で減少しようとするＭＯＳＦＥＴ Ｍ１，Ｍ２の電
流を補償することができる。入力信号Ｂinが下がった場
合には、上記とは逆に出力電圧ｏｕｔ-，ｏｕｔ+の降下
により増加しようとするＭＯＳＦＥＴＭ５の電流を減少
させるようにバイアス回路が動作する。
入力信号Ｂinが上昇すると、ＭＯＳＦＥＴ ＭＢ１３の
ゲート電圧が上がり、ドレイン側に接続されたＭＯＳＦ
ＥＴＭＢ１４に流れる電流が減少する。その結果、ＭＯ
ＳＦＥＴ ＭＢ１４とカレントミラー接続されたＭＯＳ
ＦＥＴ ＭＢ１９の電流が減少し、ＭＢ１８に流れる電
流も減少する。そして、ＭＯＳＦＥＴ ＭＢ１９の電流
が減少すると、ＭＢ１８のゲート・ソース間電圧Ｖｇｓ
が小さくなり、ＭＯＳＦＥＴ ＭＢ２０のゲート電圧が
上がる。その結果、ＭＯＳＦＥＴ ＭＢ２０およびその
ドレイン側に接続されたＭＯＳＦＥＴ ＭＢ１１の電流
が増加し、ＭＢ２１とカレントミラー接続されたＭＯＳ
ＦＥＴ Ｍ１，Ｍ２の電流を増加させるように作用し、
出力電圧ｏｕｔ-，ｏｕｔ+の上昇によりチャネル長変調
効果で減少しようとするＭＯＳＦＥＴ Ｍ１，Ｍ２の電
流を補償することができる。入力信号Ｂinが下がった場
合には、上記とは逆に出力電圧ｏｕｔ-，ｏｕｔ+の降下
により増加しようとするＭＯＳＦＥＴＭ５の電流を減少
させるようにバイアス回路が動作する。
【００３０】以上説明したように、上記バイアス回路で
は、定電流用ＭＯＳＦＥＴ Ｍ５のドレインと同じよう
にＭＢ４のドレイン電圧を変動させ、その電流変動をＭ
Ｂ２からＭＢ８にカレントミラー回路を利用して伝える
とともに、ＭＯＳＦＥＴ ＭＢ９は定電圧によってバイ
アスするようにしている。そのため、ＭＯＳＦＥＴＭＢ
９のソースすなわちＭＢ１０のゲート電位は、ＭＢ４の
ドレイン変動による電流変動分だけ逆方向に変動し、こ
れをＭＯＳＦＥＴ ＭＢ１１を通して定電流用ＭＯＳＦ
ＥＴ Ｍ５のゲートに供給している。その結果、上記バ
イアス回路による定電流用ＭＯＳＦＥＴ Ｍ５の電流変
動は、０．２％に低減される。定電流型負荷ＭＯＳＦＥ
Ｔ Ｍ１，Ｍ２についても電流補償するようにした図５
の差動増幅回路を適用した１次フィルタにおける歪は、
０．０２４％に改善することができる。
は、定電流用ＭＯＳＦＥＴ Ｍ５のドレインと同じよう
にＭＢ４のドレイン電圧を変動させ、その電流変動をＭ
Ｂ２からＭＢ８にカレントミラー回路を利用して伝える
とともに、ＭＯＳＦＥＴ ＭＢ９は定電圧によってバイ
アスするようにしている。そのため、ＭＯＳＦＥＴＭＢ
９のソースすなわちＭＢ１０のゲート電位は、ＭＢ４の
ドレイン変動による電流変動分だけ逆方向に変動し、こ
れをＭＯＳＦＥＴ ＭＢ１１を通して定電流用ＭＯＳＦ
ＥＴ Ｍ５のゲートに供給している。その結果、上記バ
イアス回路による定電流用ＭＯＳＦＥＴ Ｍ５の電流変
動は、０．２％に低減される。定電流型負荷ＭＯＳＦＥ
Ｔ Ｍ１，Ｍ２についても電流補償するようにした図５
の差動増幅回路を適用した１次フィルタにおける歪は、
０．０２４％に改善することができる。
【００３１】図７には、ＯＴＡ−Ｃフィルタに使用して
好適なＧｍ制御可能な差動増幅回路の他の実施例が示さ
れている。図７の差動増幅回路は、クロスカップル方式
と呼ばれる線形性の優れたＧｍを有する差動増幅回路を
ＯＴＡ−Ｃフィルタに適するように改良したものであ
る。クロスカップル方式の差動増幅回路は、ソース共通
接続された２組のＭＯＳＦＥＴ対Ｑ１，Ｑ２とＱ３，Ｑ
４のドレインを交差的に共通接続し、その共通ドレイン
には定電流源Ｉ０をそれぞれ接続すると共に、Ｑ１とＱ
３のゲート端子およびＱ２とＱ４のゲート端子に、それ
ぞれ直流レベルがＶＢ分だけ異なる信号を入力させるよ
うにしたもので、Ｇｍがバイアス電流Ｉｄに依存しない
という特徴を備えている。そのため、共通ソースに接続
される定電流源ＩＣ０を構成するＭＯＳＦＥＴのＷ／Ｌ
（ゲート幅とゲート長との比）を予め大きな値に設計し
ておくことにより、高周波の入力によって出力電流Ｉｏ
ｕｔが増大しても歪を発生しないようにすることができ
る。
好適なＧｍ制御可能な差動増幅回路の他の実施例が示さ
れている。図７の差動増幅回路は、クロスカップル方式
と呼ばれる線形性の優れたＧｍを有する差動増幅回路を
ＯＴＡ−Ｃフィルタに適するように改良したものであ
る。クロスカップル方式の差動増幅回路は、ソース共通
接続された２組のＭＯＳＦＥＴ対Ｑ１，Ｑ２とＱ３，Ｑ
４のドレインを交差的に共通接続し、その共通ドレイン
には定電流源Ｉ０をそれぞれ接続すると共に、Ｑ１とＱ
３のゲート端子およびＱ２とＱ４のゲート端子に、それ
ぞれ直流レベルがＶＢ分だけ異なる信号を入力させるよ
うにしたもので、Ｇｍがバイアス電流Ｉｄに依存しない
という特徴を備えている。そのため、共通ソースに接続
される定電流源ＩＣ０を構成するＭＯＳＦＥＴのＷ／Ｌ
（ゲート幅とゲート長との比）を予め大きな値に設計し
ておくことにより、高周波の入力によって出力電流Ｉｏ
ｕｔが増大しても歪を発生しないようにすることができ
る。
【００３２】ところが、従来のクロスカップル方式の差
動増幅回路はＶＢ発生用のＭＯＳＦＥＴのしきい値電圧
の変動によってＭＯＳＦＥＴ Ｑ１，Ｑ２，Ｑ３，Ｑ４
のゲート電圧が変動するため、全てのＭＯＳＦＥＴが飽
和動作する入力振幅が小さくなってしまい、低電圧フィ
ルタには不向きであった。図７の実施例のクロスカップ
ル方式の差動増幅回路では、差動ＭＯＳＦＥＴＱ１，Ｑ
２，Ｑ３，Ｑ４の前段に、ダイオード接続されたレベル
シフト用のＭＯＳＦＥＴ Ｑ５，Ｑ６，Ｑ７，Ｑ８をそ
れぞれ設けておき、ソースフォロワ型の入力ＭＯＳＦＥ
Ｔ Ｑ１１，Ｑ１２で入力信号をシフトアップした後、
同じ特性のＭＯＳＦＥＴでシフトダウンして差動ＭＯＳ
ＦＥＴ Ｑ１，Ｑ２，Ｑ３，Ｑ４に入力させるようにし
ている。
動増幅回路はＶＢ発生用のＭＯＳＦＥＴのしきい値電圧
の変動によってＭＯＳＦＥＴ Ｑ１，Ｑ２，Ｑ３，Ｑ４
のゲート電圧が変動するため、全てのＭＯＳＦＥＴが飽
和動作する入力振幅が小さくなってしまい、低電圧フィ
ルタには不向きであった。図７の実施例のクロスカップ
ル方式の差動増幅回路では、差動ＭＯＳＦＥＴＱ１，Ｑ
２，Ｑ３，Ｑ４の前段に、ダイオード接続されたレベル
シフト用のＭＯＳＦＥＴ Ｑ５，Ｑ６，Ｑ７，Ｑ８をそ
れぞれ設けておき、ソースフォロワ型の入力ＭＯＳＦＥ
Ｔ Ｑ１１，Ｑ１２で入力信号をシフトアップした後、
同じ特性のＭＯＳＦＥＴでシフトダウンして差動ＭＯＳ
ＦＥＴ Ｑ１，Ｑ２，Ｑ３，Ｑ４に入力させるようにし
ている。
【００３３】つまり、ゲートに入力信号Ｂin+（Ｂin-）
が入力されたＭＯＳＦＥＴ Ｑ１１（Ｑ１２）のソース
電圧を、ダイオード接続のＭＯＳＦＥＴ Ｑ５，Ｑ６
（Ｑ７，Ｑ８）のソース端子に入力し、そのゲート端子
から出力を取り出して差動ＭＯＳＦＥＴ Ｑ１，Ｑ２
（Ｑ３，Ｑ４）のゲート端子に入力させている。この実
施例の回路では、ＭＯＳＦＥＴ Ｑ５とＱ６のレベルダ
ウン量の差およびＱ７とＱ８のレベルダウン量の差がＶ
Ｂとされる。
が入力されたＭＯＳＦＥＴ Ｑ１１（Ｑ１２）のソース
電圧を、ダイオード接続のＭＯＳＦＥＴ Ｑ５，Ｑ６
（Ｑ７，Ｑ８）のソース端子に入力し、そのゲート端子
から出力を取り出して差動ＭＯＳＦＥＴ Ｑ１，Ｑ２
（Ｑ３，Ｑ４）のゲート端子に入力させている。この実
施例の回路では、ＭＯＳＦＥＴ Ｑ５とＱ６のレベルダ
ウン量の差およびＱ７とＱ８のレベルダウン量の差がＶ
Ｂとされる。
【００３４】入力ＭＯＳＦＥＴ Ｑ１１，Ｑ１２および
ダイオード接続のＭＯＳＦＥＴ Ｑ５，Ｑ６，Ｑ７，Ｑ
８には、それぞれ定電流源が接続されており、このうち
Ｑ５とＱ７には、Ｑ１１とＱ１２と同一の電流を流す定
電流源Ｉ１が接続され、Ｑ６，Ｑ８には可変定電流源Ｉ
Ｃが接続されている。従って、この実施例の差動増幅回
路では、可変定電流源ＩＣの電流を調整することによっ
て上記入力電位差ＶＢを制御し、Ｇｍを変えてやること
ができる。一方、この実施例では、ＭＯＳＦＥＴ Ｑ
５，Ｑ６（Ｑ７，Ｑ８）がソース入力でありインピーダ
ンスが低いため、Ｑ１１（Ｑ１２）とＱ５，Ｑ６（Ｑ
７，Ｑ８）との間で電流が相互に流れ込み合い、予定し
た電流が流れるとは限らない。そこで、実施例では、Ｑ
１１（Ｑ１２）とＱ５，Ｑ６（Ｑ７，Ｑ８）のソース端
子およびドレイン端子の両方にそれぞれ等しい電流源を
設けて、各ＭＯＳＦＥＴに流れる電流を確定できるよう
にしてある。
ダイオード接続のＭＯＳＦＥＴ Ｑ５，Ｑ６，Ｑ７，Ｑ
８には、それぞれ定電流源が接続されており、このうち
Ｑ５とＱ７には、Ｑ１１とＱ１２と同一の電流を流す定
電流源Ｉ１が接続され、Ｑ６，Ｑ８には可変定電流源Ｉ
Ｃが接続されている。従って、この実施例の差動増幅回
路では、可変定電流源ＩＣの電流を調整することによっ
て上記入力電位差ＶＢを制御し、Ｇｍを変えてやること
ができる。一方、この実施例では、ＭＯＳＦＥＴ Ｑ
５，Ｑ６（Ｑ７，Ｑ８）がソース入力でありインピーダ
ンスが低いため、Ｑ１１（Ｑ１２）とＱ５，Ｑ６（Ｑ
７，Ｑ８）との間で電流が相互に流れ込み合い、予定し
た電流が流れるとは限らない。そこで、実施例では、Ｑ
１１（Ｑ１２）とＱ５，Ｑ６（Ｑ７，Ｑ８）のソース端
子およびドレイン端子の両方にそれぞれ等しい電流源を
設けて、各ＭＯＳＦＥＴに流れる電流を確定できるよう
にしてある。
【００３５】図７の実施例では、可変定電流源ＩＣや定
電流源Ｉ０、Ｉ１、ＩＣ０のバイアス回路として、図４
に示されているような電流補償型のバイアス回路を使用
することにより、さらに歪を改善することが可能であ
る。また、実施例では、差動ＭＯＳＦＥＴ Ｑ１，Ｑ
２，Ｑ３，Ｑ４をＮチャネル型で構成し、入力ＭＯＳＦ
ＥＴ Ｑ１１，Ｑ１２およびレベルシフト用のＭＯＳＦ
ＥＴ Ｑ５，Ｑ６，Ｑ７，Ｑ８をＰチャネル型で構成し
ているが、それぞれ逆の導電型のＭＯＳＦＥＴで構成す
ることも可能である。また、上記定電流源Ｉ１、Ｉ０お
よび可変定電流源ＩＣはそれぞれ１個のＭＯＳＦＥＴで
構成することができる。
電流源Ｉ０、Ｉ１、ＩＣ０のバイアス回路として、図４
に示されているような電流補償型のバイアス回路を使用
することにより、さらに歪を改善することが可能であ
る。また、実施例では、差動ＭＯＳＦＥＴ Ｑ１，Ｑ
２，Ｑ３，Ｑ４をＮチャネル型で構成し、入力ＭＯＳＦ
ＥＴ Ｑ１１，Ｑ１２およびレベルシフト用のＭＯＳＦ
ＥＴ Ｑ５，Ｑ６，Ｑ７，Ｑ８をＰチャネル型で構成し
ているが、それぞれ逆の導電型のＭＯＳＦＥＴで構成す
ることも可能である。また、上記定電流源Ｉ１、Ｉ０お
よび可変定電流源ＩＣはそれぞれ１個のＭＯＳＦＥＴで
構成することができる。
【００３６】図８は、上記電流源Ｉ１、Ｉ０および可変
定電流源ＩＣがそれぞれ１個のＭＯＳＦＥＴで構成され
た場合におけるそれぞれのゲートバイアス電圧を発生す
るバイアス回路の一例を示す。図８において、ＢＩＡＳ
１は上記電流源Ｉ１、Ｉ０のバイアス電圧Ｖｃ１，Ｖｃ
１’を発生するバイアス回路、ＢＩＡＳ２は上記可変定
電流源ＩＣのバイアス電圧Ｖｃ１，Ｖｃ１’を発生する
バイアス回路であり、それぞれ図５の実施例におけるバ
イアス回路ＢＩＡＳと同一の構成を有し、チャネル長変
調効果による電流の増減の補償が可能にされている。図
８において、図５の実施例におけるバイアス回路ＢＩＡ
Ｓを構成する素子と同一の機能を有する素子には同一の
符号を付して詳細な説明は省略する。なお、Ｇｍの制御
はバイアス回路ＢＩＡＳ１のコントロール端子への電圧
Ｖｃの調整によって行ない、バイアス回路ＢＩＡＳ２の
コントロール端子へは一定の電圧Ｖｇを印加して、バイ
アス回路ＢＩＡＳ２はチャネル長変調効果による電流の
増減の補償のみ行なうようになっている。
定電流源ＩＣがそれぞれ１個のＭＯＳＦＥＴで構成され
た場合におけるそれぞれのゲートバイアス電圧を発生す
るバイアス回路の一例を示す。図８において、ＢＩＡＳ
１は上記電流源Ｉ１、Ｉ０のバイアス電圧Ｖｃ１，Ｖｃ
１’を発生するバイアス回路、ＢＩＡＳ２は上記可変定
電流源ＩＣのバイアス電圧Ｖｃ１，Ｖｃ１’を発生する
バイアス回路であり、それぞれ図５の実施例におけるバ
イアス回路ＢＩＡＳと同一の構成を有し、チャネル長変
調効果による電流の増減の補償が可能にされている。図
８において、図５の実施例におけるバイアス回路ＢＩＡ
Ｓを構成する素子と同一の機能を有する素子には同一の
符号を付して詳細な説明は省略する。なお、Ｇｍの制御
はバイアス回路ＢＩＡＳ１のコントロール端子への電圧
Ｖｃの調整によって行ない、バイアス回路ＢＩＡＳ２の
コントロール端子へは一定の電圧Ｖｇを印加して、バイ
アス回路ＢＩＡＳ２はチャネル長変調効果による電流の
増減の補償のみ行なうようになっている。
【００３７】次に、温度や製造バラツキにより変化する
差動増幅回路のＧｍを所望の値に調整するための上記コ
ントロール電圧Ｖｃが自動的に得られるようにした実施
例について説明する。本実施例では、図９に示されてい
るように、本来の信号処理系に使用されるＯＴＡ−Ｃフ
ィルタ（以下、マスタフィルタと称する）１０の他に、
所望の周波数を有する参照信号Ｖｉをモニタするモニタ
用フィルタ（以下、スレーブフィルタと称する）２０
と、このスレーブフィルタ２０の出力Ｖｏと上記参照信
号Ｖｉとの位相差を検出してその位相差が所定の値（４
５°）となるようにフィードバックすることでスレーブ
フィルタ２０のカットオフ周波数ｆｃを所望の値に調整
するフィードバック信号を形成する位相差検出調整回路
３０とを設け、上記フィードバック信号をマスタフィル
タ１０のＧｍ制御用コントロール電圧Ｖｃとして供給す
るようにしたものである。
差動増幅回路のＧｍを所望の値に調整するための上記コ
ントロール電圧Ｖｃが自動的に得られるようにした実施
例について説明する。本実施例では、図９に示されてい
るように、本来の信号処理系に使用されるＯＴＡ−Ｃフ
ィルタ（以下、マスタフィルタと称する）１０の他に、
所望の周波数を有する参照信号Ｖｉをモニタするモニタ
用フィルタ（以下、スレーブフィルタと称する）２０
と、このスレーブフィルタ２０の出力Ｖｏと上記参照信
号Ｖｉとの位相差を検出してその位相差が所定の値（４
５°）となるようにフィードバックすることでスレーブ
フィルタ２０のカットオフ周波数ｆｃを所望の値に調整
するフィードバック信号を形成する位相差検出調整回路
３０とを設け、上記フィードバック信号をマスタフィル
タ１０のＧｍ制御用コントロール電圧Ｖｃとして供給す
るようにしたものである。
【００３８】この実施例においては、マスタフィルタ１
０を構成するＯＴＡ（Ｇｍ調整可能なアンプ）と同一構
成のＯＴＡによってスレーブフィルタ２０を構成するこ
とにより、Ｇｍやその温度特性、容量の製造バラツキは
同一半導体チップ内ではほぼ同一になるという半導体集
積回路の性質から、マスタフィルタ１０のカットオフ周
波数ｆｃをスレーブフィルタ２０のｆｃと一致させて所
望の周波数に調整できるようになる。
０を構成するＯＴＡ（Ｇｍ調整可能なアンプ）と同一構
成のＯＴＡによってスレーブフィルタ２０を構成するこ
とにより、Ｇｍやその温度特性、容量の製造バラツキは
同一半導体チップ内ではほぼ同一になるという半導体集
積回路の性質から、マスタフィルタ１０のカットオフ周
波数ｆｃをスレーブフィルタ２０のｆｃと一致させて所
望の周波数に調整できるようになる。
【００３９】図１０は、上記スレーブフィルタ２０と位
相差検出調整回路３０とからなるコントロール電圧発生
回路の具体的回路例を示す。この実施例のコントロール
電圧発生回路は、１次のローパスフィルタの位相遅延
が、利得が−３ｄＢのときの周波数で定義されるカット
オフ周波数ｆｃにおいて４５°であること（図１７参
照）を利用して、所望の周波数を有する参照信号Ｖｉ
を、ＯＴＡ２１と容量２２とからなるスレーブフィルタ
２０に入力し、その出力Ｖｏと参照信号Ｖｉとの位相差
を位相差検出調整回路３０で検出して、その位相差が４
５°となるようにフィードバック信号（Ｖｃ）を発生さ
せるものである。
相差検出調整回路３０とからなるコントロール電圧発生
回路の具体的回路例を示す。この実施例のコントロール
電圧発生回路は、１次のローパスフィルタの位相遅延
が、利得が−３ｄＢのときの周波数で定義されるカット
オフ周波数ｆｃにおいて４５°であること（図１７参
照）を利用して、所望の周波数を有する参照信号Ｖｉ
を、ＯＴＡ２１と容量２２とからなるスレーブフィルタ
２０に入力し、その出力Ｖｏと参照信号Ｖｉとの位相差
を位相差検出調整回路３０で検出して、その位相差が４
５°となるようにフィードバック信号（Ｖｃ）を発生さ
せるものである。
【００４０】そのためこの実施例では、位相差検出調整
回路３０を、スレーブフィルタ２０の出力Ｖｏと参照信
号Ｖｉとを矩形波（パルス）に変換するコンパレータ３
１，３２と、これらの出力パルスを入力としその位相差
を応じたデューティ比を有するパルスＶｄを形成するイ
クスクルーシブＯＲゲート３３と、その出力パルスＶｄ
とデューティ比が２５％の理想パルス信号Ｖｒとの差を
積分する積分器（ＯＴＡ３４と容量３５）とによって構
成してある。
回路３０を、スレーブフィルタ２０の出力Ｖｏと参照信
号Ｖｉとを矩形波（パルス）に変換するコンパレータ３
１，３２と、これらの出力パルスを入力としその位相差
を応じたデューティ比を有するパルスＶｄを形成するイ
クスクルーシブＯＲゲート３３と、その出力パルスＶｄ
とデューティ比が２５％の理想パルス信号Ｖｒとの差を
積分する積分器（ＯＴＡ３４と容量３５）とによって構
成してある。
【００４１】この実施例のコントロール電圧発生回路で
は、スレーブフィルタ２０のカットオフ周波数ｆｃが参
照信号Ｖｉの周波数ｆｉと一致（ｆｃ＝ｆｉ）していれ
ば、スレーブフィルタ２０の出力Ｖｏは、前述のよう
に、位相が４５°遅れているはずであるから、ＥＯＲゲ
ート３３の出力Ｖｄは、図１１に示すように、周波数が
入力参照信号Ｖｉの２倍でデューティ比が２５％すなわ
ち１／４の波形となる。一方、上記スレーブフィルタ２
０を構成するＯＴＡ２１のＧｍが所望の値でないとき
は、そのカットオフ周波数ｆｃが参照信号Ｖｉの周波数
ｆｉと一致しなくなるので、ＥＯＲゲート３３の出力パ
ルスＶｄはデューティ比が２５％でなくなる。このパル
スＶｄとデューティ比が２５％の理想パルス信号Ｖｒと
の差を積分器によって積分しているため、ｆｃ＞ｆｉで
あれば、位相遅延は小さいのでパルスＶｄのデューティ
は小さくなって積分値すなわち出力電圧は増加する。
は、スレーブフィルタ２０のカットオフ周波数ｆｃが参
照信号Ｖｉの周波数ｆｉと一致（ｆｃ＝ｆｉ）していれ
ば、スレーブフィルタ２０の出力Ｖｏは、前述のよう
に、位相が４５°遅れているはずであるから、ＥＯＲゲ
ート３３の出力Ｖｄは、図１１に示すように、周波数が
入力参照信号Ｖｉの２倍でデューティ比が２５％すなわ
ち１／４の波形となる。一方、上記スレーブフィルタ２
０を構成するＯＴＡ２１のＧｍが所望の値でないとき
は、そのカットオフ周波数ｆｃが参照信号Ｖｉの周波数
ｆｉと一致しなくなるので、ＥＯＲゲート３３の出力パ
ルスＶｄはデューティ比が２５％でなくなる。このパル
スＶｄとデューティ比が２５％の理想パルス信号Ｖｒと
の差を積分器によって積分しているため、ｆｃ＞ｆｉで
あれば、位相遅延は小さいのでパルスＶｄのデューティ
は小さくなって積分値すなわち出力電圧は増加する。
【００４２】また、ｆｃ＜ｆｉであれば、位相遅延は大
きいのでパルスＶｄのデューティは大きくなって積分値
すなわち出力電圧は減少する。この出力電圧（コントロ
ール電圧Ｖｃ）によって、スレーブフィルタ２０を構成
するＯＴＡ２１のＧｍが調整され、コントロール電圧Ｖ
ｃが下がるとスレーブフィルタ２０のカットオフ周波数
ｆｃが高くなり、コントロール電圧Ｖｃが上がるとカッ
トオフ周波数ｆｃが低くなるように負帰還がかかるた
め、定常状態ではｆｃ＝ｆｉとなるように自動的に調整
される。このコントロール電圧Ｖｃがマスタフィルタ１
０に供給されるため、マスタフィルタ１０のカットオフ
周波数ｆｃも参照信号Ｖｉの周波数ｆｉと等しく制御さ
れることとなる。さらに、理想パルス信号Ｖｒのデュー
ティ比を変えることによって、自動調整後のカットオフ
周波数を任意に設定することもできる。
きいのでパルスＶｄのデューティは大きくなって積分値
すなわち出力電圧は減少する。この出力電圧（コントロ
ール電圧Ｖｃ）によって、スレーブフィルタ２０を構成
するＯＴＡ２１のＧｍが調整され、コントロール電圧Ｖ
ｃが下がるとスレーブフィルタ２０のカットオフ周波数
ｆｃが高くなり、コントロール電圧Ｖｃが上がるとカッ
トオフ周波数ｆｃが低くなるように負帰還がかかるた
め、定常状態ではｆｃ＝ｆｉとなるように自動的に調整
される。このコントロール電圧Ｖｃがマスタフィルタ１
０に供給されるため、マスタフィルタ１０のカットオフ
周波数ｆｃも参照信号Ｖｉの周波数ｆｉと等しく制御さ
れることとなる。さらに、理想パルス信号Ｖｒのデュー
ティ比を変えることによって、自動調整後のカットオフ
周波数を任意に設定することもできる。
【００４３】この実施例のコントロール電圧発生回路に
おいては、安定な出力電圧Ｖｃを得るために積分器の時
定数をスレーブフィルタ２０の時定数に比べて大きくす
る必要がある。しかし、定常状態への収束は積分器の時
定数が小さい方が速い。そこで、この実施例では、積分
器を構成するＯＴＡ３４のコントロール電圧Ｖｃ２を制
御することによって、過渡期はＯＴＡ３４のＧｍを大き
くして積分器の定数を下げ、過渡期はＯＴＡ３４のＧｍ
を小さくして積分器の定数を上げることができるように
している。
おいては、安定な出力電圧Ｖｃを得るために積分器の時
定数をスレーブフィルタ２０の時定数に比べて大きくす
る必要がある。しかし、定常状態への収束は積分器の時
定数が小さい方が速い。そこで、この実施例では、積分
器を構成するＯＴＡ３４のコントロール電圧Ｖｃ２を制
御することによって、過渡期はＯＴＡ３４のＧｍを大き
くして積分器の定数を下げ、過渡期はＯＴＡ３４のＧｍ
を小さくして積分器の定数を上げることができるように
している。
【００４４】なお、同一半導体チップ上に信号処理系す
なわちマスタフィルタが２つ以上ある場合には、上記実
施例のコントロール電圧発生回路を２つのマスタフィル
タに共通に設け、１つのコントロール電圧発生回路から
のコントロール電圧Ｖｃを２つのマスタフィルタに供給
するように構成することができる。この実施例のコント
ロール電圧発生回路は、ループ内に積分器が１つだけで
あるため、系の動作が安定するとともに、ＯＴＡ２１，
３４やコンパレータ３１，３２にオフセットが生じてい
ても積分値は一定であり、精度に影響しないという利点
がある。
なわちマスタフィルタが２つ以上ある場合には、上記実
施例のコントロール電圧発生回路を２つのマスタフィル
タに共通に設け、１つのコントロール電圧発生回路から
のコントロール電圧Ｖｃを２つのマスタフィルタに供給
するように構成することができる。この実施例のコント
ロール電圧発生回路は、ループ内に積分器が１つだけで
あるため、系の動作が安定するとともに、ＯＴＡ２１，
３４やコンパレータ３１，３２にオフセットが生じてい
ても積分値は一定であり、精度に影響しないという利点
がある。
【００４５】図１２は、本発明に係るＯＴＡ−Ｃフィル
タの他の実施例を示す。図１２のフィルタ回路は、３次
のバターワース・ローパスフィルタに適用したものであ
り、ＯＴＡ１，ＯＴＡ２，ＯＴＡ３はそれぞれ図５に示
されている差動増幅段ＯＴＡと同一の回路構成を有する
Ｇｍ制御可能な差動増幅回路で、その定電流用ＭＯＳＦ
ＥＴ Ｍ５に対するバイアス電圧ＶＧＮおよびＭ１，Ｍ
２に対するバイアス電圧ＶＧＰが、共通の電流補償型バ
イアス回路ＢＩＡＳからそれぞれ供給されるように構成
されている。差動増幅段ＯＴＡ１，ＯＴＡ２の反転出力
端子は、インピーダンスの低い入力端子Ｖｉｎに、また
差動増幅段ＯＴＡ３の反転出力端子は、インピーダンス
の低いＯＴＡ３の入力端子に接続される。
タの他の実施例を示す。図１２のフィルタ回路は、３次
のバターワース・ローパスフィルタに適用したものであ
り、ＯＴＡ１，ＯＴＡ２，ＯＴＡ３はそれぞれ図５に示
されている差動増幅段ＯＴＡと同一の回路構成を有する
Ｇｍ制御可能な差動増幅回路で、その定電流用ＭＯＳＦ
ＥＴ Ｍ５に対するバイアス電圧ＶＧＮおよびＭ１，Ｍ
２に対するバイアス電圧ＶＧＰが、共通の電流補償型バ
イアス回路ＢＩＡＳからそれぞれ供給されるように構成
されている。差動増幅段ＯＴＡ１，ＯＴＡ２の反転出力
端子は、インピーダンスの低い入力端子Ｖｉｎに、また
差動増幅段ＯＴＡ３の反転出力端子は、インピーダンス
の低いＯＴＡ３の入力端子に接続される。
【００４６】ところで、図１２のフィルタ回路は、図１
４に示すＳａｌｌｅｎ−Ｋｅｙ型のローパスフィルタに
おける抵抗Ｒ１，Ｒ２，Ｒ３をＯＴＡ（Ｇｍ制御可能な
差動増幅回路）で置き換えたＯＴＡ−Ｃフィルタをさら
に改良したものである。すなわち、図１４に示すＳａｌ
ｌｅｎ−Ｋｅｙ型のフィルタにおける抵抗Ｒ１，Ｒ２，
Ｒ３を単にＯＴＡで置き換えると、図１５に示すような
回路となる。ここで、抵抗Ｒ２が２個のＯＴＡで置き換
えられているのは、抵抗Ｒ２には容量Ｃ1を充電する電
流Ｉ1が流れる場合と容量Ｃ2を充電する電流Ｉ2が流れ
る場合とがあるため、容量Ｃ1の充放電用アンプＯＴＡ
２と容量Ｃ2の充放電用アンプＯＴＡ４とが必要とされ
るからである。しかるに、図１４の回路において、容量
Ｃ1，Ｃ2，Ｃ3の容量比を適切に選択（３次のバターワ
ースの場合はＣ1＝Ｃ2＝Ｃ3）することにより、同図の
アンプＯＴＡ４を省略しても同一の伝達関数が得られる
ことが分かった。そこで、本発明者は、図１２の実施例
のような改良型のＯＴＡ−Ｃフィルタを考案した。
４に示すＳａｌｌｅｎ−Ｋｅｙ型のローパスフィルタに
おける抵抗Ｒ１，Ｒ２，Ｒ３をＯＴＡ（Ｇｍ制御可能な
差動増幅回路）で置き換えたＯＴＡ−Ｃフィルタをさら
に改良したものである。すなわち、図１４に示すＳａｌ
ｌｅｎ−Ｋｅｙ型のフィルタにおける抵抗Ｒ１，Ｒ２，
Ｒ３を単にＯＴＡで置き換えると、図１５に示すような
回路となる。ここで、抵抗Ｒ２が２個のＯＴＡで置き換
えられているのは、抵抗Ｒ２には容量Ｃ1を充電する電
流Ｉ1が流れる場合と容量Ｃ2を充電する電流Ｉ2が流れ
る場合とがあるため、容量Ｃ1の充放電用アンプＯＴＡ
２と容量Ｃ2の充放電用アンプＯＴＡ４とが必要とされ
るからである。しかるに、図１４の回路において、容量
Ｃ1，Ｃ2，Ｃ3の容量比を適切に選択（３次のバターワ
ースの場合はＣ1＝Ｃ2＝Ｃ3）することにより、同図の
アンプＯＴＡ４を省略しても同一の伝達関数が得られる
ことが分かった。そこで、本発明者は、図１２の実施例
のような改良型のＯＴＡ−Ｃフィルタを考案した。
【００４７】従来のＯＴＡ−Ｃフィルタでは、完全差動
型アンプが使用されており、その場合、反転入力端子と
非反転入力端子との間に大きな電圧がかかるため、ＯＴ
Ａの電圧／電流変換特性の線形性がそのままフィルタの
線形性となり、ＯＴＡには非常に高い線形性が要求され
ていた。これに対し、上記実施例のＯＴＡ−Ｃフィルタ
では、シングルエンド出力のアンプが使用されているた
め、ＯＴＡにはそれほど高い線形性が要求されないとい
う利点がある。
型アンプが使用されており、その場合、反転入力端子と
非反転入力端子との間に大きな電圧がかかるため、ＯＴ
Ａの電圧／電流変換特性の線形性がそのままフィルタの
線形性となり、ＯＴＡには非常に高い線形性が要求され
ていた。これに対し、上記実施例のＯＴＡ−Ｃフィルタ
では、シングルエンド出力のアンプが使用されているた
め、ＯＴＡにはそれほど高い線形性が要求されないとい
う利点がある。
【００４８】なお、図１２のＯＴＡ−Ｃフィルタでは、
アンプＯＴＡ１，ＯＴＡ２，ＯＴＡ３に対して、共通の
電流補償型バイアス回路ＢＩＡＳからそれぞれバイアス
電圧ＶＧＮおよびＶＧＰを供給するように構成したが、
アンプＯＴＡ３の入力電圧はＯＴＡ１やＯＴＡ２の入力
電圧とレベルが異なる。そこで、図１３に示すように、
別個の電流補償型バイアス回路ＢＩＡＳ１，ＢＩＡＳ２
を設けて、それぞれの入力電圧に応じて電流補償したバ
イアスＶＧＮおよびＶＧＰを供給するように構成するこ
とによって、より歪を少なくすることができる。
アンプＯＴＡ１，ＯＴＡ２，ＯＴＡ３に対して、共通の
電流補償型バイアス回路ＢＩＡＳからそれぞれバイアス
電圧ＶＧＮおよびＶＧＰを供給するように構成したが、
アンプＯＴＡ３の入力電圧はＯＴＡ１やＯＴＡ２の入力
電圧とレベルが異なる。そこで、図１３に示すように、
別個の電流補償型バイアス回路ＢＩＡＳ１，ＢＩＡＳ２
を設けて、それぞれの入力電圧に応じて電流補償したバ
イアスＶＧＮおよびＶＧＰを供給するように構成するこ
とによって、より歪を少なくすることができる。
【００４９】図１６には、図１４に示されているフィル
タ回路（ロウパスフィルタ）の応用例としての無線通信
システムが示されている。同図において、５０はマイク
ロホンＭＰとスピーカＳＰＫに接続され音声信号と電気
信号との間の変換およびアナログ信号とディジタル信号
との間の変換を行なう音声コーデック、６０は時分割処
理や誤り訂正の符号の生成およびチェック、送受信フレ
ームの組立ておよび解析等を行なうチャンネルコーディ
ング回路、７０は送受信信号の変調、復調を行なうモデ
ム（変復調回路）である。
タ回路（ロウパスフィルタ）の応用例としての無線通信
システムが示されている。同図において、５０はマイク
ロホンＭＰとスピーカＳＰＫに接続され音声信号と電気
信号との間の変換およびアナログ信号とディジタル信号
との間の変換を行なう音声コーデック、６０は時分割処
理や誤り訂正の符号の生成およびチェック、送受信フレ
ームの組立ておよび解析等を行なうチャンネルコーディ
ング回路、７０は送受信信号の変調、復調を行なうモデ
ム（変復調回路）である。
【００５０】上記音声コーデック５０は、ロウパスフィ
ルタ５１，５２と、Ａ／Ｄ変換器５３、Ｄ／Ａ変換器５
４と、入力音声信号の圧縮を行なうコーダー５５と、音
声出力の伸長を行なうデコーダー５６等から構成されて
いる。また、上記モデム７０は、ロウパスフィルタ７
１，７２と、Ｄ／Ａ変換器７３、Ａ／Ｄ変換器７４と、
変調器７５、復調器７６等から構成されている。特に制
限されないが、上記音声コーデック５０とチャンネルコ
ーディング回路６０とモデム（変復調回路）７０は、各
々１つの半導体チップ上に形成されてそれぞれが半導体
集積回路化されている。なお、図１６において、８０は
送信用のパワーアンプ、キャリア信号を発生するシンセ
サイザ、送受信信号に上記キャリア信号を合成する加算
器等からなる高周波部、８１は送受信用のアンテナであ
る。
ルタ５１，５２と、Ａ／Ｄ変換器５３、Ｄ／Ａ変換器５
４と、入力音声信号の圧縮を行なうコーダー５５と、音
声出力の伸長を行なうデコーダー５６等から構成されて
いる。また、上記モデム７０は、ロウパスフィルタ７
１，７２と、Ｄ／Ａ変換器７３、Ａ／Ｄ変換器７４と、
変調器７５、復調器７６等から構成されている。特に制
限されないが、上記音声コーデック５０とチャンネルコ
ーディング回路６０とモデム（変復調回路）７０は、各
々１つの半導体チップ上に形成されてそれぞれが半導体
集積回路化されている。なお、図１６において、８０は
送信用のパワーアンプ、キャリア信号を発生するシンセ
サイザ、送受信信号に上記キャリア信号を合成する加算
器等からなる高周波部、８１は送受信用のアンテナであ
る。
【００５１】この実施例では、上記ロウパスフィルタ５
１，５２や７１，７２として、図１４に示されているフ
ィルタ回路が使用されており、音声コーデック５０やモ
デム７０内には、上記各ロウパスフィルタ５１，５２や
７１，７２を構成するＯＴＡ（Ｇｍ制御可能な差動増幅
回路）のトランスコンダクタンスＧｍを制御するための
コントロール電圧Ｖｃを発生する図１０のようなＶｃ発
生回路からなるＧｍ制御回路５７，７７が設けられてい
る。
１，５２や７１，７２として、図１４に示されているフ
ィルタ回路が使用されており、音声コーデック５０やモ
デム７０内には、上記各ロウパスフィルタ５１，５２や
７１，７２を構成するＯＴＡ（Ｇｍ制御可能な差動増幅
回路）のトランスコンダクタンスＧｍを制御するための
コントロール電圧Ｖｃを発生する図１０のようなＶｃ発
生回路からなるＧｍ制御回路５７，７７が設けられてい
る。
【００５２】しかも、Ｇｍ制御回路５７はロウパスフィ
ルタ５１と５２に対して共通に設けられ、Ｇｍ制御回路
７７はロウパスフィルタ７１と７２に対して共通に設け
られている。同一半導体チップ上の容量素子や抵抗素子
の比は比較的精度良く形成できるため、Ｇｍ制御回路５
７や７７を同一チップ上の複数のフィルタ回路に対して
共通に設けてもそれぞれのＯＴＡのＧｍさらにはフィル
タのカットオフ周波数を精度良く一定に制御することが
できる。また、実施例のようにＧｍ制御回路を共通化す
ることにより、占有面積の増加を抑えることができる。
ルタ５１と５２に対して共通に設けられ、Ｇｍ制御回路
７７はロウパスフィルタ７１と７２に対して共通に設け
られている。同一半導体チップ上の容量素子や抵抗素子
の比は比較的精度良く形成できるため、Ｇｍ制御回路５
７や７７を同一チップ上の複数のフィルタ回路に対して
共通に設けてもそれぞれのＯＴＡのＧｍさらにはフィル
タのカットオフ周波数を精度良く一定に制御することが
できる。また、実施例のようにＧｍ制御回路を共通化す
ることにより、占有面積の増加を抑えることができる。
【００５３】以上説明したように、上記実施例は、ＯＴ
Ａ−Ｃフィルタに使用されるＧｍ制御可能なアンプとし
て、基本差動増幅回路の入力差動ＭＯＳＦＥＴのドレイ
ンに接続された負荷ＭＯＳＦＥＴのゲートにバイアス回
路からの定電圧を印加して定電流源化するとともに、回
路の反転出力端子を入力端子に結合してやるようにした
ので、入力差動ＭＯＳＦＥＴの負荷ＭＯＳＦＥＴが定電
流源化されるため、入力差動ＭＯＳＦＥＴのドレイン電
圧が負荷ＭＯＳＦＥＴのしきい値電圧に依存しなくな
り、電源電圧を１．５Ｖ程度に低くしても入力信号が上
昇したときに入力差動ＭＯＳＦＥＴが非飽和になるのを
防止することができ、低電圧化することができる。しか
も、反転出力端子が入力端子と結合されているので、反
転出力端子から出力される非反転出力端子と逆向きの電
流を非反転入力端子から吸収させることができ、これに
よって回路のバランスを容易に保つことができるという
効果がある。
Ａ−Ｃフィルタに使用されるＧｍ制御可能なアンプとし
て、基本差動増幅回路の入力差動ＭＯＳＦＥＴのドレイ
ンに接続された負荷ＭＯＳＦＥＴのゲートにバイアス回
路からの定電圧を印加して定電流源化するとともに、回
路の反転出力端子を入力端子に結合してやるようにした
ので、入力差動ＭＯＳＦＥＴの負荷ＭＯＳＦＥＴが定電
流源化されるため、入力差動ＭＯＳＦＥＴのドレイン電
圧が負荷ＭＯＳＦＥＴのしきい値電圧に依存しなくな
り、電源電圧を１．５Ｖ程度に低くしても入力信号が上
昇したときに入力差動ＭＯＳＦＥＴが非飽和になるのを
防止することができ、低電圧化することができる。しか
も、反転出力端子が入力端子と結合されているので、反
転出力端子から出力される非反転出力端子と逆向きの電
流を非反転入力端子から吸収させることができ、これに
よって回路のバランスを容易に保つことができるという
効果がある。
【００５４】さらに、基本差動増幅回路には、入力電圧
をモニタしてそのレベルに応じたバイアス電圧を発生
し、それを基本差動増幅回路の定電流用のＭＯＳＦＥＴ
のゲートに供給することで、チャネル長変調効果による
電流変動を補償させる電流補償型バイアス発生回路を具
備させるようにしたので、差動増幅回路のバイアス電流
が一定になり、トランスコンダクタンスを安定させ、出
力の歪をより一層小さくすることができるという効果が
ある。
をモニタしてそのレベルに応じたバイアス電圧を発生
し、それを基本差動増幅回路の定電流用のＭＯＳＦＥＴ
のゲートに供給することで、チャネル長変調効果による
電流変動を補償させる電流補償型バイアス発生回路を具
備させるようにしたので、差動増幅回路のバイアス電流
が一定になり、トランスコンダクタンスを安定させ、出
力の歪をより一層小さくすることができるという効果が
ある。
【００５５】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。上記実施例
では、１次のローパスフィルタおよび３次のローパスフ
ィルタの例を示したが、本発明は２次のローパスフィル
タや４次以上のローパスフィルタにも適用することがで
きる。さらに、本発明は、バンドパスフィルタやハイパ
スフィルタにも利用することができる。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。上記実施例
では、１次のローパスフィルタおよび３次のローパスフ
ィルタの例を示したが、本発明は２次のローパスフィル
タや４次以上のローパスフィルタにも適用することがで
きる。さらに、本発明は、バンドパスフィルタやハイパ
スフィルタにも利用することができる。
【００５６】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、低電圧・低消費電力で低歪
かつ周波数偏差の少ないフィルタ回路を実現することが
できる。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、低電圧・低消費電力で低歪
かつ周波数偏差の少ないフィルタ回路を実現することが
できる。
【図１】本発明に係るＧｍ制御可能な差動増幅回路の一
実施例を示す回路図、
実施例を示す回路図、
【図２】図１の差動増幅回路を用いた１次のローパスフ
ィルタの例を示す回路構成図、
ィルタの例を示す回路構成図、
【図３】図１の差動増幅回路における歪のチャネル依存
性を示すグラフ、
性を示すグラフ、
【図４】本発明に係るＧｍ制御可能な差動増幅回路の第
２の実施例を示す回路図、
２の実施例を示す回路図、
【図５】本発明に係るＧｍ制御可能な差動増幅回路の第
３の実施例を示す回路図、
３の実施例を示す回路図、
【図６】図４の差動増幅回路におけるバイアス回路の動
作を説明するための回路図、
作を説明するための回路図、
【図７】本発明に係るＧｍ制御可能な差動増幅回路の第
４の実施例を示す回路図、
４の実施例を示す回路図、
【図８】図７の差動増幅回路に適したバイアス回路の一
例を示す回路図、
例を示す回路図、
【図９】本発明に係るＧｍ制御可能な差動増幅回路を用
いた１次のローパスフィルタの一実施例を示すブロック
図
いた１次のローパスフィルタの一実施例を示すブロック
図
【図１０】図９の実施例におけるコントロール電圧発生
回路（スレーブフィルタおよび位相差検出調整回路）の
一実施例を示す回路図、
回路（スレーブフィルタおよび位相差検出調整回路）の
一実施例を示す回路図、
【図１１】図１０の実施例における位相差検出調整回路
の入出力波形を周波数との関係で示す波形説明図、
の入出力波形を周波数との関係で示す波形説明図、
【図１２】本発明に係るＧｍ制御可能な差動増幅回路を
用いた３次のローパスフィルタの一実施例を示すブロッ
ク図、
用いた３次のローパスフィルタの一実施例を示すブロッ
ク図、
【図１３】本発明に係るＧｍ制御可能な差動増幅回路を
用いた３次のローパスフィルタの他の実施例を示すブロ
ック図、
用いた３次のローパスフィルタの他の実施例を示すブロ
ック図、
【図１４】従来の３次のＣＲローパスフィルタの一例を
示すブロック図、
示すブロック図、
【図１５】図１４のＣＲローパスフィルタにおける抵抗
を本発明に係るＧｍ制御可能な差動増幅回路で単純に置
き換えた場合の回路例を示すブロック図、
を本発明に係るＧｍ制御可能な差動増幅回路で単純に置
き換えた場合の回路例を示すブロック図、
【図１６】本発明に係るフィルタ回路の応用例としての
無線通信システムの構成例を示すブロック図、
無線通信システムの構成例を示すブロック図、
【図１７】１次ローパスフィルタのカットオフ周波数と
位相遅れとの関係を示す説明図、
位相遅れとの関係を示す説明図、
【図１８】従来のＧｍ制御可能な差動増幅回路の一例を
示す回路図、
示す回路図、
【図１９】図１８の差動増幅回路を用いた１次のローパ
スフィルタの一例を示す回路構成図である。
スフィルタの一例を示す回路構成図である。
Ｇｍ トランスコンダクタンス ＢＩＡＳ バイアス回路 ＯＴＡ Ｇｍ制御可能な差動増幅回路 Ｍ１，Ｍ２ 定電流型負荷ＭＯＳＦＥＴ Ｍ３，Ｍ４ 入力差動ＭＯＳＦＥＴ Ｍ５ 定電流用ＭＯＳＦＥＴ Ｖｃ Ｇｍ制御用コントロール電圧
Claims (3)
- 【請求項１】 ソース共通接続された一対の入力差動Ｍ
ＯＳＦＥＴと、これらの入力差動ＭＯＳＦＥＴの共通ソ
ースに接続された定電流用ＭＯＳＦＥＴと、上記入力差
動ＭＯＳＦＥＴのドレイン側にそれぞれ接続された定電
流型負荷ＭＯＳＦＥＴと、コントロール電圧に応じたバ
イアス電圧を上記定電流用ＭＯＳＦＥＴおよび定電流型
負荷ＭＯＳＦＥＴのゲートに供給して所定の電流を流す
ためのバイアス回路とを備え、反転出力端子が入力端子
に結合されてなり、上記コントロール電圧によりトラン
スコンダクタンスが制御可能にされた電圧電流変換回路
を備えてなることを特徴とするアナログフィルタ回路。 - 【請求項２】 上記バイアス回路は、上記非反転入力端
子に入力される電圧が印加されるモニタ用端子を備え、
上記定電流用ＭＯＳＦＥＴおよび定電流型負荷ＭＯＳＦ
ＥＴのドレイン電圧の変動に伴い変動する電流を補償さ
せるようなバイアス電圧を発生するように構成されてな
ることを特徴とする請求項１記載のアナログフィルタ回
路。 - 【請求項３】 請求項１のトランスコンダクタンスが制
御可能な差動増幅回路を複数個含むアナログフィルタ回
路において、上記バイアス回路は複数個の差動増幅回路
に対応して共通に設けられていることを特徴とする請求
項１または請求項２記載のアナログフィルタ回路。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00174794A JP3318725B2 (ja) | 1994-01-12 | 1994-01-12 | アナログフィルタ回路 |
| TW083111941A TW255994B (ja) | 1994-01-12 | 1994-12-20 | |
| DE69430294T DE69430294T2 (de) | 1994-01-12 | 1994-12-21 | Analoge Filterschaltung und integrierte Halbleiterschaltungsanordnung mit dieser Schaltung |
| EP94309627A EP0663719B1 (en) | 1994-01-12 | 1994-12-21 | Analog filter circuit and semiconductor integrated circuit device using the same |
| KR1019950000241A KR950035052A (ko) | 1994-01-12 | 1995-01-09 | 아날로그 필터회로 및 그것을 사용한 반도체 집적회로장치 |
| CN95101154A CN1108445A (zh) | 1994-01-12 | 1995-01-10 | 模拟滤波器电路和采用该电路的半导体集成电路器件 |
| US08/370,660 US5594383A (en) | 1994-01-12 | 1995-01-10 | Analog filter circuit and semiconductor integrated circuit device using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00174794A JP3318725B2 (ja) | 1994-01-12 | 1994-01-12 | アナログフィルタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07212185A true JPH07212185A (ja) | 1995-08-11 |
| JP3318725B2 JP3318725B2 (ja) | 2002-08-26 |
Family
ID=11510167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00174794A Expired - Lifetime JP3318725B2 (ja) | 1994-01-12 | 1994-01-12 | アナログフィルタ回路 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5594383A (ja) |
| EP (1) | EP0663719B1 (ja) |
| JP (1) | JP3318725B2 (ja) |
| KR (1) | KR950035052A (ja) |
| CN (1) | CN1108445A (ja) |
| DE (1) | DE69430294T2 (ja) |
| TW (1) | TW255994B (ja) |
Cited By (5)
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