JP2005538597A - 連続時間フィルタの自己キャリブレーション、およびかかるフィルタを備えるシステム - Google Patents

連続時間フィルタの自己キャリブレーション、およびかかるフィルタを備えるシステム Download PDF

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Abstract

自己キャリブレーション手段を有する連続時間フィルタ・システム。このシステムは、マスタ制御ユニット(36)および1つまたは複数のスレーブ・フィルタ(27.1〜27.n)を伴うスレーブ・ユニットを備える。このマスタ制御ユニット(36)は、スレーブ・フィルタの時定数(τ)を定義する、スレーブ・フィルタ(27.1〜27.n)のこれらの要素をマッチングさせる回路要素(33、C)を有する積分器(30)を備える。さらに、このマスタ制御ユニット(36)は、この積分器(30)の出力(34)に接続される、出力周波数信号(fcom)を供給する電圧コンパレータ(35)と、入力信号として前記出力周波数信号(fcom)および基準周波数信号(fref)を受け取り、出力信号として制御信号(υ)を供給する位相周波数コンパレータ(PFC;28)とを備える。このスレーブ・ユニットは、前記少なくとも1つのスレーブ・フィルタ(27.1〜27.n)を備え、このスレーブ・フィルタ(27.1〜27.n)は、前記制御信号(υ)を受け取るための制御信号入力(41)を有し、それによってこのスレーブ・フィルタの時定数(τ)に影響を及ぼすことによって前記スレーブ・フィルタの伝達関すをキャリブレーションすることを可能にする。

Description

本発明は、連続時間フィルタ、詳細には連続時間のGm−CフィルタおよびRC−フィルタのキャリブレーションに関する。
連続時間フィルタは、遠隔通信、ビデオ信号処理、ディスクドライバ、コンピュータ通信ネットワークなどにおける増加する商用用途を見出してきている。連続時間フィルタは、トランスコンダクタ(transconductor)およびキャパシタを用いて有利に実装することができる。かかるフィルタは、Gm−Cフィルタと呼ばれる。受動的な抵抗およびキャパシタを使用して実現される場合には、このそれぞれのフィルタはRC−フィルタと呼ばれる。
フィルタの周波数特性は、RC−フィルタにおいてはその抵抗RとそのキャパシタンスCの積によって決定される。Gm−Cフィルタにおいては、時定数はC/Gによって与えられる。
この相互コンダクタンスGm単独のキャリブレーションに関する従来技術が存在する。かかるキャリブレーション方式は、相互コンダクタンスを使用した回路の大部分を表す連続時間フィルタには適用可能ではない。以下にリストアップした従来技術ドキュメントによれば、そのキャリブレーションは、(その入力に対してDC信号が印加される)相互コンダクタンスの出力電流を基準電流にマッチングさせることによって達成される。次いでマッチングエラーを使用してこの相互コンダクタンスが調整される。
米国特許第5621355号
米国特許第5650950号
米国特許第5912583号
米国特許第6140867号
米国特許第6172569号
EP561099
これらすべての従来技術ドキュメントは、同じ原理のキャリブレーションを使用しているが、これらのドキュメントの間にはある種の違いが存在しており、この違いは基準電流が生成される方法の違いにすぎない。また、実装の詳細における一部のちょっとした違いも存在する。例えば米国特許第5621355号は、高精度の外部抵抗を必要とするが、他のドキュメントでは、高精度の電流DAC(digital−analog converterデジタル・アナログ・コンバータ)が必要とされる。米国特許第5621355号によれば、基準電流が正確なDC電圧を印加することによって生成されるが、米国特許第5650950号、米国特許第5912583号、米国特許第6140867号、および米国特許第6172569号においては、所望の相互コンダクタンスGmが、このDACに印加されたデジタル信号によって基準電流にマッピングされる。EP561099は、分極回路を使用してキャリブレーションを行うことを提案している。
これらの従来技術方式では用途の制限が存在する。外部の高精度抵抗、高精度のDAC、および高精度のDC電圧が必要なことが、これらの方式を高価なものにしている。別の不利な点は、このキャリブレーションがDCで行われることである。
米国特許第5621355号に提示された方式は、実際には、Gmだけしか調整されないという、Laber、GrayによるIEEE Journal of Solid−State Circuits、28巻、No.4、1993年4月における以前に出版されたものの修正形態である。この修正形態は、抵抗としての役割を果たすスイッチ・キャパシタで外部抵抗を置き換えるものであった。以上のように、このキャリブレーションは、この抵抗にもこのトランスコンダクタGmの入力にも同じ電圧をかけることによってこの相互コンダクタンスGmを外部の高精度な抵抗の相互コンダクタンスにマッチングさせることである。
さらに別の手法が、米国特許第6304135号に開示されている。米国特許第6304135号によれば、Gmは、外部抵抗Rextによって決定され、Cは、非常に複雑な可変電流源を用いてオンチップのキャリブレーション・キャパシタを補償することによって反復してキャリブレーションが行われる。特別なアルゴリズムが、この反復キャリブレーションを実施するために必要とされる。米国特許第6304135号中で提案される可変電流源は、複雑である。このキャリブレーション手法は、米国特許第6304135号に記載される1つのトランスコンダクタ・タイプを用いてしか機能せず、この手法は、他のタイプのトランスコンダクタには適用できない。
米国特許第6084465号に提示されるキャリブレーション方式は、別の方法で機能する。放電が完了した後、1つのキャパシタがある時間間隔内にマスタGmによって充電され、次いで、この時間間隔の終了時におけるこのキャパシタ電圧が固定電圧と比較される。次いで、エラー信号を使用してこのGmが調整される。このキャパシタが放電している間にこの電圧を保持するためには、スイッチのついた別のキャパシタが必要になる。両方のキャパシタを完全にマッチングさせる必要があるが、これは実際には可能ではなく、それによってエラーがもたらされる。非常に複雑な状態機械が様々なスイッチを制御するために必要になることが、この方式の別の欠点である。さらに、この全体のキャリブレーションには、非常に長い時間がかかる。
米国特許第6084465号に提示された方式の変形形態が、米国特許第6111467号に記載されている。この方式もまた複雑であり、多数のスイッチおよびスイッチング機能が必要となる。
非常に複雑化された、また複雑な機能が、米国特許第6112125号に記載されている。この調整は、基準信号を挿入しフィルタ出力の位相を監視することによって達成される。
Gm−CフィルタのRC−フィルタに優る大きな利点は、この相互コンダクタンスGmを介したこのフィルタの調整機能である。しかし、両方のフィルタ・タイプは共にプロセス変動の影響を受け、したがってこれらはクリティカルでない用途だけに制限される。
自己キャリブレーションは、この問題を克服し、より正確な連続時間フィルタを実現する効果的な技法である。ほとんどすべての知られているキャリブレーション技法が、いわゆるマスタ・スレーブの原理に基づいている。この信号を処理するスレーブ・フィルタも、VCO(voltage controlled oscillator電圧制御発振器)またはVCF(voltage controlled filter電圧制御フィルタ)を備えることができるマスタ制御ブロックも、電圧によって制御される同じトランスコンダクタから構成される。PLL(phase−locked loopフェーズロックドループ)内に配置されるこのマスタ制御ブロックが、このPLLの基準周波数にキャリブレーションが行われ調整された後に、その時定数(τ)は、その補正値に調整される。マスタとスレーブの両方のトランスコンダクタおよびキャパシタが完全にマッチングさせられる場合、そのスレーブ・フィルタもその所望の特性に調整される。VCOまたはVCFは、少なくとも2つの積分器、すなわち少なくとも2つのトランスコンダクタおよび一部のキャパシタを必要とすることが従来のキャリブレーション技法の不利な点である。この調整の精度は、内部の不整合のために比較的乏しい。さらに、その電力消費および所要面積がかなり大きいものとなってしまう。
基本的な無損失のGm−C積分器10が、図1に示されている。このGm−C積分器10は、電圧入力12を有するトランスコンダクタ13を備える。もう1つの入力15は、アースに接続されている。キャパシタCが、このトランスコンダクタ出力14とアースの間に配置される。この積分器の伝達関すは、次式で与えられ、
Figure 2005538597
式中、τは、この積分器10の時定数であり、このキャパシタCとこのトランスコンダクタ13の相互コンダクタンスGmによって次式で決定される。
Figure 2005538597
RCフィルタにおいては、時定数τは、RとCの積である。集積型フィルタにおいては、GもCも共にプロセス変動の影響を受け、この全体のフィルタの特性もそのように影響を受ける。Gが制御可能なことがGm−Cフィルタの利点である。Gは、このトランスコンダクタ13の入力11に印加される(本明細書中ではまた制御信号とも呼ばれる)電圧υを変化させることによって制御することができる。適切な構成によってGm−Cフィルタは、自己キャリブレーション型にすることができる。
現在では、特別な対策が取られない場合、連続時間のGm−CフィルタまたはRCフィルタは、プロセス変動があるのでクリティカルでない用途だけに制限される。
本発明のもう1つの目的は、知られているフィルタ・システムの欠点を回避し、または低減させるフィルタ・システムを提供することである。
本発明の一目的は、連続時間のGm−CフィルタおよびRC−フィルタの柔軟なキャリブレーションのための方式を提供することである。
これらおよび他の目的は、請求項1に記載のフィルタ・システム、およびかかるフィルタ・システムを使用した請求項15に記載の実装形態を提供する本発明によって達成される。
有利な実装形態が、従属請求項2ないし14に請求されている。
この提案は、そのマスタ制御ユニット中において、ただ1つのトランスコンダクタ、または抵抗および1つのキャパシタを使用することによって前述の問題をすべて克服する技法を開示している。本発明の他の態様は、以下で説明する実施形態から明らかになり、これら実施形態に関して説明することにする。
本発明およびさらなる目的、ならびにその利点のより完全な記述については、以下の説明を添付図面と併せて参照されたい。
図2Aは、この提案された自己キャリブレーション方式の原理を示している。この方式は、マスタ・スレーブの原理に基づいている。しかし、このマスタは、従来技術システムに示すようなVCOでもVCFでもない。その代わりに、このマスタは、図1に示す積分器10と同様な積分器20を備える。本発明によれば、DC電圧Vが、トランスコンダクタ23の入力22に印加され、このトランスコンダクタ23には、コンパレータ25が続いている。キャパシタCが、このトランスコンダクタ出力24とアースの間に配置される。このキャパシタC上の電圧Vは、次式で表すことができる。
Figure 2005538597
図2Bにおけるグラフを参照すると、トランスコンダクタ出力24における電圧Vの初期値がゼロの場合、Vがこのコンパレータ25のしきい値レベルVthに到達するためにかかる時間tは、次式で与えられる。
Figure 2005538597
上式を書き換えると、関心がある時定数は、次式のように与えられる。
Figure 2005538597
したがって、式(2)で定義されるスレーブ・フィルタの時定数τは、Vth、V、ξ、またはこれらのパラメータの任意の組合せを変更することによってキャリブレーションを行い、または調整することができる。図2Bで定義されるように、このパラメータξは、時間量であり、以下に提示する方法によって非常に正確にすることができる。
図2Aおよび2Bに示す原理に基づいて、Gm−Cフィルタについてのこの提案された自己キャリブレーション方式のブロック図が図3に提示されており、この図には、このスレーブ・フィルタ27.1〜27.5中のキャパシタは示されてはいない。積分器30、キャパシタC、トランスコンダクタ33およびコンパレータ35に加えて、このマスタ制御ブロック36は、PFC(phase−frequency comparator位相周波数コンパレータ)28と、信号Vによって制御されるスイッチ39を備える。このスイッチ39は、このキャパシタCと並列に配置される。マスタ制御ブロック36中とスレーブ・フィルタ27.1〜27.5中の両方におけるトランスコンダクタ33は、この位相周波数コンパレータ28の制御信号υによって制御される。信号Vもこの基準周波数frefも、図3に概略的に示すようにクロック信号CKに由来している。ロジック回路40を使用してこれらの信号Vおよびfrefが供給される。例示のロジック回路40の詳細が、図4Aに提供されている。このロジック回路40は、入力信号としてクロック信号CKを受け取る。かかるクロック信号は一般にチップ上で使用可能である。
(図4Aに示すように)ロジック回路40の動作は、以下のようになっている。すなわち、入力クロックCKが、まず2つのディレイ要素51および42によって遅延させられ、それによって逆転されたdl1として、またdl2として示される、このクロック信号CKの2つのディレイ済みのバージョンが生成される。この入力クロックの周波数fCKは、正エッジ・トリガのフリップフロップであると想定されたフリップフロップ(FF1)43によって2分周される。これが、そのクロック信号が最初にインバータ44を用いてまず反転される理由である。この信号dl2は、クロック信号として第2のプリセット・フリップフロップ(FF2)45に印加される。セット信号(set)が、CK、dl1およびqn2のロジックの組合せによって生成される。本実施例においては、このロジックの組合せは、2つのゲート46および47によって実施される。フリップフロップ(FF2)45のQ出力48は、このセット信号(set)がロジック・ロー(logic low)であるときはいつでも、ロジック・ハイ(logic high)になる。このロジック回路40の出力側で2つのゲート49および50を使用してスイッチ39を制御するために使用される出力信号Vが供給される。これらの信号の相互依存関係が、図4Bのグラフに示されている。
次に、図3に戻る。出力信号Vがロジック・ハイであるとき、このスイッチ39は閉じられ、そのキャパシタCは、放電する。この時間中、その基準周波数信号frefは、ロジック・ローである(図4Bおよび図6の図を参照されたい)。frefがロジック・ハイにスイッチングするとすぐにVは、ロジック・ローへと戻る。スイッチ39は、再び開かれ、このトランスコンダクタ33は、このキャパシタCを充電し始める。Vがコンパレータ35(図6参照)のしきい値電圧Vthより小さい限り、このコンパレータ35の出力29における出力信号fcomは、ロジック・ハイにとどまる。Vがコンパレータ35のしきい値電圧Vthを超過するとすぐにこの出力信号fcomは、ロジック・ローへとスイッチングする。(例えばPFDおよびループ・フィルタを備える)このPFC28は、制御信号υを生成し、frefとfcomの間の位相差がゼロになるようにしてこの信号を入力31に印加する。換言すれば、PFC28は、これらの入力信号frefとfcomの位相と周波数を比較する。次式が得られ、
Figure 2005538597
式中、Tはこの入力クロックCKの周期(図4B参照)である。式(6)を式(5)に代入すると、次式が与えられる。
Figure 2005538597
換言すれば、本発明によれば、自己キャリブレーション手段を有するフィルタ・システムが図3に示すように提供される。このシステムは、マスタ制御ユニット36と、1つまたは複数のスレーブ・フィルタ27.1〜27.nを有するスレーブ・ユニットを備える。マスタ制御ユニット36は、それ自体、このスレーブ・フィルタの時定数τを定義する、スレーブ・フィルタ27.1〜27.nのこれらの回路要素をマッチングさせる回路要素を有する積分器30を備えている。本発明によれば、このスレーブ・フィルタのGmに対するマスタのGmの比率が一定である場合に、良好なマッチングが実現される。このスレーブ・フィルタのキャパシタンスに対するマスタのキャパシタンスの比率に対しても同じことが適用されるはずである。さらに、マスタ制御ユニット36は、この積分器30の出力34に接続される電圧コンパレータ35を備える。この電圧コンパレータ35を使用して出力29において出力周波数信号fcomが供給される。制御信号υを出力信号として供給するいわゆる位相周波数コンパレータ(PFC)28が存在する。この位相周波数コンパレータ28は、入力信号として出力周波数信号fcomと基準周波数信号frefとを受け取る。このスレーブ・ユニットは、少なくとも1つのフィルタ27.1〜27.nを備える。各スレーブ・フィルタは、スレーブ・フィルタの時定数τに影響を及ぼすことによってこのスレーブ・フィルタの伝達関すをキャリブレーションできるようにする制御信号υを受け取るための制御信号入力41を有する。図3には、共通の制御信号υによってすべての5個のスレーブ・フィルタ27.1〜27.nの伝達関すがキャリブレーションされる実施形態が示されている。
本発明によれば、時定数τは、Gを調整することによってキャリブレーションが行われる。これは、クロック信号CKのある時間間隔内でこのマスタ制御ブロック36のキャパシタCを定期的に充電することによって行われる。コンパレータ35を使用してこのキャパシタC上の電圧Vをあらかじめ定義された電圧Vthと比較し、それによって周期的な信号fcomが生成される。PLLを使用することによって、調整すべき時定数τをこのクロック信号CKの周期Tに等しくすることができる。これは実際には非常に都合がよい。このクロック周波数fCKを調整することによって大きな範囲の時定数τをキャリブレーションすることができる。
位相周波数コンパレータ28の詳細を図5に示す。このPFC28は、出力31を有しこの出力31に出力信号としての制御信号υを供給するループ・フィルタ52を備えることができる。この位相周波数コンパレータ28は、さらにこのループ・フィルタ52の前に配置されたPFD(phase frequency detector位相周波数検出器)53を備えることができる。この位相周波数検出器53は、2つの入力を有する。この位相周波数検出器53は、入力信号として出力周波数信号fcomと基準周波数信号frefを受け取る。本実施形態においては、このPFD53は、図6のグラフに示すように出力周波数信号fcomと基準周波数信号frefの立下りエッジ54および55上で動作するように設計されている。この出力周波数信号fcomと基準周波数信号frefの間の位相の違いを表すエラー信号xは、位相周波数検出器53によってループ・フィルタ52へと供給されてループ・フィルタ52が制御信号υを出力信号として供給できるようにする。図6のグラフは、本発明によるこのタイミングおよびこの自己キャリブレーションについてのさらなる詳細を提供するものである。
知られているキャリブレーション技法によれば、このマスタ制御ユニット中のVCOおよびVCFが、PFDの基準周波数に対して調整される。対称的に、本発明に関連して提示される時定数τは、3つの回路パラメータ、すなわち式(7)で表されるように、入力32におけるその入力DC電圧V、コンパレータ35のそのしきい値電圧Vth、および入力クロック信号CKのその周期Tに依存する。本発明によれば、したがって、Gm−Cフィルタをキャリブレーションする際における高度の自由度および柔軟性が存在し、すなわち1つ、2つ、またはすべての3つの回路パラメータV、Vth、Tさえも同時に変更する高度の自由度および柔軟性が存在する。これは、本発明のキャリブレーション方式が有する最も顕著な特徴の1つである。ただ1つの回路パラメータを変更する場合について以下に考察する。
1)VthおよびVを不変に保ちながらこの入力クロック周波数fCKによってこのGを調整すること。このキャリブレーション方針では、この時定数τは、この入力クロック周期Tの逆数であるこのクロック周波数fCKを変更することによって調整される。その結果、この時定数τは、式(7)で示されるように入力クロック周期TとVth対Vの比率との積に調整される。特に、Vth=Vが成立する場合には、次式が得られる。
Figure 2005538597
同様に、Vth=2Vが成立する場合には、τ=T/2が得られ、Vth=V/2が成立する場合には、τ=2Tなどが得られる。
式(8)から、このキャリブレーション方針が最も高いキャリブレーション精度を提供することは明らかであり、それはこの入力クロックの精度と同じであり、この精度は、その全体の調整範囲上で保持される。また、τ=Tによって、このキャリブレーション方針が実際に非常に魅力的になる。
2)Vthおよびfrefが不変に保たれる場合には、この時定数τをVに比例するようにすることができる。この場合には、この利用可能な調整範囲が、このトランスコンダクタ33の入力範囲によって制限されることもある。
およびfrefが不変のままにされる場合には、この時定数τは、Vthに逆比例するようにすることができる。このキャリブレーション方針はVthのより小さな変動によってより大きな範囲上で時定数τを調整することができる。これを実証するために、数字の例が考慮される。Vについてのデフォルト値が1Vであり、その対応する相互コンダクタンスがGm0であると想定すると、以下のテーブルが得られる。
Figure 2005538597
を8のファクタだけ調整するためには、このキャリブレーション方針では、Vthを1から0.125=0.725Vまでしか変更する必要がないことが分かる。対称的に、キャリブレーション方針2)では、7Vもの変更範囲を必要とする。
本発明によれば、このGm−Cフィルタをキャリブレーションするために2つまたはすべての3つの回路パラメータさえ同時に変化できるようにすることも可能である。これは、より広い調整範囲が必要とされるような用途において特に有用である。
以下では、RCフィルタのキャリブレーションを取り扱っている。これまでは、本明細書は、主としてGm−Cフィルタを対象としていた。この提案済みのキャリブレーション技法は、RCフィルタにも直接に適用することができる。唯一の変更点は、このマスタ制御ブロック中のこのトランスコンダクタをVCC(voltage−to−current converter電圧電流コンバータ)で置換する必要があることである。その目的は、このスレーブRCフィルタ中で使用されるものと同じタイプの抵抗から相互コンダクタンスを導き出すことである。
かかるコンバータの可能な一実施形態が、図7に示されている。演算増幅器61(オペアンプ)は、2つのマッチングされたpMOSトランジスタ62と63を駆動する。無限の増幅器利得を想定すると、接続64を介したフィードバックによって、抵抗R上の電圧VがVに等しくなるように強いられ、次式の値のトランスコンダクタがもたらされる。
Figure 2005538597
本発明によれば、このVCC60は、このマスタ制御ブロック中でしか必要とされないことに留意されたい。図7は、このマスタ制御ブロックにおいても、そのスレーブ・フィルタにおいても抵抗Rはこの電圧υによって制御されることを想定している。実際に、この提案済みのキャリブレーション技法は、RまたはCを変化させることができる。これは、抵抗またはキャパシタをいわゆるPRA(programmable resister arrayプログラム可能抵抗アレイ)またはプログラム可能キャパシタ・アレイで置換することによって実現される。プログラム可能抵抗アレイは、いくつかのスイッチを伴う抵抗のアレイまたはツリー(tree)であり、プログラム可能キャパシタ・アレイはいくつかのスイッチを伴うキャパシタのアレイまたはツリーである。
この時定数τは、Gm−Cフィルタを用いて連続的に調整/キャリブレーションすることができるが、RCフィルタのこのキャリブレーションは、ステップ式である。2進プログラム可能要素アレイにおいては、これらのステップは、このアレイ中の最小セグメントによって決定される。
本発明は、例えばGSMトランシーバ用に設計されたベースバンド集積回路(IC)中で使用するのによく適している。かかるGSMトランシーバにおいては、トランスミッタ経路において3次のバターワース(Butterworth)ローパス・フィルタ(LPF)が、4.33MHzにおけるトランスミッタのデジタル・アナログ・コンバータ(DAC)の後で、このGMSK変調された信号のその画像成分を抑制するために必要とされる。RC−タイプのフィルタであり、キャリブレーションまたは調整が行われないとすると、このフィルタは、プロセス変動の影響を非常に受けやすいはずである。使用される抵抗が、−13%および+33%、またキャパシタンスも+/−10%ほども変化し得るので、従来の手法を使用する際にはこの通過帯域において100kHzまで十分な画像除去と最大のフラット特性の両方を達成することは、全く困難である。この時定数τがあまりにも大きすぎた場合には、3dBの周波数が、低周波数側にシフトしてしまうはずであり、これは画像除去においては、問題を引き起こさないのに対してベースバンド信号では問題を引き起こす。同様に、この時定数τがプロセスの変動に起因してあまりにも小さすぎた場合には、画像除去に伴う問題も存在することもある。さらに、このプロセスがシフトしてしまった場合、または新しい用途またはシステムが予想された場合には、完全な再設計が避けられないはずである。
本発明による自己キャリブレーションが使用される場合には、かかる再設計を回避することができる。クリティカルな用途を対象とした連続時間フィルタに自己キャリブレーション機能を追加することにより、製品化に要する時間サイクルを大いに短縮し、コストを大いに低減し、システム性能を大いに向上することができる。
本発明によるキャリブレーション方式を検証する一実施例として、3次のGm−Cフィルタが、この提案済みのキャリブレーション方針1)を使用して設計されている。シミュレーション結果では、このキャリブレーション・プロセスが、どのような最適化もせずにこの基準周波数frefの9サイクル未満しかかからないで完了することが示されている。このマスタ制御ブロックにおいてもこのスレーブ・フィルタにおいても共にこの時定数τは、このキャリブレーション後にエラー・フリーになる。
本発明によるフィルタ・システムは、1つのトランスコンダクタおよび1つのキャパシタだけを使用した自己キャリブレーション技法に基づいている。このマスタ制御ブロックは、VCOでなく、またVCFでもない。
本発明は、(トランスコンダクタおよびキャパシタを使用した)連続時間Gm−Cフィルタや(受動的な抵抗およびキャパシタを使用した)連続時間RCフィルタなど高精度の集積化した連続時間フィルタでは非常によく適している。
本発明は、キャリブレーション方針を選択するに際しての高い自由度および柔軟性を提供する。提案されたこれらの回路は頑強(robust)であり、このキャリブレーションは効率的であり、高精度で行うことができる。外部要素が必要ないことがさらなる利点である。本発明の方式は、低コストの集積化にとって非常に魅力的である。用途の制限は全く存在しない。
本発明によるフィルタ・システムは、いわゆるマスタ・スレーブ原理に基づいている。
明確にするために別々の実施形態の文脈で説明されている本発明の様々な特徴は、1つの実施形態中で組み合わせて提供することもできることが理解されよう。逆に、簡潔に説明するために1つの実施形態の文脈で説明されている本発明の様々な特徴は、別々に、またはどのような適切な部分的組合せの形でも提供することができる。
図面および明細書中において、本発明の好ましい実施形態について記述してきており、特定の用語が使用されてきているが、このようにして与えられた説明では、専門用語が、一般的な説明的な意味でのみ使用されており、限定的な目的では使用されてはいない。
従来技術の無損失Gm−C積分器の概略的なブロック図である。 本発明によるマスタ制御ブロックの概略的なブロック図である。 ξの定義を提供するグラフである。 本発明によるフィルタ・システムの概略的なブロック図である。 本発明によるロジック回路の概略的なブロック図である。 本発明による様々な信号を示すグラフである。 本発明による位相周波数コンパレータ(PFC)の概略的なブロック図である。 本発明による他の信号を示すグラフである。 本発明によるRCフィルタ中で使用することができるVCCの概略的なブロック図である。

Claims (15)

  1. 自己キャリブレーション手段を有する連続時間フィルタ・システムであって、前記システムが、マスタ制御ユニットと、少なくとも1つのスレーブ・フィルタを有するスレーブ・ユニットとを備え、
    前記マスタ制御ユニットが、
    前記スレーブ・フィルタの時定数を定義する、前記スレーブ・フィルタのこれらの要素をマッチングさせる回路要素を有する積分器と、
    前記積分器の出力に接続され、出力周波数信号を供給する電圧コンパレータと、
    入力信号として前記出力周波数信号および基準周波数信号を受け取り、出力信号として制御信号を供給する位相周波数コンパレータと
    を備え、
    前記スレーブ・ユニットが、前記少なくとも1つのスレーブ・フィルタを備え、前記スレーブ・フィルタが、前記制御信号を受け取るための制御信号入力を有し、それによって前記スレーブ・フィルタの時定数に影響を及ぼすことによって前記スレーブ・フィルタの伝達関すをキャリブレーションすることを可能とするシステム。
  2. 前記スレーブ・フィルタが、RC−フィルタであり、前記制御信号が、前記スレーブ・フィルタの伝達関すのキャリブレーションをステップ式にもたらす離散的な信号である、請求項1に記載のシステム。
  3. 前記スレーブ・フィルタが、連続時間Gm−Cフィルタであり、前記制御信号が、連続的な信号である、請求項1に記載のシステム。
  4. 前記スレーブ・フィルタが、集積化されたフィルタである、請求項1、2または3に記載のシステム。
  5. 前記マスタ制御ブロックが、1つのトランスコンダクタおよび1つのキャパシタだけを備える、請求項1乃至請求項4のいずれかに記載のシステム。
  6. 前記位相周波数コンパレータが、
    出力信号として前記制御信号を供給するループ・フィルタと、
    前記ループ・フィルタの前に置かれ、入力信号として前記出力周波数信号および基準周波数信号を受け取る位相周波数検出器と、
    前記位相周波数検出器によって前記ループ・フィルタに供給される、前記出力周波数信号と前記基準周波数信号との間の位相差を表すエラー信号と
    を含む、請求項1乃至請求項5のいずれかに記載のシステム。
  7. 前記マスタ制御ユニットが、ある信号によって制御可能なスイッチを備える、請求項1乃至請求項6のいずれかに記載のシステム。
  8. ロジック回路を使用して前記信号および前記基準周波数信号を供給し、前記両方の信号が、クロック信号から導き出される、請求項7に記載のシステム。
  9. DC電圧が前記積分器の入力に印加される、請求項1乃至請求項8のいずれかに記載のシステム。
  10. 前記積分器が、
    前記電圧コンパレータの入力に印加されるしきい値電圧、および/または、
    前記積分器の入力に印加されるDC電圧、および/または、
    クロック信号の周波数
    を変化させることによって調整することができる相互コンダクタンスを有する、請求項1乃至請求項9のいずれかに記載のシステム。
  11. 前記積分器が、前記電圧コンパレータの入力に印加されるしきい値電圧、および前記積分器の入力に印加されるDC電圧を不変に保ちながら、クロック信号の入力クロック周波数を変化させることによって調整することができる相互コンダクタンスを有する、請求項1乃至請求項9のいずれかに記載のシステム。
  12. 前記積分器が、前記電圧コンパレータの入力に印加されるしきい値電圧、および前記基準周波数信号を不変に保ちながら、前記積分器の入力に印加されるDC電圧を変化させることによって調整することができる相互コンダクタンスを有する、請求項1乃至請求項9のいずれかに記載のシステム。
  13. 前記積分器が、前記積分器の入力に印加されるDC電圧、および前記基準周波数信号を不変に保ちながら、前記電圧コンパレータの入力に印加されるしきい値を変化させることによって調整することができる相互コンダクタンスを有する、請求項1乃至請求項9のいずれかに記載のシステム。
  14. 前記マスタ制御ブロックが、電圧電流コンバータ、プログラム可能抵抗アレイ、および/またはプログラム可能キャパシタ・アレイを備える、請求項1に記載のシステム。
  15. 請求項1ないし請求項14のいずれかに記載のシステムを備える遠隔通信システム、ビデオ信号処理システム、またはディスク・ドライバ・システム。
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