CN111133681A - 具有电荷泵斩波功能的差分pll - Google Patents

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Abstract

根据第一示例方面，提供了一种电荷泵电路，所述电荷泵电路包括第一斩波器电路，所述第一斩波器电路用于：以斩波频率在第一与第二斩波器电路输入端之间切换第一和第二斩波器电路输出端，其中，在所述第一斩波器电路输入端上的连续输入信号在所述斩波频率的连续周期内交替地输出在所述第一和第二斩波器电路输出端上，在所述第二斩波器电路输入端上的连续输入信号在所述斩波频率的连续周期内交替地输出在所述第二和第一斩波器电路输出端上。差分电荷泵用于接收来自所述第一和第二斩波器电路输出端输出的所述信号，并生成相应的第一和第二电荷泵浦信号。

Description

具有电荷泵斩波功能的差分PLL
相关申请
本申请要求于2016年12月30日递交的发明名称为“具有电荷泵斩波功能的差分PLL”的第62/440,782号美国临时专利申请案的在先申请优先权，以及于2017年8月22日递交的发明名称为“具有电荷泵斩波功能的差分PLL”的第15/683,374号美国非临时专利申请案的在先申请优先权，这两份专利申请案的全部内容以引入的方式并入本文。
背景技术
输出信号的相位可以与输入参考信号的相位相关。PLL电路可以包括鉴频鉴相器(phase frequency detector，简称PFD)、电荷泵(charge pump，简称CP)、环路滤波器和压控振荡器(voltage-controlled oscillator，简称VCO)。在使用中，所述PFD可以将所述输入参考信号的相位与根据所述VCO的输出推导出的信号的相位进行比较。所述PLL可以调整其振荡器输出的频率以保持两个相位匹配。为了形成PLL电路，所述PFD可以生成表示输入参考与振荡器之间的误差的输出。误差信号可以馈送到环路滤波器，所述环路滤波器可以集成所述信号以对其进行平滑处理。然后，所述经平滑处理的信号可以馈送到所述VCO，可以生成频率与所述经平滑处理的信号成比例的输出信号(例如，调谐电压信号)。所述VCO输出也可以反馈到所述PFD以完成所述PLL的环路结构。
频率是相位的时间导数。将输入和输出相位保持在锁定状态可以意味着将输入和输出频率保持在锁定状态。因此，锁相环可以跟踪输入频率，或可以产生等于输入频率倍数的频率。
PLL的常见应用在模数转换器(analog to digital converter，简称ADC)应用中。当前的ADC结构需要十分之一毫微微秒的时钟纯度。时钟纯度可能受到许多因素的不利影响，其中三大时钟抖动因素是电荷泵抖动、参考时钟抖动和VCO抖动。相应地，控制电荷泵噪声可以是PLL降噪的一个重要方面。省略电荷泵的PLL设计是可能的，包括例如使用时间-数字(time-to-digital，简称TDC)电路和数字滤波器来代替电荷泵的设计。然而，此类无电荷泵电路往往占据PLL性能谱的低端，并且需要高精度、高电流TDC电路以改善性能。
相应地，需要经改进的电荷泵配置以便在PLL中使用。
发明内容
根据第一方面，提供了一种电荷泵电路，所述电荷泵电路包括进气斩波器电路、差分电荷泵和输出斩波器电路。所述进气斩波器电路用于以斩波频率在所述进气斩波器电路的第一与第二输出端之间切换在所述进气斩波器电路的第一和第二输入端上接收的输入信号，其中在所述第一输入端上的连续输入信号在所述斩波频率的连续周期内交替地提供在所述第一和第二输出端上，在所述第二输入端上的连续输入信号在所述斩波频率的连续周期内交替地提供在所述第二和第一输出端上。所述差分电荷泵用于接收来自所述第一和第二输出端的输出所述信号，并生成相应的第一和第二电荷泵浦信号。所述输出斩波器电路用于在相应的第一和第二输入端上接收所述第一和第二电荷泵浦信号，在所述斩波频率的连续周期内交替地在第一和第二输出端上提供所述第一电荷泵浦信号，并在所述斩波频率的连续周期内交替地在所述第二和第一输出端上提供所述第二电荷泵浦信号。
在可与任一前述方面组合的某些示例性配置中，所述差分电荷泵包括：(i)积分电荷泵路径，用于接收来自所述进气斩波器电路的所述第一和第二输出端的信号，并提供相应的第一和第二积分电荷泵浦信号作为所述第一和第二电荷泵浦信号；以及(ii)比例电荷泵路径，用于接收来自所述进气斩波器电路的所述第一和第二输出端的信号，并输出相应的第一和第二比例电荷泵浦信号。此外，所述输出斩波器电路包括：(i)积分路径斩波器电路，用于以所述斩波频率切换所述第一与第二积分路径斩波电路输出端之间的所述第一和第二积分电荷泵浦信号；以及(ii)比例路径斩波器电路，用于以所述斩波频率切换所述第一与第二比例路径斩波电路输出端之间的所述第一和第二比例电荷泵浦信号。在示例中，所述斩波频率大于由所述积分和比例电荷泵路径导致的电流闪烁噪声的转折频率。
在可与任一前述方面组合的所述电荷泵电路的某些配置中，所述进气斩波器电路的所述第一输入端接收来自鉴频鉴相器的连续上拉信号，所述进气斩波器电路的所述第二输入端接收来自所述鉴频鉴相器的连续下拉信号，所述进气斩波器电路的所述第一和第二输出端生成所述第一和第二输出信号，每个所述输出信号都包括交替上拉和下拉信号。
在可与任一前述方面组合的某些示例性配置中，在所述斩波频率的连续周期内：所述积分路径斩波器电路在第一输入端接收交替正、负积分电荷泵浦信号，在第二输入端接收交替负、正积分电荷泵浦信号，在第一输出端输出连续正积分电荷泵浦信号，在第二输出端输出连续负积分电荷泵浦信号；所述比例路径斩波器电路在第一输入端接收交替正、负比例电荷泵浦信号，在第二输入端接收交替负、正比例电荷泵浦信号，在第一输出端输出连续正比例电荷泵浦信号，在第二输出端输出连续负比例电荷泵浦信号。
在可与任一前述方面组合的所述电荷泵电路的上述一个或多个示例中，所述进气电荷泵、积分电荷泵路径和比例电荷泵路径均包括蝶形开关电路，所述蝶形开关电路用于以所述斩波频率在一对输出端之间切换一对输入端。在某些配置中，所述比例电荷泵路径是所述积分电荷泵路径的N比例副本，其中10<＝N<＝40。在某些示例中，所述输出斩波器电路将由所述差分电荷泵路径导致的闪烁噪声上变频到所述斩波频率，所述斩波频率经选择超出所述闪烁噪声的转折频率。
根据本发明中可与任一前述方面组合的第二方面，描述了一种应用电荷泵浦信号的方法。所述方法包括：在进气斩波器处，在斩波频率的连续周期内交替地在第一与第二输出端之间切换在第一输入端接收的连续输入信号，在所述连续周期内交替地在所述第二与第一输出之间切换在第二输入端的连续输入信号；对从所述第一和第二输出端输出的信号进行电荷泵浦处理以生成相应的第一和第二电荷泵浦信号；在输出斩波器处，在相应的第一和第二输入端上接收所述第一和第二电荷泵浦信号，在所述斩波频率的连续周期内交替地在第一和第二输出端上输出所述第一电荷泵浦信号，并在所述斩波频率的连续周期内交替地在所述第二和第一输出端上输出所述第二电荷泵浦信号。
在可与任一前述方面组合的示例性实施例中，在所述进气斩波器处的所述切换将所述输入信号上变频到所述斩波频率，在所述输出斩波器处的所述切换：(i)将与所述输入信号的频谱相对应的所述第一和第二电荷泵浦信号的所述频谱从所述斩波频率进行下变频；以及(ii)将由所述电荷泵浦处理导致的闪烁噪声上变频到所述斩波频率。
在可与任一前述方面组合的所述方法的某些示例中，所述电荷泵浦处理包括：(i)使用积分电荷泵路径接收来自所述进气斩波器电路的所述第一和第二输出端的信号，并输出相应的第一和第二积分电荷泵浦信号作为所述第一和第二电荷泵浦信号；以及(ii)使用比例电荷泵路径接收来自所述进气斩波器电路的所述第一和第二输出端的所述信号，并输出相应的第一和第二比例电荷泵浦信号。在所述输出斩波器处的接收和输出包括：(i)使用积分路径斩波器电路以所述斩波频率切换所述第一与第二积分路径斩波电路输出端之间的所述第一和第二积分电荷泵浦信号；以及(ii)使用比例路径斩波器电路以所述斩波频率切换所述第一与第二比例路径斩波电路输出端之间的所述第一和第二比例电荷泵浦信号。
在可与任一前述方面组合的所述方法的某些示例中，所述斩波频率大于由所述积分和比例电荷泵路径导致的所述闪烁噪声的转折频率。在某些配置中，所述进气斩波器的所述第一输入端接收来自鉴频鉴相器的连续上拉信号，所述进气斩波器的所述第二输入端接收来自所述鉴频鉴相器的连续下拉信号，所述进气斩波器的所述第一和第二输出端生成所述第一和第二输出信号，每个所述输出信号都包括交替上拉和下拉信号。
在可与任一前述方面组合的所述方法的某些示例中，在所述斩波频率的连续周期内：所述积分路径斩波器电路在第一输入端接收交替正、负积分电荷泵浦信号，在第二输入端接收交替负、正积分电荷泵浦信号，在第一输出端输出连续正积分电荷泵浦信号，在第二输出端输出连续负积分电荷泵浦信号；所述比例路径斩波器电路在第一输入端接收交替正、负比例电荷泵浦信号，在第二输入端接收交替负、正比例电荷泵浦信号，在第一输出端输出连续正比例电荷泵浦信号，在第二输出端输出连续负比例电荷泵浦信号。
根据可与任一前述方面组合的另一其它示例，提供了一种锁相环(phase lockloop，简称PLL)。所述PLL包括：有源低通滤波器，用于生成一个或多个调谐信号；压控振荡器(voltage-controlled oscillator，简称VCO)，耦合至所述有源低通滤波器，并用于基于所述一个或多个调谐信号生成反馈信号。所述PLL还包括鉴频鉴相器，用于将所述反馈信号与参考信号进行比较，并基于所述比较生成上拉和下拉信号。所述PLL的电荷泵电路包括：进气斩波器电路，用于调制具有斩波频率的所述上拉和下拉信号；积分电荷泵路径，用于接收所述调制的上拉和下拉信号，并输出相应的正、负积分电荷泵浦信号；积分路径斩波器电路，用于以所述斩波频率调制所述正、负积分电荷泵浦信号；比例电荷泵路径，用于接收所述调制的上拉和下拉信号，并输出相应的正、负比例电荷泵浦信号；比例路径斩波器电路，用于以所述斩波频率调制所述正、负比例电荷泵浦信号。所述有源低通滤波器耦合至所述电荷泵电路以接收所述正、负积分电荷泵浦信号以及所述正、负比例电荷泵浦信号，并且用于基于所述信号生成所述一个或多个调谐信号。
在可与任一前述方面组合的所述PLL的某些示例中，所述进气斩波器电路用于：以所述斩波频率在第一与第二斩波器电路输入端之间切换所述第一和第二斩波器电路输出端，其中在所述进气斩波器电路输入端上的连续上拉信号在所述斩波频率的连续周期内交替地输出在所述第一和第二斩波器电路输出端上，在所述第二斩波器电路输入端上的连续下拉信号在所述斩波频率的连续周期内交替地输出在所述第二和进气斩波器电路输出端上。
在可与任一前述方面组合的所述PLL的某些示例中，所述积分路径斩波器电路包括第一和第二输入端以及第一和第二输出端，并且用于：以所述斩波频率在所述第一与第二输入端之间切换所述第一和第二输出端，其中在每个所述第一和第二输入端上的连续正、负积分电荷泵浦信号交替地输出在所述第一和第二输出端上，其中在所述斩波频率的连续周期内，所述正积分电荷泵浦信号连续且独占地输出在所述第一输出端上，所述负积分电荷泵浦信号连续且独占地输出在所述第二输出端上。此外，所述比例路径斩波器电路包括第一和第二输入端以及第一和第二输出端，并且用于：以所述斩波频率在所述第一与第二输入端之间切换所述第一和第二输出端，其中，在每个所述第一和第二输入端上的连续正、负比例电荷泵浦信号交替地输出在所述第一和第二输出端上，其中在所述斩波频率的连续周期内，所述正比例电荷泵浦信号连续且独占地输出在所述第一输出端上，所述负比例电荷泵浦信号连续且独占地输出在所述第二输出端上。
在可与任一前述方面组合的所述PLL的示例性实施例中，所述斩波频率大于由所述积分和比例电荷泵路径导致的电流噪声的转折频率。所述比例电荷泵路径是所述积分电荷泵路径的N比例副本，其中10<＝N<＝40。
根据可与任一前述方面组合的另一方面，提供了一种用于控制锁相环(phaselock loop，简称PLL)的方法，所述锁相环包括：有源低通滤波器，用于生成一个或多个调谐信号；压控振荡器(voltage-controlled oscillator，简称VCO)，耦合至所述有源低通滤波器，并用于基于所述一个或多个调谐信号生成反馈信号；鉴频鉴相器，用于将所述反馈信号与参考信号进行比较，并基于所述比较生成上拉和下拉信号。所述方法包括：使用进气斩波器电路，调制具有斩波频率的所述上拉和下拉信号；使用积分电荷泵路径，对所述调制的上拉和下拉信号进行电荷泵浦处理以输出相应的正、负积分电荷泵浦信号；使用积分路径斩波器电路，调制具有所述斩波频率的所述正、负积分电荷泵浦信号；使用比例电荷泵路径，对所述调制的上拉和下拉信号进行电荷泵浦处理以输出相应的正、负比例电荷泵浦信号；使用比例路径斩波电路，调制具有所述斩波频率的所述正、负比例电荷泵浦信号；在所述有源低通滤波器处，接收来自所述积分路径斩波器电路的所述正、负积分电荷泵浦信号以及来自所述比例路径斩波器电路的所述正、负比例电荷泵浦信号，并基于所述信号生成所述一个或多个调谐信号。
在可与任一前述方面组合的所述方法的某些示例中，使用所述进气斩波器电路进行调制，包括：以所述斩波频率在所述进气斩波器电路的第一与第二输入端之间切换所述进气斩波器电路的第一和第二输出端，其中，在所述第一输入端上的连续上拉信号在所述斩波频率的连续周期内交替地输出在所述第一和第二输出端上，在所述第二输入端上的连续下拉信号在所述斩波频率的连续周期内交替地输出在所述第二和第一输出端上。
在可与任一前述方面组合的所述方法的某些示例中，使用所述积分路径斩波器电路进行调制，包括：以所述斩波频率在所述积分路径斩波器电路的第一与第二输入端之间切换所述积分路径斩波器电路的第一和第二输出端，其中，在每个所述第一和第二输入端上的连续正、负积分电荷泵浦信号交替地输出在所述第一和第二输出端上，其中在所述斩波频率的连续周期内，所述正积分电荷泵浦信号连续且独占地输出在所述第一输出端上，所述负积分电荷泵浦信号连续且独占地输出在所述第二输出端上；使用所述比例路径斩波器电路进行调制，包括：以所述斩波频率在所述比例路径斩波器电路的第一与第二输入端之间切换所述比例路径斩波器电路的第一和第二输出端，其中，在每个所述第一和第二输入端上的连续正、负比例电荷泵浦信号交替地输出在所述第一和第二输出端上，其中在所述斩波频率的连续周期内，所述正比例电荷泵浦信号连续且独占地输出在所述第一输出端上，所述负比例电荷泵浦信号连续且独占地输出在所述第二输出端上。
根据上述方面的设备和方法可以与任一前述方面组合，并且在某些应用中，能够在所述电荷泵中执行斩波，所述电荷泵将以具有空间和成本效益的方式实现降噪，这可以提高高速ADC应用、光学应用和其它应用中的时钟性能。在至少一些示例性实施例中，所述电荷泵电路的组件可以与PLL的所有其它组件一起形成在单个集成电路的片上PLL方案中。
通过以下结合附图和权利要求的详细描述，这些以及其它特征将会被更清楚地理解。
附图说明
为了更透彻地理解本发明，现参阅结合附图和具体实施方式而描述的以下简要说明，其中的相同参考标号表示相同部分。
图1示出了PLL的高层次示意图；
图2示出了PLL的实施例的高层次示意图；
图3示出了具有积分路径和比例路径的CP的实施例；
图4示出了PLL核心的实施例；
图5示出了有源环路滤波器的实施例中的部分组件；
图6示出了在VCO的实施例中使用的部分组件；
图7示出了VCO线性化方法的实施例；
图8A示出了由所述PLL的鉴频鉴相器输出的upp和dnp信号的切换状态和稳定状态；
图8B示出了由所述PLL的鉴频鉴相器输出的upp,m和dnp,m信号表示的相位误差；
图9示出了用于图3中示出的PLL中的电荷泵的可替代实施例；
图10示出了一示例性实施例提供的图9中示出的电荷泵的前端斩波电路的示意图；
图11示出了一示例性实施例提供的图9中示出的电荷泵的尾端斩波电路的示意图；
图12表示包含斩波操作的PLL的所述斩波和闪烁噪声滤波操作；
图13示出了电荷泵浦方法的示例性实施例；
图14示出了一种用于控制PLL的方法的示例性实施例；
图15是表示具有及不具有斩波功能的电荷泵输出电流噪声的比较的曲线图。
具体实施方式
首先应理解，尽管下文提供一项或多项实施例的说明性实现方式，但所公开的系统和/或方法可使用任何数量的技术来实施，无论该技术是当前已知还是现有的。本发明决不应限于下文所说明的说明性实现方式、附图和技术，包括本文所说明并描述的示例性设计和实现形式，而是可在所附权利要求书的范围以及其等效物的完整范围内修改。
所谓的无源模式可以是利用一个或多个外部电容器来实现所需的环路动态的传统PLL。图1示出了PLL 100的高层次示意图，所述PLL 100可以在无源模式下工作。所述PLL电路100包括控制路径和耦合至所述控制路径的反馈路径。所述控制路径可以包括传统的三态鉴频鉴相器(phase-frequency detector，简称PFD)110、差分电荷泵(charge pump，简称CP)120和环路滤波器(loop filter，简称LF)130。所述反馈路径可以包括压控振荡器(voltage-controlled oscillator，简称VCO)140、电流模式逻辑(current mode logic，简称CML)分频器150、CML到互补型金属氧化物半导体(complementary metal–oxide–semiconductor，简称CMOS)转换器160以及CMOS分频器170(有时称为VCO边缘计数器)。所述CML分频器150和所述CMOS分频器170可以是高频分频器。
图1中的信号符号可以定义如下：
-Vcc_Ido_pll表示用于为所述PLL 100中的某些模块或单元(例如PFD 110和CP 120)提供电力的直流(direct current，简称DC)电源电压(例如，0.9至1.1伏)；
-Vcc_Ido_divider表示用于为分频器子电路(例如，CML分频器150和/或CMOS分频器170)提供电力的DC电源电压(例如，0.9至1.1伏)；
-pwrdwnb表示使能信号(例如，高pwrdwnb可以给环路滤波器130和CP 120通电)；
-calreset表示用于校准复位的控制信号(例如，高calreset可以在VCO频率校准模式下设置所述PLL 100，从环路滤波器130上断开电荷泵120，并将“vcotunep”和“vcotunem”短接到表示为“vref”的参考电压)；
-vref表示可重构DC参考电压，这可能在Vcc_Ido_dlf的一半左右变化+/-20％；
-refclkin表示输入参考时钟；
-feedbkclkin表示输入反馈时钟；
-sel_pfd_pulse_width表示用于所述PFD的脉冲宽度选择的控制信号；
-sel_pfd_force_polarity表示用于所述PFD的力极性选择的控制信号；
-upp和upm(有时简称为upp,m)表示正(positive，简称P)、负(negative，简称M)上拉信号；
-dnp和dnm表示正、负下拉信号；
-sel_i_chrgpmp_prop表示用于为所述CP 120的比例路径选择电流电平的控制信号，所述CP 120可以在无源模式下用作单个主CP；
-cpoutpp和cpoutpm表示所述比例路径中的正、负输出信号；
-filtercapp和filtercapm表示在所述PLF情况下应外部连接到芯片的电容器的正、负输出端；
-vcotunep表示环路滤波器130的正输出信号，所述正输出信号用作所述VCO140的正控制或调谐信号；
-vcotunem表示环路滤波器130的负输出信号，所述负输出信号用作所述VCO140的负调谐信号；
-sel_cml_divider_ratio表示用于选择所述CML分频器150的分频器分频比的控制信号；
-sel_cmos_divider_ratio表示用于选择所述CMOS分频器170的分频器分频比的控制信号；
-vco_amplitude_calibration表示所述VCO 140的幅度校准控制信号；
-vco_frequency_calibration表示用于所述VCO 140的频率校准控制信号(例如，通过数字有限状态机(finite state machine，简称FSM)模块馈送到所述VCO 140中。该模块的输出是VCO频带设置码)。
需要注意的是，本文中所描述的信号可以实现为一个或多个信号，具体取决于应用。关于一个诸如图1的附图所描述的符号还可以适用于另一个附图，前提是使用同一符号。
当所述PLL电路100在无源模式下工作时，所示PFD 110可以将“上拉”和“下拉”脉冲(即upp、upm、dnp和dnm)馈送到所述CP 120，其中所述CP 120可以是单个差分CP。需要注意的是，这里使用的术语“馈送”可以是直接馈送或间接馈送(例如，通过其它组件)。所述脉冲信号的宽度可以编程为任何合适的值，例如50、100、150或200微微秒(pico second，简称ps)。此外，所述CP 120的电流也是可编程的，例如从320微安培(micro Ampere，简称uA)到1600毫安培(mini Ampere，简称mA)，以80uA为步长。所述差分CP120中的每个中心抽头(在高层次示意图中未示出)可以直接耦合或连接到差分阻容(resistor-capacitor，简称RC)滤波网络和所述VCO 140的差分控制输入端。因此，正或负CP中心抽头上的电压可以等于所述VCO 140的正或负控制电压。中心抽头电压取决于所述PLL 100的工艺、电压和温度(process,voltage,and temperature，简称PVT)或工作频率。应当注意的是，所述CP 120的中心抽头电压或所述VCO 140的差分和共模调谐电压可以取决于PVT并且在运行期间在400mV范围内浮动。
在所述PLL 100中，可以实现共模反馈电路以等于VCO和CP共模电压。所述CP120的中心抽头共模电压可由共模放大器感测并与由参考电压发生器180生成的可编程参考电压阈值进行比较。所述比较结果可以作为校正电压对所述CP 120中的PMOS电流源采用。该纠错机制可以增加CP“上拉”和“下拉”脉冲失配对所述差分VCO调谐电压的依赖性，例如所述VCO 140的工作频率和温度。
所述VCO 140的输出时钟信号可以发送到所述CML分频器150。所述CML分频器150的输出可由所述CML到CMOS转换器160转换为CMOS信号，所述CML到CMOS转换器160之后是可编程CMOS分频器170。所述CMOS分频器170可由频率设置寄存器控制并生成分频时钟信号。所述分频时钟信号可以反馈到所述PFD 110以产生用于所述CP 120的上拉和下拉控制信号(即upp、upm、dnp和dnm信号)。
在使用中，在初始化或通电期间，所述VCO 140可以进行频率和幅度校准程序。所述频率校准，例如使用vco_frequency_calibration可以实现最佳VCO频带设置，这可以保证差分调谐电压不会超出200mV。类似地，所述幅度校准，例如使用vco_amplitude_calibration，可以设置VCO幅度以确保最佳相位噪声性能。需要注意的是，所述VCO 140的所述频率和/或幅度校准可以具有手动超控功能。
环路滤波器130可以是低通滤波器，具有例如通过模拟多路复用器连接到所述CP120的中心抽头的某些节点。环路滤波器130是PLF，因此可以包括无源内部组件，包括无源积分器和/或无源微分器。环路滤波器130中的内部组件可以在片上或管芯上集成和编程。然而，环路滤波器130可能需要具有相对大的电容(例如，不小于1毫微法拉(nanofarad，简称nF))的至少一个电容器132。电容器132可能需要在管芯外实现，换句话说，作为外部电容器实现。外部电容器132可以不与管芯上的内部组件一起使用整体工艺制造。例如，如果外部电容器132的电容为1nF，它可以占据大约250000平方微米的空间或区域，该空间或区域可以容纳大约7个管芯凸块。因此，可能需要额外的管芯凸块和宝贵的板空间以将外部电容器132安装在凸块旁边。此外，外部电容器132基于PVT可能引起泄漏，这可能降低所述PLL100的性能。
本文公开了用于通过实现有源工作模式来提高PLL的性能的系统、装置和方法。与无源模式相比，所公开的有源模式可能需要更少的或不需要外部组件(例如，外部电容器)，同时实现必要的环路动态。在一实施例中，环路滤波器可以包括有源积分器，所述有源积分器可以包括一对匹配的差分运算放大器(或执行与所述一对匹配的放大器相同功能的单个放大器)。可以添加共模反馈以控制差分VCO共模电平。在所述环路滤波器中使用的运算放大器可以将电荷泵的中心抽头固定到期望的参考电压，这反过来可以减小抖动。此外，所述单一路径CP可以由采用差分配置的积分路径和比例路径的CP代替。采样保持(sample andhold，简称SH)电路可以在所述环路滤波器之后，并且还可以在一个或多个附加阻容(resistor-capacitor，简称RC)滤波器之前。因此，可以首先过滤馈送到VCO中的调谐电压。附加滤波可以在75％的参考时钟周期内解锁PLL，降低噪声灵敏度和总抖动。此外，为了基于PVT扩展PLL锁定范围，VCO调谐特性可以通过利用差分VCO槽中的线性和非线性频率调谐元件的加权组合来实现线性化。在某些情况下，可用调谐范围基于PVT可以增加25％。
图2示出了PLL 200的实施例的高层次示意图，所述PLL 200可以在有源模式下工作。与所述PLL 100类似，所述PLL 200可以包括控制路径和耦合至所述控制路径的反馈路径。所述控制路径可以包括PFD 210、CP 220和LF 230。所述反馈路径可以包括VCO 240、CML分频器250、CML到CMOS转换器260和CMOS分频器270。需要注意的是，所述PLL200的某些方面可以与所述PLL 100相同或类似，因此为了简洁起见，以下描述可以注重两者之间的差异。本领域普通技术人员将理解适用于两种工作模式的共同功能。
需要注意的是，图2中的某些信号符号可以定义如下：
-Vcc_Ido_dlf表示用于环路滤波器230的DC电源电压；
-sel_i_chrgpmp_prop表示用于选择电荷泵220的比例路径的电流电平的控制信号；
-sel_i_chrgpmp_int表示用于选择电荷泵220的积分路径的电流电平的控制信号；
-cpoutip,m表示所述积分路径中的正、负输出信号；
-sel_digital_filter表示用于选择环路滤波器230的有源开关电容的控制信号；
-dlf_s&h_pwrdb表示用于环路滤波器230的采样保持(sample and hold，简称SH)组件或电路的使能信号；
-sel_dlf_s&h_width表示用于选择环路滤波器230的采样保持组件的采样脉冲宽度的控制信号；
-sel_dlf_cmfdbk表示用于选择DLF共模校正反馈电路的类型的控制信号(高sel_dlf_cmfdbk可以启用基于运算放大器的共模校正电路，低sel_dlf_cmfdbk可以使用在图2中表示为Rcmfdbk的电阻器来校正共模电路)。
如图2所示，所述PLL 200可以包括包含所述CP 220、环路滤波器230和参考电压发生器280的PLL核心215。由于图3和图4出了所述PLL核心215的某些细节，其中图3主要示出了所述CP 220，图4示出了所述PLL核心215的一部分，因此图2至图4在这里共同论述。
在所述PLL 200中，所述PFD 210的输出信号(即upp、upm、dnp和dnm信号)可以馈送到所述CP 220中。在图3中示出的一实施例中，所述CP 220可以包括两个差分部分或路径，在此称为积分路径222和比例路径224，用于接收来自所述PFD 210的输出信号。与所公开的CP 220相比，传统CP可能仅包括所述两个路径222和224中的一个。因此，如果需要，每个所述积分路径222和比例路径224都可以视为单独的CP，因为每个所述路径222和224都可以包括一个或多个CP。在这种情况下，所述CP 220实际上是多个CP的组合。由此可见，PLF中的单个CP或CP路径可以重新配置以作为本文中所公开的DLF中的两个CP路径中的一个CP路径工作。
所述两个路径222和224可能具有相同或类似的差分结构，但可能具有不同的电流强度。例如，如图3所示，表示为sel_i_chrgpmp_int和sel_i_chrgpmp_prop的所述CP 220的输入电流可能具有不同的振幅。假设积分电流sel_i_chrgpmp_int具有表示为Iintegral的振幅，则相应的比例电流sel_i_chrgpmp_prop可以具有表示为α*Iintegral的振幅，其中α表示所述两个电流振幅之间的比率。所述积分路径222可以产生或生成分别表示为cpoutip和cpoutim的正、负输出信号，而所述比例路径224可以生成分别表示为cpoutpp和cpoutpm的正、负输出信号。在某些示例中，比例CP路径224是积分CP路径222的N倍按比例缩小的副本，其中N在10到40范围内可编程。
在一实施例中，所述CP 220可以进行布置以改善其线性，从而降低差分输出相位噪声。所述PLL噪声可与所述CP 220的脉冲宽度、“上拉”与“下拉”电荷失配以及“上拉”与“下拉”脉冲持续时间的比值成反比。具体地，电荷失配和脉冲持续时间比可能随着短控制脉冲而恶化，因为在这种情况下电荷注入效应可能变得显著。为了保持电流传送过程中的连续性并便于电流快速切换，同时最小化电荷注入，副本电荷泵可以并入到所述积分路径222和/或所述比例路径224中。因此，所述积分路径222和/或所述比例路径224不仅可以包括主CP，还可以包括副本CP。主副本布置可以允许电流连续地流入CP电流源并从CP电流源流出。连续电流可以消除或减少来自大型电流源设备的电荷注入，从而减少动态电荷泵“上拉”和“下拉”电流失配。此外，副本CP的工作带宽可以等于所述主CP，这可以允许快速电流源切换和矩形电流脉冲生成(例如，持续时间短至50ps)。此外，为了进一步减少CP失配，所述主CP中心抽头和副本CP中心抽头可以固定到参考电压源。通过将主CP输出直接或通过开关电容微分器232连接到有源积分器234的输入端，可以实现电压固定。所述电压固定方法可以允许所述CP中心抽头电压从所述VCO调谐电压解耦，所述VCO调谐电压是有源积分器234的输出信号。因此，所公开的PLL中的“上拉”和“下拉”CP电流失配可能仅取决于PVT。
所述PFD 210、所述CP 220以及诸如参考时钟缓冲器和反馈时钟缓冲器的其它组件可以由1.1V电源(即vcc_Ido_pll)供电，所述电源可以由10mA调节器创建。因此，参考时钟输入和反馈时钟输入可以是1.1V电平CMOS信号。包括开关电容微分器232、差分积分器234和非重叠时钟发生器290、积分器偏置和共模反馈电路、参考电压发生器280和差分SH电路236的有源环路滤波器230可以布置在模块或单元中，所述模块或单元有时称为数字环路滤波器(digital loop filter，简称DLF)。环路滤波器230可以是低通滤波器，并且可以由单独的5mA低压差稳压器供电。稳压器和共模反馈电路都可以直接由1.8V机载电源供电。在一实施例中，控制输入可以是0.9V CMOS信号。
现在参考图4。需要注意的是，图4(和其它附图)中使用的一些符号如下所示：
-vcc_ldo_dlf表示由片上低压差(low drop out，简称LDO)稳压器提供的用于所述DLF电路的稳定DC电压；
-VSS表示接地或虚拟接地；
-vref_0p525表示可调节参考电压(例如，标称值0.525伏)；
-calrestb表示用于通过短接积分电容器将VCO输入设置为所述参考电压的开关。在VCO校准期间，所述calrestb开关可以保持闭合状态，并且可以在正常运行期间保持打开状态；
-cint_sel表示耦合至有源积分器234中的电容器并用于增大或减小积分器电容值的开关，从而调整PLL带宽和传输特性；
-Cintegrator<0:7>表示有源积分器234中的电容器的值(例如，在远远小于图1中的外部电容器132的pF范围内)；
-Cintegrator0至Cintegrator7表示连接到cint_sel开关的可调积分电容器；
-rcmfdbkpwrdb表示耦合至有源积分器234中的电阻器并用于当运算放大器(operational amplifier，简称OA)共模反馈由“rcmfdbkpwrd”数字控制禁用时设置输出共模电压的开关；
-Rcmfdbk表示环路滤波器积分器中的电阻器，当需要低噪声和低精度共模反馈时，所述电阻器用于实现共模反馈；
-sh_clk_i表示采样保持输入时钟。其频率可以等于参考时钟，其宽度可由sel_dlf_s&h_width数字控制调整；
-phy1表示耦合至电容器并由phy1时钟以半参考速率控制的开关。该时钟可以由非重叠时钟发生器290生成；
-phy1b表示耦合至电容器并由phy1b时钟以半参考速率控制的开关。该时钟可以由非重叠时钟发生器290生成，并且与所述phy1互补但不重叠；
-phy2表示由phy2时钟以半参考速率控制的开关。该时钟可以由非重叠时钟发生器290生成；
-phy2b表示由phy2b时钟以半参考速率控制的开关。该时钟可以由非重叠时钟发生器290生成，并且与所述phy2互补但不重叠；
-Cdiff1表示第一微分电容器；
-Cdiff2表示第二微分电容器；
-Sel_reference_voltage表示用于调整参考电压的数字控制信号；
-Dlf_pwrdnb表示用于关闭积分器和积分CP的信号，所述积分器和积分CP允许PLL与外部电容器一起工作(即在无源模式下)；
-vtunep是环路滤波器230的正输出(即与图1中的vcotunep相同)，其为所述VCO 240的调谐电压；
-vtunem是环路滤波器230的负输出(即与图1中的vcotunem相同)。
如图4所示，环路滤波器230可以包括包含开关和电容器的微分器232。因此，微分器232可以简单地称为开关电容微分器。在使用中，所述CP 220的比例路径224可以耦合或连接到微分器232，所述微分器232可以以半参考时钟速度或速率工作。开关电容微分器232的时钟可由非重叠时钟发生器290生成。由积分路径222生成的信号cpoutip和cpoutim可以直接馈送到位于环路滤波器230中的有源积分器234中，而由比例路径224生成的信号cpoutpp和cpoutpm可以首先由微分器232进行区分。
微分器232可以包括多个开关(例如，phy1、phy1b和phy2)和一个或多个电容器(例如，Cdiff1、Cdiff2)。所述一个或多个电容器中的任何一个都可以串联方式耦合至所述多个开关中的至少一个开关中。耦合至有源积分器234中的微分器232可用于从所述CP 220的比例路径224接收两个输入信号(例如，cpoutpp和cpoutpm)，通过对所述两个输入信号进行区分生成两个输出信号，并且经由连接到OA 235的负输入端的两个节点将所述两个输出信号馈送到差分积分器。这两个输出信号中的每一个都可以在所述两个节点处由其相应的cpoutip和cpoutim信号相加。
如图4所示，有源积分器234可以包括采用差分配置布置的两个部分234a和234b。所述一对差分部分234a和234b各自可以包括OA和以并行方式布置的多个电容器和电阻器。在一实施例中，积分路径222的正输出和开关电容微分器232的正输出在正部分234a的输入端上相加，而积分路径222的负输出和开关电容微分器232的负输出在负部分234b的输入端上相加。有源积分器234的输入-输出传递函数可以具有一个或多个零点和极点。在一实施例中，由比例路径224和开关电容微分器232生成的零点位置可以产生零点频率，这可以确保所述PLL 200实现稳定。在一实施例中，在开关电容微分器232中使用的电容器(例如，Cdiff1和Cdiff2)的尺寸可设置为在有源积分器234中使用的积分电容器(例如，Cintegrator0、……或Cintegrator7)尺寸的约1/3至1/6。这种电容设置可以帮助实现最短的锁定时间。开关电容微分器232生成的零点频率可以与参考时钟周期成比例，也可以与α(即积分路径222与比例路径224之间的电流比)成比例。此外，所述零点频率可以与积分电容器(例如，Cintegrator0、……或Cintegrator7)的值成反比。在一实施例中，表示为fz的所述零点频率可以表示为：
Figure GDA0002429562730000111
其中Icp_proportional等于sel_i_chrgpmp_prop，Icp_integral等于sel_i_chrgpmp_int，并且Freference表示参考频率。
此外，所述PLL 200的固有频率(表示为fn)可以与环路增益成正比，并且与积分电容器(例如，Cintegrator0)的值成反比。所述PLL 200的带宽可调。例如，通过输入或输出多达7个有源积分电容器单元(例如，Cintegrator1至Cintegrator7)，可以采用三个比特来调整带宽。在一实施例中，有源积分器234可以包括耦合至OA 235中的任意合适数量的电容器，其中所述电容器均不具有大于1pF的值，并且其中所述有源积分器不包含任何外部电容器。可以通过改变所述PLL 200的环路增益来提供额外的带宽调整，例如，使用不同的sel_i_chrgpmp_int设置。在某些实施例中，在156.25MHz时钟速率和5至6.4吉兆赫(Gigahertz，简称GHz)时钟分布的输出频率条件下，可实现的PLL带宽的范围从1.0兆赫兹(Megahertz，简称MHz)到5MHz。例如，表示为fu的所述PLL的输出频率可以表示为：
Figure GDA0002429562730000112
其中，所述环路增益：
Figure GDA0002429562730000113
以及
Figure GDA0002429562730000121
Kvco表示所述VCO 240的增益，Ndivider等于所述CML 250和CMOS分频器270的分频比的总和(例如，Ndivider＝Ncml+Ncmos，并且可以介于20和50之间)，Cintegral表示有源积分器234中的任何电容器的电容。
在某些实施例中，Icp_proportional的值在20uA到160mA范围内可编程，以20uA为步长。此外，Icp_integral的值在320uA到1600mA范围内可编程，以80uA为步长。因此，所述CP 220中的电流调整可以允许在大约10至40倍之间设置α(即与积分电荷泵比率成比例)，这反过来可以允许在整个PLL带宽调整范围内大于45度的相位余量。
基于输入调谐信号，所述VCO 240可以生成具有锁定相位和/或频率的振荡信号，所述振荡信号为反馈信号(例如，在图4中表示为Vcm反馈控制的反馈电压)。直接或间接地基于所述反馈信号，控制路径中的组件(例如，PFD 210、CP 220和相位环路滤波器230)可以工作以生成锁定相位或频率。在所述反馈路径中，所述反馈信号可以馈送到所述CML分频器250，接着是CML到CMOS转换器260，然后是CMOS分频器270。本领域普通技术人员可以理解的是，可以在本发明的范围内进行修改。例如，某些模块或组件(例如，CML到CMOS转换器260和CMOS分频器270)可以以不同的方式布置或跳过。
与可以在传统PLF中使用的一个或多个无源积分器相比，具有一个或多个有源积分器的有源环路滤波器230具有各种优点。对于第一示例，有源积分器234中的OA的正节点可连接到参考电压发生器280，所述参考电压发生器280可以产生约等于半Vcc_Ido_pll的参考电压。如果Vcc_Ido_pll＝1.1伏，则所述参考电压可以等于0.525V(因此在某些附图中使用0p525来表示所述参考电压)。由于所述CP 220的中心抽头可以连接到有源积分器234的OA 235，由此可见，有源积分器234可以将所述CP 220的所有中心抽头电压设置为已知值(例如，0.525V)。在一实施例中，所述CP 220的所有中心抽头都耦合至OA 235中的至少一个输入端上。电压稳定性可以允许在超温锁定条件下减少“上拉”到“下拉”电流失配。这种电压稳定性在工艺角条件下还可能导致部分减少所述失配。
对于第二示例，使用有源积分器234可以简化微分器交换网络。换句话说，有源积分器234可以帮助消除对双Gm放电放大器的需求，否则，所述双Gm放电放大器可能需要用于将微分电容器放电。与有源积分器234相比，此类放大器将消耗更多电流，因为它们采用了双Gm结构。在本发明中，可以使用相对较简单的放大器(例如，OA 235不必是双Gm放大器)将电压放电到参考电压。对于第三示例，通过使用模拟共模反馈电路，可以将所述OA 235的共模电压设置为对所述VCO 240最优的值。如图4所示，由所述VCO 240生成的Vcm反馈控制信号经馈送到所述两个OA 235中。需要注意的是，有源积分器234可以包括一个或多个OA235，每个所述OA 235都可以用于接收来自所述VCO 240的所述反馈信号。如图4所示，有源积分器234是一个差分积分器，包括一对差分OA 235，其中所述一对差分OA 235都可以用于接收所述反馈信号。
对于第四示例，除了主积分电容器之外，有源积分器234可以允许附加零点和极点以重塑其信号和噪声传递函数。在某些应用中，可以实现非主导附加零点和极点。在一实施例中，使用两个RC滤波器，例如图4中所示的RC滤波器238，可以实现多达两个附加极点。所述RC滤波器238可以包括至少一对电阻器(Rp1p或Rp1m)和电容器(Cp1p或Cp1m)。此外，所述RC滤波器238可直接或经由采样保持电路236耦合至有源积分器。所述RC滤波器238可以用于过滤由有源积分器234或SH电路236生成的一个或多个调谐信号。滤波可以生成一个或多个滤波后的调谐信号，所述滤波后的调谐信号然后被馈送到所述VCO 240。RC滤波器可以降低来自所述VCO 240、所述CML分频器250、所述CMOS分频器270和所述CP 220的时钟馈通和残余热噪声。
如图4所示，微分器232可以具有两个微分电容器，所述微分电容器表示为Cdiff1和Cdiff2。所述Cdiff2电容器可以由外部控制信号“sel_digital_filter”控制。具体地，微分器232可以包括一个或多个电容器支路，所述电容器支路可以通过静态或动态控制信号来输入或输出。所述静态信号“sel_digital_filter”可以输入(或添加)各种数量的“Cdiff2”(电容)到“Cdiff1”与表示为“Cintegrator”的积分电容器的值。添加到“Cdiff1”中的“Cdiff2”的量改变了所述PLL 200的锁定轮廓，并且可以针对不同的Cintegral值来控制调谐电压过冲量。此外，“Cdiff2”电容器可以通过与按整数比N分频的参考时钟同步的控制信号来输入(添加到“Cdiff1”)。
采样保持电路236可以并入环路滤波器230中以实现进一步减小PLL抖动。具体地，有源积分器234的输出可以馈送到采样保持电路236中，所述采样保持电路236也可以具有差分配置。所述采样保持电路236可以包含以串联方式连接到差分虚拟接地的开关和可调电容器。如图4所示，所述采样保持电路236包括电容器(Cshp和Cshm)，所述电容器(通过闭合开关Ssh和其它开关)可充电大约20％的参考时钟周期。充电可以生成调谐信号(例如，控制电压)，VCO 240基于所述调谐信号进行工作。在充电之后，所述电容器可以(通过打开开关Ssh和其它开关)保持所述控制电压，持续时间等于所述时钟周期的剩余时间。需要注意的是，在保持期间，所述PLL 200可以解锁，因此CP噪声和来自有源积分器234的确定性或随机噪声都不能传播到所述VCO 240的控制引脚。在使用中，可以在每个参考时钟周期执行由采样保持电路236实现的电压充电和保持。此外，充电和/或保持阶段的持续时间可调。用于差分采样保持电路236的时钟可以由非重叠时钟发生器290生成。
耦合至有源积分器234的采样保持电路236可以用于接收具有包括第一持续时间或时段(例如，大约为周期的20％)和第二持续时间(例如，大约为周期的80％)的周期的参考时钟信号(例如，sh_clk_i)。所述第一持续时间是采样持续时间，因此采样保持电路236可以在所述第一持续时间开始时闭合SH电路236的至少一个开关(例如，Ssh)，并且在所述第一时段期间采样来自有源积分器的调谐信号。可以通过对SH电路236的至少一个电容器(例如，Cshp和/或Cshm)进行充电来完成采样。所述第二持续时间是保持持续时间，因此，采样保持电路236可以在所述第二持续时间开始时打开至少一个开关(例如，Ssh)，并且在所述第二持续时间期间保持至少一个电容器上的电荷。采样持续时间与保持持续时间的比率可以通过“sel_dlf_s&h_width”控制信号来配置。该比率可以等于任何合适的值(例如，从1/5到1/20)。
图5示出了有源环路滤波器500的一实施例中的部分组件，除了其微分器510的结构可能不同于微分器232之外，所述有源环路滤波器500的组件与环路滤波器230基本类似。如图5所示，所述微分器510具有采用不同于微分器232的差分配置布置的两个非对称部分。在一实施例中，所述微分器510中的微分电容器可能不可调。应当理解的是，只要保持本发明的原理，在本文中所公开的微分器或任何其它组件都可以灵活地设计成具有各种结构。
传统上，VCO槽(例如，所述VCO 140)可以包括电感器和形成用于在不同频带中调谐的电感-电容(inductor-capacitor，简称LC)电路的至少一个电容器。例如，以下公式示出了在频带上调整VCO槽电容(表示为Ctank(n))的传统方法。
Figure GDA0002429562730000141
其中，n表示VCO频带数，Cconst表示不随频率变化的Ctank(n)的恒定部分，Clinearunit和Cnonlinearunit表示Ctank(n)的线性和非线性部分，术语“常数”表示依赖于变容管的电容和其它VCO参数的常数。
在传统的VCO槽中，由于LC电路的固有非线性，频率调谐电压曲线之间的间隔可能是非线性的，例如类似于抛物线。有时，在LC VCO频带上的VCO调谐增益可以变化多达数百个百分点。以下公式表示传统的VCO的调谐增益，其中Fvco表示自由运行的VCO频率，Vtune表示所述VCO的差分调谐电压，
Figure GDA0002429562730000142
在本发明中，可以通过使用基于电感电容(inductor-capacitor，简称LC)的VCO槽中的线性和非线性调谐元件的加权组合来扩展PLL的调谐范围。图6示出了在VCO 600的一实施例中使用的部分组件，所述VCO 600可以与所述VCO 240相同或类似。所述VCO600可用于基于PVT扩展PLL锁定范围并减小在VCO频带上的VCO调谐增益变化。VCO调谐特性(例如，频率对电压)可以通过在单个基于差分LC的VCO槽中利用线性和非线性频率调谐元件的加权组合来实现线性化。
如图6所示，在所公开的VCO槽中的线性调谐元件可以包括N个电容器610，非线性元件可以包括N个变容管620，其中N是正整数。所述电容器610可以由金属材料制成，并且所述变容管620可以是可调谐的金属氧化物半导体(metal–oxide–semiconductor，简称MOS)变容管。所述VCO槽600还可以包括电感器630和OA 640，它们分别耦合至表示为VDD和VSS的源电压和接地。在加权组合中，变容管620编号n的电容(表示为Cnonlinear)可以乘以表示为weight_nonlinear(n)的加权系数，其中n是介于1和N之间的整数。类似地，电容器610编号n的电容(表示为Clinear)可以乘以表示为weight_linear(n)的另一加权系数。由于所述两个电容器是并联的，所以它们的总电容值(表示为Ctotal(n))可以是所述两个电容值的加权总和，即：
Ctotal(n)＝Clinear*weight_linear(n)+Cnonlinear*weight_nonlinear(n)。 (5)
在实现过程中，当所述VCO的工作频带发生改变时，加权组合方案可以保持可变-恒定电容常数的比率。因此，所述加权组合可以均衡频带间隔并减小不同频带上的VCO增益变化。每个元件的加权系数可以取决于VCO频带数、MOS变容管电容多项式系数、VCO频带总数、VCO频率等因素。例如，所述VCO调谐电容的一种调整方法可以通过以下公式来说明：
Figure GDA0002429562730000143
Weightlinear＝n；Weightnonlinear＝constant+n。 (7)
在这种情况下，线性电容可以以与传统VCO中相同的方式改变，但是许多变容管可以跟随所述VCO的频带数n，这与所述传统VCO不同(变容管的数目可以与传统VCO中一样恒定)。在实现过程中，用于线性和/或非线性电容器的权重可以基于频带数来调整。例如，下表1中所示的脚本或伪代码可用于实现用于特定VCO设计的最优VCO增益和频带间隔变化。本领域普通技术人员将理解所述脚本。
1.1.1表1：用于线性化VCO的示例脚本
Figure GDA0002429562730000151
在一实施例中，部分或全部频率-电压曲线可以以每条曲线之间的最大间隔进行线性化处理。结果，通过一个VCO可以实现45-50％的最大频率覆盖，并且VCO调谐增益变化可以减小到75％。
图7示出了VCO线性化方法700的实施例，其可以由PLL中的VCO实现。所述方法700可以在步骤710中开始，其中所述方法700可以接收调谐电压。需要注意的是，所述调谐电压可以是单个信号或多个调谐信号(例如，图4中的vcotunep和vcotunem信号)的组合。在步骤720中，所述方法700可以生成频率基于所述调谐电压的振荡信号。所述振荡信号是反馈信号，可以在所述PLL的反馈路径中使用。应该记住的是，所述调谐电压与振荡信号的频率之间的关系可通过频率与电压曲线来表征。
在步骤720中生成所述振荡信号可以以这样的方式来执行，使得频率与电压曲线之间的间隔呈线性，并且所述曲线的斜率基本上恒定(注意，在一定限度内的变化是可能存在的)。在一实施例中，为了实现线性调谐特性，所述VCO包括多个线性元件和多个非线性元件，其中所述VCO的总电容是所述线性元件的电容和所述非线性元件的电容的加权组合。此外，每个所述线性和非线性元件都对应于加权组合中的权重，并且每个元件的权重都基于VCO频带数确定。
应当理解的是，在本文中所公开的PLL可用于任何应用。例如，所述PLL可以包含在每秒10至64千兆位(Gigabit per second，简称Gb/s)的背板输入/输出(Input/Output，简称I/O)收发器中。
如上所述，电荷泵抖动可以是时钟抖动的急性因素，因此，在某些应用中，电荷泵降噪处理可以大大降低PLL噪声。因此，在另一示例性实施例中，如上所述的电荷泵220的配置经修改以减轻由积分CP路径222和比例CP路径224导致的可能噪声。在此方面，以下等式(8)表示可以在积分CP路径222或比例CP路径224中造成的闪烁噪声。闪烁噪声等式(8)表示稳定状态下的电流源噪声(参考图8A)，不包括开关噪声和热噪声。
闪烁噪声：
Figure GDA0002429562730000161
其中：
Figure GDA0002429562730000162
是电荷泵跨导平方，
Figure GDA0002429562730000163
是电荷泵电压噪声(其基于晶体管参数，例如，移动性μ、信道宽度–W和长度–L、栅氧电容Cox以及晶体管偏置电流I和频率f来计算)。
从等式(8)中可以看出，闪烁噪声与频率f成反比。
热噪声表示为：
Figure GDA0002429562730000164
所述PLL 200充当用于在积分CP路径222中输出电流噪声的低通滤波器和用于在比例CP路径224中输出电流噪声的带通滤波器，使得热噪声由于其低幅度和缺乏1/f频率依赖性而产生小于闪烁噪声的影响。解决由电荷泵导致的闪烁电流噪声的一种可能的方案是使用长尾电流晶体管，然而这种方案需要较大的硅管芯面积，因此增加了组件成本。另一个方案是使用较大的电荷泵电流来增加输出电流与噪声电流的比率。然而，从等式(2)可以看出，在保持相同PLL带宽的同时增加电荷泵电流需要线性增加PLL电容器尺寸，这反过来也需要更大的表面积，增加组件成本以及增加组件电流消耗，这使得该方案不具任何竞争性。
因此，在示例性实施例中，将斩波电路添加到电荷泵220以具有空间和成本效益的方式减小输出电流噪声。特别地，如下文参考图9更详细的描述，对电荷泵电路220进行修改，使得从PFD 110输出的upp,m和dnp,m信号在对积分CP路径222和比例CP路径224采用之前进行上变频，并且随后对所得的积分和比例电荷泵输出进行下变频，以为环路滤波器230提供cpoutip、ptoutim、cpoutpp和cpoutpm信号。
如图8B所示，由所述PFD 110检测出的相位误差表示为upp,m与dnp,m信号之间的定时偏移(相位误差时间)。参考图3，积分CP路径222在输出端outip对电容进行充电，并在输出端outim对电容进行放电，持续时间等于相位误差时间，以产生信号cpoutip和cpoutim。电荷泵的差分部分产生用于相位误差时间的电流环路。在示例性实施例中，积分CP路径电流可以在约10uA到160uA范围内变化，以约10uA为步长。类似地，比例CP路径224在输出端outpp对电容进行充电，并在输出端outpm对电容进行放电，持续时间等于相位误差时间，以产生信号cpoutpp和cpoutpm。在示例性实施例中，比例CP路径电流可以在约1mA到2.4mA范围内变化，以约160uA为步长。在示例性实施例中，将斩波器电路添加到电荷泵220以利用电荷泵220的差分结构。
在此方面，图9示出了另一示例性实施例提供的修改后的电荷泵电路220A。所述修改后的电荷泵电路220A代替图2中示出的所述PLL核心215中的电荷泵220。特别地，所述修改后的电荷泵电路220A包括电荷泵220，还包括在电荷泵220的前端分别在积分和比例电荷路径222、224之前添加的初始进气斩波器电路802，以及分别在积分和比例电荷路径222和224之后添加的尾端积分和比例路径输出斩波器电路822和824。
在示例性实施例中，每个所述斩波器电路802、822和824都使用切换电路来实现，所述切换电路基于输入时钟速率(斩波速率)在两个输入端之间切换两个输出端。所述斩波电路802、822和824采用的所述切换电路例如可以是蝶形开关电路，然而，只要在连续时钟周期内保持开关输入端与开关输出端之间交替的基本功能，诸如鉴相器内的多路复用器的其它开关实现方案可以在其它实施例中使用。
在示例性实施例中，所述斩波速率经选择高出电流噪声的预期3db转折频率几倍。对于现代CMOS工艺，电流闪烁噪声的3db转折频率约等于或大于5至10MHz，并且基本上是由电荷泵路径222、224导致的闪烁噪声。在一示例中，所述斩波速率是PLL参考时钟速率的一半(fref/2)，这可以例如根据PLL时钟发生器290(参考图4)推导出来。其它斩波速率频率或源可以在可替代实施例中使用，但是PLL参考时钟提供了方便的片上源，并且fref/2通常会高于任何电荷泵噪声的转折频率。
参考图9，电荷泵220A接收上拉信号(正、负上拉信号(upp,m))和下拉信号(正、负下拉信号(dnp,m))作为来自鉴频鉴相器PFD 210的输入。在将上拉信号upp,m和下拉信号dnp,m提供给电荷泵220的积分和比例CP路径222、224之前，对所述初始斩波器电路802采用信号upp,m和dnp,m，所述初始斩波器电路802调制信号upp,m和dnp,m到斩波器频率，所述斩波器频率在示出的实施例中表示为fref/2，在两个斩波器电路输出端上产生上变频信号，所述每个斩波器电路输出端都包括交替upp,m和dnp,m信号。通过进一步说明，图10示出了斩波器电路802的图示表征。所述斩波器电路802包括两个数据输入端I1和I2、一个控制输入端C和两个数据输出端O1和O2。一个数据输入端I1经连接以接收来自所述PFD 210的上拉信号upp,m，另一个数据输入端I2经连接以接收来自所述PFD 210的下拉信号dnp,m。所述输入端I1和I2在输出端O1与O2之间交替切换以响应在所述控制输入端C接收的控制信号。因此，在控制输入端C1上采用的控制信号是时钟信号fref/2的示例中，在输入端I1上采用的上拉信号将在连续时钟周期内交替地发送到输出端O1和O2，而在输入端I2上采用的下拉信号将在输出端O1和O2上交替地输出。在此方面，图10示出了馈送到输入端I1的上拉信号upp,m(1)、upp,m(2)……upp,m(3)以及馈送到输入端I2的下拉信号dnp.m(1)、dnp,m(2)……dnp,m(n)，其中括号中的注释编号表示对应于在所述控制输入端C上采用的时钟周期的连续样本。如图10所示，所述斩波器输出端O1生成包括从所述PFD 210馈送的交替上拉和下拉信号的输出信号upp,m(1)、dnp,m(2)、upp,m(3)……dnp,m(n-1)、upp,m(n)，所述斩波器输出端O2生成包括从所述PFD 210馈送的交替下拉和上拉信号的输出信号dnp,m(1)、upp,m(2)、dnp,m(3)……upp,m(n-1)、dnp,m(n)。
再次参考图9，来自每个所述斩波器输出端O1、O2的上变频的交替上拉和下拉信号作为输入对电荷泵220采用。来自输出端O1的信号upp,m、dnp,m在缓冲器Outbuf 812处分离，以提取每个信号的正(positive，简称p)和负(negative，简称m)分量，从而在Outbuf812的一个输出端上产生交替正上拉信号upp和正下拉信号dnp，在Outbuf 812的另一个输出端上产生交替负上拉信号upm和负下拉信号dnm。类似地，来自斩波器输出端O2的上变频的交替下拉和上拉信号dnp,m、upp,m在缓冲器Outbuf 814处分离，以提取每个信号的正(positive，简称p)和负(negative，简称m)分量，从而在Outbuf 814的一个输出端上产生交替正下拉信号dnp和正上拉信号upp，在Outbuf 812的另一个输出端上产生交替负下拉信号dnm和负向上拉信号upm。
电荷泵电路220A的积分CP路径222和比例CP路径224采用与图3中示出的配置相同的配置。然而，根据在斩波器电路802上完成的信号切换，积分和比例CP路径222、224中的每个“上拉”输入端接收从所述PFD 210馈送的交替“上拉”和“下拉”信号，而积分和比例CP路径222、224中的每个“下拉”输入端接收从所述PFD 210馈送的交替“下拉”和“上拉”信号。例如，参考图3：(i)每个所述积分CP路径222和比例CP路径224中标记为“upp”的每个所述CP输入端都接收交替upp和dnp信号；(ii)每个所述积分CP路径222和比例CP路径224中标记为“dnp”的每个所述CP输入端都接收交替dnp和upp信号；(iii)每个所述积分CP路径222和比例CP路径224中标记为“upm”的每个所述CP输入端都接收交替upm和dnm信号；以及(iv)每个所述积分CP路径222和比例CP路径224中标记为“dnm”的每个所述CP输入端都接收交替dnm和upm信号。
因此，应当理解的是，通过将前端斩波器电路802添加到电荷泵220中而产生的区别在于，从所述PFD向每个所述电荷泵输入端馈送上拉和下拉信号，而不是独占地馈送上拉信号或下拉信号。
积分CP路径222和比例CP路径224处理已调制为所述PLL参考频率一半(fref/2)的斩波速率的upp、upm、dnp、dnm信号，并输出相应的上变频的电荷泵浦信号cpoutip和cpoutim(来自积分CP路径222)以及cpoutpp和cpoutpm(来自比例CP路径224)。特别地，积分CP路径222的一个输出端(在图3中标记为outip)产生交替信号cpoutip、cpoutim，而积分CP路径222的另一个输出端(在图3中标记为outim)产生交替信号cpoutim、cpoutip；比例CP路径224的一个输出端(在图3中标记为outpp)产生交替信号cpoutpp、cpoutpm，而积分CP路径224的另一个输出端(在图3中标记为outpm)产生交替信号cpoutpm、cpoutpp。然后，对积分路径斩波器电路822采用从积分CP路径222输出的信号，在所述路径中对所述信号进行下变频，并且将所得到的电荷泵浦基带信号cpoutip和cpoutim作为输入馈送到有源环路滤波器230。通过示例，图11示出了斩波器电路822和824的图示表征。积分路径斩波电路822包括两个数据输入端II1和II2、一个控制输入端C和两个数据输出端IO1和IO2。一个数据输入端II1经连接以接收来自积分CP路径222的第一输出端的交替正、负信号cpoutip、cpoutim，另一个数据输入端II2经连接以接收来自积分CP路径222的第二输出端的交替负、正信号cpoutim、cpoutip输出。所述输入端II1和II2在输出端IO1与IO2之间交替切换以响应在所述控制输入端C上接收的控制信号fref/2。因此，在输入端II1上采用的信号将在连续时钟周期内交替地发送到输出端IO1和IO2，而在输入端II2上采用的信号将在输出端IO1和IO2上交替地输出。在此方面，图11示出了馈送到输入端II1的交替正、负积分CP路径输出信号cpoutip(1)、cpoutim(2)……cpoutip(n)和交替负、正积分CP路径输出信号cpoutim(1)、cpoutip(2)……cpoutim(n)，其中括号中的注释编号表示对应于在所述控制输入端C上采用的时钟周期的连续样本。如图11所示，所述斩波器输出端IO1生成包括正电荷泵浦积分路径信号的输出信号cpoutip(1)、cpoutip(2)……cpoutip(n)，所述斩波器输出端IO2生成包括负电荷泵浦积分路径信号的输出信号cpoutim(1)、cpoutim(2)……cpoutim(n)。
类似地，对比例路径斩波器电路824采用从比例CP路径224输出的信号，在所述路径中对所述信号进行下变频，并且将所得到的电荷泵浦基带信号cpoutpp和cpoutpm作为输入馈送到有源环路滤波器230。图11更详细地示出了比例路径斩波器电路824的操作，其以与积分路径斩波器电路822处理积分CP路径222的输出相同的方式处理来自比例CP路径224的输出。
在至少一些示例中，在电荷泵220A处导致的电流噪声将调制为输出信号cpoutip、cpoutim、cpoutpp和cpoutpm中的斩波器频率，使得噪声通过所述PLL电路200中固有的低通滤波滤除。通过进一步说明，PLL传递函数推导可以由以下等式表示：
调制输入信号：
Figure GDA0002429562730000191
解调输入信号：
Figure GDA0002429562730000192
调制噪声：
Figure GDA0002429562730000193
图12示出了由诸如电荷泵220A的具有斩波功能的电荷泵电路执行的斩波和滤波操作。如图12所示，来自所述PFD的输入信号在电荷泵浦处理之前在初始斩波器电路(例如，斩波器电路802)中进行上变频，然后通过后级电荷泵斩波器电路(例如，斩波器电路822、824)进行下变频。输入信号频谱通过上变频和下变频操作保持，因为下变频消除了上变频操作对输入信号的影响。然而，在初始斩波器电路之后由电荷泵添加的电荷泵闪烁噪声和偏移“Vos+Vn”仅受到后级电荷泵斩波器电路的影响，结果电荷泵闪烁噪声和偏移“Vos+Vn”仅通过一次斩波操作，并且仅进行上变频。在后级电荷泵斩波器电路之后，电荷泵闪烁噪声和偏移“Vos+Vn”经上变频为远远高于所述PLL转折频率上限的频率。PLL传递函数推导对应于用于积分电荷泵的低通滤波器和用于比例电荷泵的带通滤波器。对于任何一个滤波器，高截止频率远远小于斩波频率，这允许对不需要的电荷泵噪声和斩波时钟馈通杂散进行滤波。
因此，在至少一些示例中，可以在电荷泵中执行斩波以具有空间和成本效益的方式实现PLL降噪，这可以提高高速ADC应用、光学应用和其它应用中的时钟性能。在至少一些示例性实施例中，所述电荷泵电路220A的组件可以与PLL 200的所有其它组件一起形成在单个集成电路的片上PLL方案中。
尽管在具有积分和比例CP路径的电荷泵的背景下进行了描述，但上述斩波器电路设计也可以在其它差分电荷泵电路设计的背景下采用，包括例如在图1的无源模式PLL设计中描述的差分电荷泵。
图13示出了可应用于至少一些示例性实施例以对信号进行电荷泵浦处理的方法1300。在示出的示例中，在进气斩波器802处，在第一输入端I1上接收的连续输入信号(upp,m)在斩波频率(fref/2)的连续周期内交替地在第一与第二输出端O1和O2之间切换，在第二输入端I2上的连续输入信号(dnp,m)在所述连续周期内交替地在第二与第一输出端O2和O1之间切换(步骤1302)。然后，从第一和第二输出端O1、O2输出的信号在电荷泵220处进行电荷泵浦处理，以产生相应的第一和第二电荷泵浦信号(步骤1304)。在输出斩波器处，在相应的第一和第二输入端上接收所述第一和第二电荷泵浦信号，在所述斩波频率的连续周期内交替地在第一和第二输出端上输出所述第一电荷泵浦信号，并在所述斩波频率的连续周期内交替地在所述第二和第一输出端上输出所述第二电荷泵浦信号(步骤1306)。
在电荷泵包括积分和比例电荷泵路径的一示例性实施例中，步骤1304作为两个并行步骤执行，即步骤1304A，所述步骤包括使用积分电荷泵路径222来接收来自所述进气斩波器电路802的所述第一和第二输出端O1、O2的信号(upp,m、dnp,m)并输出相应的第一和第二积分电荷泵浦信号(cpoutip,m和cpoutim,p)，以及步骤1304B，所述步骤包括使用比例电荷泵路径224来接收来自所述进气斩波器电路802的所述第一和第二输出端O1、O2的信号(upp,m、dnp,m)并输出相应的第一和第二比例电荷泵浦信号(cpoutpp,m和cpoutpm,p)。
类似地，步骤1306包括两个并行斩波过程，即：步骤1306A，所述步骤包括使用积分路径斩波器电路822以所述斩波频率切换所述第一与第二积分路径斩波电路输出端IO1、IO2之间的所述第一和第二积分电荷泵浦信号(cpoutip,m和cpoutim,p)；以及步骤1306B，所述步骤包括使用比例路径斩波器电路824以所述斩波频率切换所述第一与第二比例路径斩波电路输出端之间的所述第一和第二比例电荷泵浦信号(cpoutpp,m和cpoutip,p)。
在示例性实施例中，所述方法步骤1306A产生在积分斩波器电路第一输出端IO1上输出的连续正积分电荷泵浦信号(cpoutip)、在积分斩波器电路第二输出端IO2上输出的连续负积分电荷泵浦信号(cpoutim)、在比例斩波器电路第一输出端PO1上输出的连续正比例电荷泵浦信号(cpoutpp)和在比例斩波器电路第二输出端PO2上输出的连续负比例电荷泵浦信号(cpoutpm)。
在示例性实施例中，所述斩波频率大于由所述积分和比例电荷泵路径导致的电流噪声的转折频率。
图14示出了一种示例性实施例提供的用于控制PLL的方法1400的示例性实施例。在图14中示出的示例中，所述PLL包括：有源低通滤波器230，用于生成一个或多个调谐信号(vcotunep、vcotunem)；压控振荡器(voltage-controlled oscillator，简称VCO)240，耦合至所述有源低通滤波器，并用于基于所述一个或多个调谐信号生成反馈信号(feedbkclkin)；鉴频鉴相器210，用于将所述反馈信号与参考信号进行比较，并基于所述比较生成上拉和下拉信号(upp,m；dnp,m)。所述方法1400包括：使用第一斩波器电路802调制具有斩波频率(fref/2)的所述上拉和下拉信号(upp,m；dnp,m)(步骤1402)。然后，所述调制后的上拉和下拉信号与积分路径和比例路径并行进行处理。在积分路径上，使用积分电荷泵路径222对所述调制后的上拉和下拉信号(upp,m；dnp,m)进行电荷泵浦处理，以输出相应的正、负积分电荷泵浦信号(cpoutip,m和cpoutim,p)(步骤1404A)，然后使用积分路径斩波器电路822以所述斩波频率(fref/2)对其进行调制(步骤1406A)。类似地，在比例路径上，使用比例电荷泵路径224对所述调制后的上拉和下拉信号(upp,m；dnp,m)进行电荷泵浦处理，以输出相应的正、负积分电荷泵浦信号(cpoutpp,m和cpoutpm,p)(步骤1404B)，然后使用比例路径斩波器电路824以所述斩波频率(fref/2)对其进行调制(步骤1406B)。如步骤1408所示，所述有源低通滤波器230接收来自所述积分路径斩波器电路822的所述正、负积分电荷泵浦信号以及来自所述比例路径斩波器电路324的所述正、负比例电荷泵浦信号，并基于所述信号生成所述一个或多个调谐信号。
在某些示例中，在步骤1402中使用所述进气斩波器电路802进行调制，包括：以所述斩波频率在第一与第二输入端(I1、I2)之间切换所述斩波器电路802的第一和第二输出端(O1、O2)，其中，在所述第一输入端上的连续上拉信号在所述斩波频率的连续周期内交替地输出在所述第一和第二输出端上，在所述第二输入端上的连续下拉信号在所述斩波频率的连续周期内交替地输出在所述第二和第一输出端上。此外，在步骤1506A中使用所述积分路径斩波器电路822进行调制，包括：以所述斩波频率在所述积分路径斩波器电路822的第一与第二输入端II1、II2之间切换所述积分路径斩波器电路822的第一和第二输出端IO1、IO2，其中，在每个所述第一和第二输入端上的连续正、负积分电荷泵浦信号交替地输出在所述第一和第二输出端上，其中在所述斩波频率的连续周期内，所述正积分电荷泵浦信号(cpoutip)连续且独占地输出在所述第一输出端IO1上，所述负积分电荷泵浦信号(cpoitim)连续且独占地输出在所述第二输出端IO2上。类似地，使用所述比例路径斩波器电路824进行调制，包括：以所述斩波频率在所述比例路径斩波器电路的第一与第二输入端PI1、PI2之间切换所述比例路径斩波器电路的第一和第二输出端PO1、PO2，其中，在每个所述第一和第二输入端上的连续正、负比例电荷泵浦信号交替地输出在所述第一和第二输出端上，其中在所述斩波频率的连续周期内，所述正比例电荷泵浦信号(cpoutpp)连续且独占地输出在所述第一输出端PO1上，所述负比例电荷泵浦信号(cpoutm)连续且独占地输出在所述第二输出端PO2上。
图15是一示例提供的表示具有及不具有斩波功能的电荷泵输出的比较的曲线图。在图15中示出的示例中，在100kHz偏移处出现大约2至2.5dB的噪声改善。至少一个实施例已公开，本领域普通技术人员做出的关于本实施例和/或本实施例的特征的变形、组合、和/或修改都应属于本发明的保护范围。通过组合、集成、和/或省略本实施例的特征而得到的可替代实施例也应属于本发明的保护范围。其中，已明确表述了数值范围或限制，可以理解，此类明确表述的范围或限制应包括具有相似等级的迭代范围或限制，且均属于所述明确表述的范围或限制(例如，约从1到10中包括2、3、4等；大于0.10包括0.11、0.12、0.13等)。例如，只要公开具有下限Rl和上限Ru的数字范围，则明确公开了此范围内的任何数字。具体而言，在所述范围内的以下数字是明确公开的：R＝Rl+k*(Ru–Rl)，其中k为从1％到100％范围内以1％递增的变量，即，k为1％、2％、3％、4％、5％……50％、51％、52％……95％、96％、97％、98％、99％或100％。此外，上文定义的任何由两个R值定义的数值范围也都明确公开。除非另有说明，否则使用术语“约”是以下描述的数字的+/-10％。在有关权利要求的任何要素中使用术语“可选地”，意味着该要素为必需要素，或者意味着该要素不为必需要素，两种情况均属于所述权利要求保护的范围。可以理解，广义词的使用，例如“包括”、“包含”、“用于”，均支持狭义词的含义，例如“由……组成”，“基本上由……组成”以及“大体上由……组成”。因此，本发明的保护范围不应限于以上描述，但应受以下权利要求限定，所述保护范围包括权利要求书中与专利主题等效的所有内容。说明书中进一步明确公开每一条权利要求，所述权利要求书则是本发明的具体实施例。本发明中对引用部分的讨论不应视为承认其为现有的技术，特别是公开日期晚于本申请优先权日期的任何引用。本发明中所引用的所有专利、专利申请及出版物，其公开内容通过引用结合到本文，并在某种程度上为本发明提供了示例性、程序性或其它细节的补充。
虽然本发明中已提供若干实施例，但应理解，在不脱离本发明的精神或范围的情况下，本发明所公开的系统和方法可以以许多其它特定形式来体现。本发明的示例应被视为说明性而非限制性的，且本发明并不限于本文中所给出的细节。例如，各种元件或组件可以在另一系统中组合或整合，或者某些特征可以省略或不实施。
此外，在不脱离本发明的范围的情况下，各种实施例中描述和说明为离散或单独的技术、系统、子系统和方法可以与其它系统、模块、技术或方法进行组合或合并。展示或论述为彼此耦合或直接耦合或通信的其它项也可以采用电方式、机械方式或其它方式经由某一接口、设备或中间组件间接地耦合或通信。其它变更、替换、更替示例对本领域技术人员而言是显而易见的，均不脱离本文公开的精神和范围。

Claims (20)

1.一种电荷泵电路，其特征在于，包括：
进气斩波器电路，用于以斩波频率在所述进气斩波器电路的第一与第二输出端之间切换在所述进气斩波器电路的第一和第二输入端上接收的输入信号，其中在所述第一输入端上的连续输入信号在所述斩波频率的连续周期内交替地提供在所述第一和第二输出端上，在所述第二输入端上的连续输入信号在所述斩波频率的连续周期内交替地提供在所述第二和第一输出端上；
差分电荷泵，用于接收来自所述进气斩波器电路的所述第一和第二输出端的所述信号，并生成相应的第一和第二电荷泵浦信号；
输出斩波器电路，用于在相应的第一和第二输入端上接收所述第一和第二电荷泵浦信号，在所述斩波频率的连续周期内交替地在第一和第二输出端上提供所述第一电荷泵浦信号，并在所述斩波频率的连续周期内交替地在所述第二和第一输出端上提供所述第二电荷泵浦信号。
2.根据权利要求1所述的电荷泵电路，其特征在于：
所述差分电荷泵包括：(i)积分电荷泵路径，用于接收来自所述进气斩波器电路的所述第一和第二输出端的信号，并提供相应的第一和第二积分电荷泵浦信号作为所述第一和第二电荷泵浦信号；以及(ii)比例电荷泵路径，用于接收来自所述进气斩波器电路的所述第一和第二输出端的信号，并提供相应的第一和第二比例电荷泵浦信号；
所述输出斩波器电路包括：(i)积分路径斩波器电路，用于以所述斩波频率切换所述第一与第二积分路径斩波电路输出端之间的所述第一和第二积分电荷泵浦信号；以及(ii)比例路径斩波器电路，用于以所述斩波频率切换所述第一与第二比例路径斩波电路输出端之间的所述第一和第二比例电荷泵浦信号。
3.根据权利要求1至2中任一项所述的电荷泵电路，其特征在于，在所述斩波频率的连续周期内：
所述积分路径斩波器电路在第一输入端接收交替正、负积分电荷泵浦信号，在第二输入端接收交替负、正积分电荷泵浦信号，在第一输出端提供连续正积分电荷泵浦信号，在第二输出端提供连续负积分电荷泵浦信号；
所述比例路径斩波器电路在第一输入端接收交替正、负比例电荷泵浦信号，在第二输入端接收交替负、正比例电荷泵浦信号，在第一输出端提供连续正比例电荷泵浦信号，在第二输出端提供连续负比例电荷泵浦信号。
4.根据权利要求1至3中任一项所述的电荷泵电路，其特征在于，所述进气电荷泵、积分电荷泵路径和比例电荷泵路径均包括蝶形开关电路，所述蝶形开关电路用于以所述斩波频率在一对输出端之间切换一对输入端。
5.根据权利要求1至4中任一项所述的电荷泵电路，其特征在于，所述比例电荷泵路径是所述积分电荷泵路径的N比例副本，其中10<＝N<＝40。
6.根据权利要求1至5中任一项所述的电荷泵电路，其特征在于，
所述进气斩波器电路的所述第一输入端接收来自鉴频鉴相器的连续上拉信号，所述进气斩波器电路的所述第二输入端接收来自所述鉴频鉴相器的连续下拉信号，所述进气斩波器电路的所述第一和第二输出端提供所述第一和第二输出信号，每个所述输出信号都包括交替上拉和下拉信号。
7.根据权利要求1至6中任一项所述的电荷泵电路，其特征在于，所述输出斩波器电路将由所述差分电荷泵路径导致的闪烁噪声上变频到所述斩波频率，所述斩波频率经选择超出所述闪烁噪声的转折频率。
8.一种应用电荷泵浦信号的方法，其特征在于，包括：
在进气斩波器处，在斩波频率的连续周期内交替地在第一与第二输出端之间切换在第一输入端接收的连续输入信号，在所述连续周期内交替地在所述第二与第一输出端之间切换在第二输入端的连续输入信号；
对从所述第一和第二输出端输出的信号进行电荷泵浦处理以生成相应的第一和第二电荷泵浦信号；
在输出斩波器处，在相应的第一和第二输入端上接收所述第一和第二电荷泵浦信号，在所述斩波频率的连续周期内交替地在第一和第二输出端上提供所述第一电荷泵浦信号，并在所述斩波频率的连续周期内交替地在所述第二和第一输出端上提供所述第二电荷泵浦信号。
9.根据权利要求8所述的方法，其特征在于：
所述电荷泵浦处理包括：(i)使用积分电荷泵路径接收来自所述进气斩波器电路的所述第一和第二输出端的信号，并提供相应的第一和第二积分电荷泵浦信号作为所述第一和第二电荷泵浦信号；以及(ii)使用比例电荷泵路径接收来自所述进气斩波器电路的所述第一和第二输出端的所述信号，并提供相应的第一和第二比例电荷泵浦信号；
在所述输出斩波器处的接收和输出包括：(i)使用积分路径斩波器电路以所述斩波频率切换所述第一与第二积分路径斩波电路输出端之间的所述第一和第二积分电荷泵浦信号；以及(ii)使用比例路径斩波器电路以所述斩波频率切换所述第一与第二比例路径斩波电路输出端之间的所述第一和第二比例电荷泵浦信号。
10.根据权利要求8至9中任一项所述的方法，其特征在于，在所述斩波频率的连续周期内：所述积分路径斩波器电路在第一输入端接收交替正、负积分电荷泵浦信号，在第二输入端接收交替负、正积分电荷泵浦信号，在第一输出端输出连续正积分电荷泵浦信号，在第二输出端输出连续负积分电荷泵浦信号；
所述比例路径斩波器电路在第一输入端接收交替正、负比例电荷泵浦信号，在第二输入端接收交替负、正比例电荷泵浦信号，在第一输出端输出连续正比例电荷泵浦信号，在第二输出端输出连续负比例电荷泵浦信号。
11.根据权利要求8至10中任一项所述的方法，其特征在于：
所述进气斩波器的所述第一输入端接收来自鉴频鉴相器的连续上拉信号，所述进气斩波器的所述第二输入端接收来自所述鉴频鉴相器的连续下拉信号，所述进气斩波器的所述第一和第二输出端提供所述第一和第二输出信号，此类所述输出信号都包括交替上拉和下拉信号。
12.根据权利要求8至11中任一项所述的方法，其特征在于，在所述进气斩波器处的所述切换将所述输入信号上变频到所述斩波频率，在所述输出斩波器处的所述切换：(i)将与所述输入信号的频谱相对应的所述第一和第二电荷泵浦信号的所述频谱从所述斩波频率进行下变频；以及(ii)将由所述电荷泵浦处理导致的闪烁噪声上变频到所述斩波频率。
13.一种锁相环(phase lock loop，简称PLL)，其特征在于，包括：
有源低通滤波器，用于生成一个或多个调谐信号；
压控振荡器(voltage-controlled oscillator，简称VCO)，耦合至所述有源低通滤波器，用于基于所述一个或多个调谐信号生成反馈信号；
鉴频鉴相器，用于将所述反馈信号与参考信号进行比较，并基于所述比较生成上拉和下拉信号；
电荷泵电路，包括：
进气斩波器电路，用于调制具有斩波频率的所述上拉和下拉信号；
积分电荷泵路径，用于接收所述调制的上拉和下拉信号，并输出相应的正、负积分电荷泵浦信号；
积分路径斩波器电路，用于以所述斩波频率调制所述正、负积分电荷泵浦信号；
比例电荷泵路径，用于接收所述调制的上拉和下拉信号，并输出相应的正、负比例电荷泵浦信号；
比例路径斩波器电路，用于以所述斩波频率调制所述正、负比例电荷泵浦信号；
其中，所述有源低通滤波器耦合至所述电荷泵电路以接收所述正、负积分电荷泵浦信号以及所述正、负比例电荷泵浦信号，并且用于基于所述信号生成所述一个或多个调谐信号。
14.根据权利要求13所述的PLL，其特征在于，所述进气斩波器电路用于：以所述斩波频率在第一与第二斩波器电路输入端之间切换所述第一和第二斩波器电路输出端，其中在所述进气斩波器电路输入端上的连续上拉信号在所述斩波频率的连续周期内交替地输出在所述第一和第二斩波器电路输出端上，在所述第二斩波器电路输入端上的连续下拉信号在所述斩波频率的连续周期内交替地输出在所述第二和进气斩波器电路输出端上。
15.根据权利要求13至14中任一项所述的PLL，其特征在于：
所述积分路径斩波器电路包括第一和第二输入端以及第一和第二输出端，并且用于：以所述斩波频率在所述第一与第二输入端之间切换所述第一和第二输出端，其中在每个所述第一和第二输入端上的连续正、负积分电荷泵浦信号交替地输出在所述第一和第二输出端上，其中在所述斩波频率的连续周期内，所述正积分电荷泵浦信号连续且独占地输出在所述第一输出端上，所述负积分电荷泵浦信号连续且独占地输出在所述第二输出端上；
所述比例路径斩波器电路包括第一和第二输入端以及第一和第二输出端，并且用于：以所述斩波频率在所述第一与第二输入端之间切换所述第一和第二输出端，其中，在每个所述第一和第二输入端上的连续正、负比例电荷泵浦信号交替地输出在所述第一和第二输出端上，其中在所述斩波频率的连续周期内，所述正比例电荷泵浦信号连续且独占地输出在所述第一输出端上，所述负比例电荷泵浦信号连续且独占地输出在所述第二输出端上。
16.根据权利要求13至15中任一项所述的PLL，其特征在于，所述斩波频率大于由所述积分和比例电荷泵路径导致的电流噪声的转折频率。
17.根据权利要求13至16中任一项所述的PLL，其特征在于，所述比例电荷泵路径是所述积分电荷泵路径的N比例副本，其中10<＝N<＝40。
18.一种用于控制锁相环(phaselockloop，简称PLL)的方法，其特征在于，包括：有源低通滤波器，用于生成一个或多个调谐信号；压控振荡器(voltage-controlled oscillator，简称VCO)，耦合至所述有源低通滤波器，并用于基于所述一个或多个调谐信号生成反馈信号；鉴频鉴相器，用于将所述反馈信号与参考信号进行比较，并基于所述比较生成上拉和下拉信号，所述方法包括：
使用进气斩波器电路，调制具有斩波频率的所述上拉和下拉信号；
使用积分电荷泵路径，对所述调制的上拉和下拉信号进行电荷泵浦处理以输出相应的正、负积分电荷泵浦信号；
使用积分路径斩波器电路，调制具有所述斩波频率的所述正、负积分电荷泵浦信号；
使用比例电荷泵路径，对所述调制的上拉和下拉信号进行电荷泵浦处理以输出相应的正、负比例电荷泵浦信号；
使用比例路径斩波电路，调制具有所述斩波频率的所述正、负比例电荷泵浦信号；
在所述有源低通滤波器处，接收来自所述积分路径斩波器电路的所述正、负积分电荷泵浦信号以及来自所述比例路径斩波器电路的所述正、负比例电荷泵浦信号，并基于所述信号生成所述一个或多个调谐信号。
19.根据权利要求18所述的方法，其特征在于，使用所述进气斩波器电路进行调制，包括：以所述斩波频率在所述进气斩波器电路的第一与第二输入端之间切换所述进气斩波器电路的第一和第二输出端，其中，在所述第一输入端上的连续上拉信号在所述斩波频率的连续周期内交替地输出在所述第一和第二输出端上，在所述第二输入端上的连续下拉信号在所述斩波频率的连续周期内交替地输出在所述第二和第一输出端上。
20.根据权利要求18至19中任一项所述的方法，其特征在于：
使用所述积分路径斩波器电路进行调制，包括：以所述斩波频率在所述积分路径斩波器电路的第一与第二输入端之间切换所述积分路径斩波器电路的第一和第二输出端，其中，在每个所述第一和第二输入端上的连续正、负积分电荷泵浦信号交替地输出在所述第一和第二输出端上，其中在所述斩波频率的连续周期内，所述正积分电荷泵浦信号连续且独占地输出在所述第一输出端上，所述负积分电荷泵浦信号连续且独占地输出在所述第二输出端上；
使用所述比例路径斩波器电路进行调制，包括：以所述斩波频率在所述比例路径斩波器电路的第一与第二输入端之间切换所述比例路径斩波器电路的第一和第二输出端，其中，在每个所述第一和第二输入端上的连续正、负比例电荷泵浦信号交替地输出在所述第一和第二输出端上，其中在所述斩波频率的连续周期内，所述正比例电荷泵浦信号连续且独占地输出在所述第一输出端上，所述负比例电荷泵浦信号连续且独占地输出在所述第二输出端上。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115694475A (zh) * 2022-12-30 2023-02-03 中国电子科技集团公司第二十九研究所 全相参基准信号产生电路、组合电路及控制方法
US11764728B1 (en) 2022-04-14 2023-09-19 Airoha Technology Corp. Oscillator using chopper circuit for suppressing flicker noise of current sources and associated clock generation method

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10063130B2 (en) * 2014-09-19 2018-08-28 Intersil Americas LLC Multi-stage amplifier
US10498344B2 (en) 2018-03-09 2019-12-03 Texas Instruments Incorporated Phase cancellation in a phase-locked loop
US10516401B2 (en) 2018-03-09 2019-12-24 Texas Instruments Incorporated Wobble reduction in an integer mode digital phase locked loop
US10686456B2 (en) 2018-03-09 2020-06-16 Texas Instruments Incorporated Cycle slip detection and correction in phase-locked loop
US10516402B2 (en) 2018-03-09 2019-12-24 Texas Instruments Incorporated Corrupted clock detection circuit for a phase-locked loop
US10491222B2 (en) * 2018-03-13 2019-11-26 Texas Instruments Incorporated Switch between input reference clocks of different frequencies in a phase locked loop (PLL) without phase impact
US10505555B2 (en) 2018-03-13 2019-12-10 Texas Instruments Incorporated Crystal oscillator offset trim in a phase-locked loop
US10483947B2 (en) * 2018-03-14 2019-11-19 Mediatek Inc. Anti-aliasing filter
DE102018109081B4 (de) * 2018-04-17 2022-06-09 Infineon Technologies Ag Bandbreitenanpassung in einem phasenregelkreis eines lokaloszillators
US10496041B2 (en) 2018-05-04 2019-12-03 Texas Instruments Incorporated Time-to-digital converter circuit
US10505554B2 (en) 2018-05-14 2019-12-10 Texas Instruments Incorporated Digital phase-locked loop
GB201820175D0 (en) * 2018-12-11 2019-01-23 Nordic Semiconductor Asa Frequency synthesiser circuits
US10733391B1 (en) * 2019-03-08 2020-08-04 Analog Devices International Unlimited Company Switching scheme for low offset switched-capacitor integrators
US11081156B2 (en) * 2019-07-05 2021-08-03 Arm Limited Voltage regulation circuitry
US11075743B2 (en) * 2019-08-27 2021-07-27 Nxp Usa, Inc. Adjustable high resolution timer
US11477057B1 (en) 2021-06-22 2022-10-18 Samsung Electronics Co., Ltd. Quarter rate speculative decision feedback equalizer (DFE) and method for operating thereof
US11728792B2 (en) 2021-10-19 2023-08-15 Samsung Electronics Co., Ltd. Apparatus and method for in-phase and quadrature phase (IQ) generation
US11595047B1 (en) * 2022-03-03 2023-02-28 Ciena Corporation Apparatus and methods for a phase frequency detector with a wide operational range

Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5148167A (en) * 1990-04-06 1992-09-15 General Electric Company Sigma-delta oversampled analog-to-digital converter network with chopper stabilization
WO2000022733A1 (en) * 1998-10-09 2000-04-20 Koninklijke Philips Electronics N.V. Phase-locked loop circuit with charge pump noise cancellation
US6208539B1 (en) * 1998-03-12 2001-03-27 Eon Silicon Devices, Inc. Two-phase clock charge pump with power regulation
US20050212605A1 (en) * 2002-09-12 2005-09-29 Puma Giuseppe L Phase locked loop
US20080116946A1 (en) * 2004-11-15 2008-05-22 Gilles Masson Device for Static Phase Error Compensation in a Phase-Lock Loop System With a Symmetrical Structure
CN101263657A (zh) * 2005-07-13 2008-09-10 德克萨斯仪器股份有限公司 具有降低的斩波残余噪声的过采样模数转换器和方法
US20080218274A1 (en) * 2007-03-08 2008-09-11 Integrated Device Technology, Inc. Phase locked loop and delay locked loop with chopper stabilized phase offset
CN101414826A (zh) * 2007-10-16 2009-04-22 联发科技股份有限公司 数控振荡器与全数字锁相环
CN102545908A (zh) * 2011-12-01 2012-07-04 香港应用科技研究院有限公司 一种斩波稳定西格玛-德尔塔调制器
CN102611443A (zh) * 2007-10-16 2012-07-25 联发科技股份有限公司 全数字锁相环
CN103391100A (zh) * 2013-07-03 2013-11-13 江苏博纳雨田通信电子有限公司 新型高通斩波Delta-Sigma模数转换器
US8773184B1 (en) * 2013-03-13 2014-07-08 Futurewei Technologies, Inc. Fully integrated differential LC PLL with switched capacitor loop filter
CN105577183A (zh) * 2015-12-11 2016-05-11 中国航空工业集团公司西安航空计算技术研究所 一种双环路电荷泵带宽自适应锁相环

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6903585B2 (en) 2003-06-27 2005-06-07 Analog Devices, Inc. Pulse width modulated common mode feedback loop and method for differential charge pump
US7053684B1 (en) * 2004-04-28 2006-05-30 Cirrus Logic, Inc. Reduced jitter charge pumps and circuits and systems utilizing the same
US7466174B2 (en) 2006-03-31 2008-12-16 Intel Corporation Fast lock scheme for phase locked loops and delay locked loops
TW200945751A (en) 2008-04-17 2009-11-01 Sitronix Technology Corp Charge pump
CN101567685B (zh) 2008-04-21 2013-01-02 矽创电子股份有限公司 电荷帮浦

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5148167A (en) * 1990-04-06 1992-09-15 General Electric Company Sigma-delta oversampled analog-to-digital converter network with chopper stabilization
US6208539B1 (en) * 1998-03-12 2001-03-27 Eon Silicon Devices, Inc. Two-phase clock charge pump with power regulation
WO2000022733A1 (en) * 1998-10-09 2000-04-20 Koninklijke Philips Electronics N.V. Phase-locked loop circuit with charge pump noise cancellation
US20050212605A1 (en) * 2002-09-12 2005-09-29 Puma Giuseppe L Phase locked loop
US20080116946A1 (en) * 2004-11-15 2008-05-22 Gilles Masson Device for Static Phase Error Compensation in a Phase-Lock Loop System With a Symmetrical Structure
CN101263657A (zh) * 2005-07-13 2008-09-10 德克萨斯仪器股份有限公司 具有降低的斩波残余噪声的过采样模数转换器和方法
US20080218274A1 (en) * 2007-03-08 2008-09-11 Integrated Device Technology, Inc. Phase locked loop and delay locked loop with chopper stabilized phase offset
CN101414826A (zh) * 2007-10-16 2009-04-22 联发科技股份有限公司 数控振荡器与全数字锁相环
CN102611443A (zh) * 2007-10-16 2012-07-25 联发科技股份有限公司 全数字锁相环
CN102545908A (zh) * 2011-12-01 2012-07-04 香港应用科技研究院有限公司 一种斩波稳定西格玛-德尔塔调制器
US8773184B1 (en) * 2013-03-13 2014-07-08 Futurewei Technologies, Inc. Fully integrated differential LC PLL with switched capacitor loop filter
CN103391100A (zh) * 2013-07-03 2013-11-13 江苏博纳雨田通信电子有限公司 新型高通斩波Delta-Sigma模数转换器
CN105577183A (zh) * 2015-12-11 2016-05-11 中国航空工业集团公司西安航空计算技术研究所 一种双环路电荷泵带宽自适应锁相环

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11764728B1 (en) 2022-04-14 2023-09-19 Airoha Technology Corp. Oscillator using chopper circuit for suppressing flicker noise of current sources and associated clock generation method
TWI832616B (zh) * 2022-04-14 2024-02-11 達發科技股份有限公司 振盪器以及時脈產生方法
CN115694475A (zh) * 2022-12-30 2023-02-03 中国电子科技集团公司第二十九研究所 全相参基准信号产生电路、组合电路及控制方法

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