CN101263657A - 具有降低的斩波残余噪声的过采样模数转换器和方法 - Google Patents

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Abstract

Δ－∑调制器(29)包括斩波稳零积分器(36)、输入耦合至该积分器输出的量化器、由开关基准反馈电路(39)控制且其输出耦合至该积分器输入的输入信号采集电路，以及包括伪随机序列发生器(1A)并且产生经频率整形的伪随机时钟信号的频率整形伪随机斩波时钟信号发生器电路。复位电路被耦合到伪随机序列发生器(1A)的复位输入，以使其与斩波稳零Δ－∑调制器的数字输出同步进行复位，从而防止由伪随机序列发生器的环绕操作产生的噪声。逻辑电路响应经频率整形的伪随机时钟信号而产生斩波时钟信号并且将这些信号施加到积分器的各个输入开关和输出开关。

Description

具有降低的斩波残余噪声的过采样模数转换器和方法
技术领域
【0001】本发明一般涉及用于提高斩波稳零Δ-∑调制器的转换精度的技术，具体地涉及在Wang的题为“Frequency-shaped pseudo-randomchopper stabilization circuit and method for delta-sigma Modulator”(用于Δ-∑调制器的频率整形伪随机斩波稳零电路和方法)的第6,201,835号美国专利中所示类型的斩波稳零Δ-∑调制器，并且更具体地涉及降低斩波残余噪声和相关增益漂移和零点漂移误差。
背景技术
【0002】图1A(现有技术)是第6,201,835号美国专利(‘835专利)中图1的复制。该图示出用于降低集成电路斩波稳零放大器对互调的灵敏度的系统。图1A中的方框29示出斩波稳零Δ-∑调制器(chopper-stabilized delta-sigma modulator)，其与图2随后描述的相同或基本相同。斩波稳零Δ-∑调制器29的输出连接到抽取滤波器38的输入。斩波稳零Δ-∑调制器29的一个或更多个积分器，如积分器36和37，由频率整形伪随机斩波时钟发生器电路1来进行计时。
【0003】然而，现有技术的斩波稳零Δ-∑调制器29具有如下缺点：所公开的伪随机斩波时钟发生器1产生低频“斩波残余”信号。施加到斩波稳零Δ-∑调制器29的固定频率的斩波信号致使内部偏移电压(这是由于电路元件不匹配而造成的)转换为固定低频“斩波残余”信号，该信号是低频交流(AC)信号。斩波残余信号的幅度是上述偏移电压幅度的函数。‘835专利教导了当使用固定频率的斩波信号时，互调会导致在Δ-∑调制器输出信号中产生“闲杂音(idle tone)”信号。‘835专利教导了混叠回基带的这种闲杂音可以通过提供随机频率的斩波信号来避免。‘835专利还公开了伪随机斩波信号的“频率整形”。低频整形带来的优点是降低感兴趣频带内的低频能量的扩散从而提高整体噪声性能。
【0004】在835专利中公开的频率整形的伪随机斩波提供对Δ-∑调制器29中的噪声量的“一阶”改进。然而，“一阶”频率整形不足以充分抑制在需要很低噪声的应用中的斩波残余信号。
【0005】参考随后描述的图6，标注“A”的上方曲线示出图1A中所示的现有技术Δ-∑调制器29的斩波残余噪声和图1B中所示的经频率整形的曲线(它是‘835专利的图3C的复制)。图6中的斩波残余噪声曲线“A”含有“有噪声的”形态，其具有作为偏移电压函数的低频噪声水平，并且具有大致-150dB的水平，这对于某些应用来说太高。
【0006】使用‘835专利的频率整形伪随机序列发生器来产生用于放大器电路和Δ-∑调制器的斩波稳定性的斩波时钟信号的另一缺点是：由于伪随机序列有限的长度，其“环绕”并且重新开始，导致每次序列重新开始时都出现噪声尖峰。例如，如果伪随机序列发生器是10位长度，其就产生相同序列并且每210个时钟周期环绕一次，从而产生低频周期性噪声尖峰。
【0007】题为“Oversampling Analog-to-Digital Converter withImproved DC Offset Performance(具有改进的直流偏移性能的过采样模数转换器)”的第6,411,242号美国专利采用等于数据输出频率一半的固定斩波频率以允许在每个斩波周期切换模拟输入信号和输出信号的极性。偏移误差从数字域中的输出信号被去除，但是这个方法使数字数据输出速率降低了一半，因为模数转换器在其有效地将输出数据进行平均以消除偏移误差之前必须执行两次转换。
【0008】因此，存在对于如下改进技术的未被满足的需求：该技术采用经频率整形的伪随机斩波时钟信号来降低斩波稳零过采样模数转换器的噪声。
【0009】还存在对如下改进技术的未被满足的需求：该技术采用经频率整形的伪随机斩波时钟信号来降低斩波稳零Δ-∑模数转换器的转换误差。
【0010】还存在对于斩波稳零Δ-∑调制器中的斩波稳零放大器的未被满足的需求，该放大器具有第6,201,835号美国专利所实现的很低的闲杂音幅度的优点并且还具有很低的斩波残余噪声的优点。
【0011】还存在对如下改进技术的未被满足的需求：该技术采用经频率整形的伪随机斩波时钟信号来降低斩波稳零Δ-∑模数转换器中的转换误差和降低由用于产生斩波时钟信号的伪随机序列发生器的环绕操作而产生的低频周期性噪声尖峰。
【0012】还存在对如下改进技术的未被满足的需求：该技术采用经频率整形的伪随机斩波时钟信号来降低斩波稳零Δ-∑模数转换器中的转换误差，同时提高转换速度，优于现有技术。
发明内容
【0013】本发明的一个目的是提供如下的改进技术，该技术通过采用经频率整形的伪随机斩波时钟信号来降低斩波稳零过采样模数转换器的噪声。
【0014】本发明的另一目的是提供如下的改进技术，该技术通过采用经频率整形的伪随机斩波时钟信号来降低斩波稳零Δ-∑模数转换器的转换误差。
【0015】本发明的另一目的是提供斩波稳零Δ-∑模数调制器中的斩波稳零放大器电路，其具有第6,201,835号美国专利所实现的很低幅度的闲杂音的优点并且还具有很低的斩波残余噪声的优点。
【0016】本发明的另一目的是提供如下的改进技术，该技术通过采用经频率整形的伪随机斩波时钟信号来降低斩波稳零Δ-∑模数转换器中的转换误差，并且降低由用于产生斩波时钟信号的伪随机序列发生器的环绕操作而产生的低频周期性噪声尖峰。
【0017】本发明的另一目的是提供如下的改进技术，该技术采用经频率整形的伪随机斩波时钟信号来降低斩波稳零Δ-∑模数转换器中的转换误差，并且提高转换速度，优于现有技术。
【0018】简要地描述，根据一个实施例，本发明提供一种Δ-∑调制器(29)，其包括斩波稳零积分器(36)、输入耦合到该积分器的输出的量化器(35)、由开关基准反馈电路(39)控制的并且输出耦合至该积分器输入的输入信号采集电路(31)，以及频率整形的伪随机斩波时钟信号发生器电路(1A)，该发生器电路包括伪随机序列发生器(11)并且产生经频率整形的伪随机时钟信号(
Figure A20068003330500071
)。复位电路(48)被耦合到伪随机序列发生器的置位输入，以将其与斩波稳零Δ-∑调制器的数字输出同步地复位，从而防止由伪随机序列发生器的环绕操作产生的噪声。逻辑电路响应经频率整形的伪随机时钟信号而产生斩波时钟信号并且将这些信号施加到积分器的不同输入开关和输出开关。
【0019】在所描述的实施例中，Δ-∑调制器(29)包括斩波稳零积分器(36)和量化器(35)，该斩波稳零积分器(36)包括耦合到该积分器的输入的多个斩波稳零输入开关和耦合到该积分器输出的多个斩波稳零输出开关；该量化器(35)的输入耦合到该积分器的输出。输入信号采集电路(31)由开关基准反馈电路(39)控制并且其输出耦合到该积分器的输入。频率整形的伪随机斩波时钟信号发生器电路(1A)包括伪随机序列发生器(11)并且产生经频率整形的伪随机时钟信号(
Figure A20068003330500081
)。复位电路(48)用于将伪随机序列发生器(11)与斩波稳零Δ-∑调制器(29)的数字输出(DOUT)同步地进行复位，该复位电路(48)进行工作，以避免伪随机序列发生器(11)的环绕操作。逻辑电路(41)响应经频率整形的伪随机时钟信号而产生斩波时钟信号，这些时钟信号被施加用以控制各个斩波稳零输入开关和各个斩波稳零输出开关。
【0020】在所描述的实施例中，频率整形的伪随机序列发生器(1A)包括数字Δ-∑调制器(2)，该数字Δ-∑调制器(2)包括反馈延迟电路(14、15)和第一数字加法器(12)，该第一数字加法器(12)接收由伪随机序列发生器(11)产生的伪随机序列信号(11A)和由反馈延迟电路(14、15)产生的误差反馈信号(18)作为输入，并且起1位量化器(13)的作用以响应伪随机序列信号(11A)和误差反馈信号(18)而产生经频率整形的伪随机时钟信号()。第二数字加法器(16)响应经频率整形的伪随机时钟信号(
Figure A20068003330500083
)和误差反馈信号(16A)而产生数字误差信号(16A)作为反馈延迟电路(14、15)的输入。抽取滤波器(38)的输入耦合到量化器(35)的输出(40)，其中复位电路(48)包括分频电路(48)，该分频电路(48)用抽取率(N)将工作在Δ-∑调制器(29)的采样频率(FS)的时钟信号(CLK)分频以产生抽取时钟信号(DCLK)。伪随机序列发生器(11)由时钟信号(CLK)进行计时并且包含一系列的存储元件(50-0、50-1、……50-7)，这些存储元件的置位输入被耦合到抽取时钟信号(DCLK)。抽取滤波器(38)由时钟信号(CLK)计时并且响应抽取时钟信号(DCLK)而工作以便产生处于抽取时钟信号(DCLK)的频率(FS)的数字输出字。
【0021】在描述中，经频率整形的伪随机时钟信号()构成1位量化信号，该量化信号被施加于第二数字加法器(16)的第二输入的最高有效位(MSB)。反馈延迟电路(14、15)以预定量将误差信号(16A)进行两次延迟以实现零频率附近和频率(FS/2)附近处增加的衰减。数字Δ-∑调制器(2)可以是1位数字Δ-∑调制器。抽取滤波器(38)可以是SYNC4滤波器。输入信号采集电路(31)包括开关电容器输入采样电路。
【0022】在一个实施例中，本发明提供一种降低斩波稳零调制器(29)的灵敏度的方法，该斩波稳零调制器(29)包括输出耦合到斩波稳零积分器(36)的输入的输入信号采集电路(31)和输入耦合到该积分器输出的量化器(35)，其中所述方法包括通过包含伪随机序列发生器(11)的频率整形的伪随机斩波时钟信号发生器电路(1A)来产生经频率整形的伪随机时钟信号(
Figure A20068003330500092
)，以及自动将伪随机序列发生器(11)与斩波稳零Δ-∑调制器(29)的数字输出(DOUT)同步地复位以避免伪随机序列发生器(11)的环绕操作，从而避免由于这种环绕操作而产生的噪声。
【0023】在一个实施例中，本发明提供Δ-∑调制器(29)，其包括输出耦合到斩波稳零积分器(36)的输入的输入信号采集电路(31)；和输入耦合到该积分器的输出的量化器(35)；用于产生经频率整形伪的随机时钟信号(
Figure A20068003330500093
)的装置(1A)；和装置(48)，其用于将伪随机序列发生器(11)与斩波稳零Δ-∑调制器(29)的数字输出(DOUT)同步地复位以避免伪随机序列发生器(11)的环绕操作，从而避免由于这种环绕操作而产生的噪声。
附图说明
【0024】图1A、1B和1C是第6,201,835号美国专利的图1、3C和4的复制。
【0025】图2是依据本发明的含有自动复位伪随机斩波信号电路的斩波稳零Δ-∑调制器的框图。
【0026】图3A是图2的方框1A中的自动复位频率整形伪随机斩波时钟发生器的一个实施例的框图。
【0027】图3B是图3A的方框11中被自动复位用于阻止环绕操作的电路的方框图。
【0028】图3C是示出可用于图2的方框1A中的复位频率整形伪随机斩波时钟发生器的另一实施例的框图。
【0029】图4图示说明从采样时钟信号CLK生成图2中的抽取时钟信号DCLK。
【0030】图5是可以用在图2的方框38中的syncx滤波器的Z域实现的框图。
【0031】图6是图示说明与图2中器件的更低斩波残余噪声相比的图1A中器件的高斩波残余噪声的曲线图。
【0032】图7是与图6相似但比图6比例更大的曲线图。
具体实施方式
【0033】参考图2，模数转换器(ADC)30A包括斩波稳零Δ-∑调制器29，该斩波稳零Δ-∑调制器29包括对差分模拟输入VIN进行采样的开关电容器输入采样电路31。两个固定频率的时钟信号
Figure A20068003330500101
和
Figure A20068003330500102
按照如Kalthoff等人的第5,703,589号美国专利中所公开的已知方式来实现模拟输入采样。经采样的差分模拟输入信号出现在一对求和节点导线(nodeconductor)32之间，该求和节点导线32分别被耦合到斩波稳零第一积分器级36的差分输入。斩波稳零积分器级36和相关联的开关电容器反馈基准电压供应电路可以按照图1C所示来实现。求和节点导线32也可被耦合到开关电容器反馈基准电压采样电路33的相应端，该电路33与上面引用的‘589专利的图3A所示的电路22A相似。虽然在图2中示出的是差分实现，但本文所述的发明同样适用于单端实现。
【0034】斩波稳零Δ-∑ADC 30A可包括例如积分器级37的多个附加积分器级和相关联的开关电容器反馈基准电压供应电路，其可以是斩波稳零的或者可以不是。末积分器级37(如果积分器级36是唯一的积分器级则是积分器级36)的差分输出34被耦合到常规差分比较器35的输入。比较器35的差分输出40被耦合到常规抽取滤波器38和常规反馈基准控制电路39两者的输入。抽取滤波器38可以被实现为SYNC4滤波器。反馈基准控制电路39产生固定频率时钟信号
Figure A20068003330500111
和
Figure A20068003330500112
并且还产生输入采样电路31、积分器36和37以及基准电压采样电路33(如参见图1C)所需的附加时钟信号和
Figure A20068003330500114
这些时钟信号是以公知方式由比较器或量化器35的输出确定的。抽取滤波器38产生以抽取时钟信号DCLK确定的数据速率由模拟输入信号VIN转换而成的数字输出信号DOUT。
【0035】导线5上的抽取时钟DCLK的频率等于经抽取率N分频后的导线4上的采样时钟信号CLK的频率FS。图4图示说明了抽取时钟DCLK是如何通过常规的N分频电路48从主时钟信号CLK产生的。CLK的周期等于采样频率FS的倒数，并且抽取时钟DCLK的周期等于N/FS。为了简化图4，抽取率N被显示为等于4，但应理解N＝4是不现实的低抽取率。更实用的抽取率N应该是960，或可能为7680，以便提供适当长度的伪随机序列。随后描述的图3A示出了图2中频率整形的伪随机序列发生器1A是如何实现为具有如下功能：其与抽取时钟DCLK同步被复位以避免由非同步的伪随机序列发生器的固有“环绕”操作产生的噪声。
【0036】图5图示说明了传递函数为{(1-Z-N)X}/{(1-Z-1)X}的SYNCX滤波器的广义Z域，其中N等于抽取率。开关44与抽取时钟DCLK同步并且是代表下采样的典型方式。图2中的x＝4的SYNC4滤波器38就是以这样的方式实现的，并且其包括四个积分器和四个抽取器。然而，应注意到SYNC4滤波器38可以是不同阶的SYNC滤波器。此外，其他类型的滤波器可提供对图2中的曲线图“A”所表示的复位频率尖峰的足够抑制。
【0037】根据本发明，斩波稳零Δ-∑ADC 30A包括频率整形的伪随机斩波时钟发生器电路1A，该斩波时钟发生器电路1A与数据输出(DOUT)时间帧同步地自动复位并且生成施加在至少第一积分器级36上的(但也可施加在后续积分器级，如积分器级37)斩波时钟信号
Figure A20068003330500115
和
Figure A20068003330500116
每个斩波时钟信号具有可以按图1A所示来进行“整形”的频谱，而不是像所有公知的现有技术斩波稳零Δ-∑模数转换器那样是单一固定频率。
【0038】在图2和图6中，各曲线图的纵轴表示VIN等于零的DOUT值所表示的输出电压振幅，从而表示噪声。图2中的曲线图A示出频率整形伪随机斩波时钟发生器的频率响应，其中在f1处出现尖峰(0-f1是感兴趣的频带)并且在f2、f3、……等处出现谐波尖峰，根据本发明这与抽取时钟DCLK同步进行周期性复位以允许以Dout数据速率来对产生的音频进行过滤，随后其被数字滤波器38抑制。图2中的曲线图B示出了SYNC4滤波器38的频率响应。图6中的曲线图B示出图2中的曲线图A和B所表示的频率响应的卷积(例如相乘)。图6中的曲线图B表示在图2的斩波稳零ADC 30A中卷积的结果是接近-300dB的很低的噪声水平。图2中的过采样斩波稳零模数转换器30A的-300dB的噪声水平比图1A中所示的现有技术的-150dB(分贝)的噪声水平低得多。同样，不存在被混叠回基带中的明显(由于互调所产生的)音调频率。
【0039】图6中的较低噪声曲线“B”示出了根据本发明在图2中的频率响应“A”中提供的f1、f2、f3……等处的所有尖峰都被有效滤除，该曲线“B”也就是SYNC4滤波器38的频率响应和频率整形伪随机斩波时钟发生器电路1A的频率响应的卷积，该频率整形伪随机斩波时钟发生器电路1A的自动复位结构和操作如图2和3A所示。
【0040】参考图3A，频率整形伪随机斩波信号发生器电路1A包括伪随机序列发生器11。伪随机序列发生器11可以具有常规的设计。参见文本S.Goloumb，“Shift Register Sequences”，Aegan Park Press，Laguna Hills，Calif.，1982，或上面引用的‘202专利的方框12中所示的序列发生器。
【0041】图3B是图3A的伪随机序列发生器11实施的详细框图。这一具体实施被描述在Douglas J.Smith，“HDL Chip Design”，DoonePublications，Madison，Alabama，1996的第180页。参考图3B，这一实施的伪随机序列发生器11包括D型触发器50-0、50-1、50-2、……、50-7，每个触发器的时钟输入被耦合到CLK并且其置位(SET)输入被耦合到DCLK。触发器50-7的Q输出由图3B的导线11A连接到异或门(exclusive OR gate)53的一个输入，异或门53的输出连接到异或门51的一个输入。异或门51的输出连接到触发器50-0的D输入。每个触发器50-0、50-1、……、50-6的Q输出连接到下一个触发器的D输入。这些Q输出是伪随机序列发生器11的“分接点(tap point)”，并且在图3B中触发器50-3的Q输出连接到异或门53的另一输入。触发器50-2的Q输出连接到异或门52的一个输入，异或门52的输出连接到异或门51的另一输入。触发器50-1的Q输出连接到异或门52的另一输入。
【0042】伪随机序列发生器11根据本发明被连接以响应DCLK而可自动复位从而避免环绕操作，其在导线11A上产生串行的1位伪随机信号，导线11A连接到数字加法器12的第二输入。(应了解也可如图3B所示提供分接点到伪随机发生器11的各个异或门的输入的各种其他连接，以生成各种伪随机序列，如上述Douglas J.Smith的参考文献中所述。)
【0043】伪随机序列发生器1A还包括数字(而不是模拟)“一阶”Δ-∑调制器2，该Δ-∑调制器2不包含输入。(由于输入为零，因此通常出现在Δ-∑调制器中的用于将输入加到延迟元件14的输出的数字加法器是不必要的。)一阶数字Δ-∑调制器2包括连接在误差反馈电路中的两个2位数字延迟元件14和15。每个延迟元件14和15都可由一对常规触发器实现，每个触发器的时钟输入被耦合到主时钟信号CLK，该主时钟信号以Δ-∑调制器29的采样率FS运行。每个延迟元件14和15还具有被耦合到抽取时钟DCLK的复位输入。
【0044】误差反馈电路包括数字的2位加法器16，该加法器16的2位正(+)输入连接到2位总线18。加法器16还包括负(-)输入和连接到第一数字延迟元件15的输入的2位输出16A，该负(-)输入的最高有效位(MSB)被连接到导线17。第一数字延迟元件15的输出被第二数字延迟元件14的输入，第二数字延迟元件14的输出连接到2位总线18。延迟元件14的输出在2位总线18上提供经延迟的串行数字信号，该数字信号被施加到2位数字加法器12的第一输入的2个位。数字加法器12的第二输入的最低有效位(LSB)被连接到伪随机序列发生器11的1位输出。
【0045】实际上，在导线11A上的1位伪随机信号作为对数字Δ-∑调制器2的伪随机抖动输入。数字的2位加法器12在导线19上产生1位信号，这个信号是2位加法器12的输出的MSB，因此等于导线11A上的1位数字信号与2位总线18上的2位误差反馈数据的和。因而，在导线19上的MSB加法器输出信号实际上起数字1位量化器的作用。1位量化器的功能由图3A中的方框13图示说明，尽管在图3A的实际实现中导线19直接连接到导线17。在导线17上的1位量化器信号构成在导线17上的经频率整形的伪随机时钟信号
Figure A20068003330500141
【0046】导线17将
Figure A20068003330500142
施加到2位数字加法器16的负(-)输入以提供完成所提到的频率整形所必需的反馈。导线17还连接到常规逻辑电路41的输入，该常规逻辑电路41生成两个斩波时钟信号
Figure A20068003330500143
和其中
Figure A20068003330500145
与
Figure A20068003330500146
相同，而
Figure A20068003330500147
与
Figure A20068003330500148
异相并且不与
Figure A20068003330500149
交叠。使用在图3A中所示的数字Δ-∑调制器2中的2位反馈结构，因为它非常高效地产生图1B所示的频谱中的由“A”表示的低频整形和由“B”表示的高频整形。然而，也可使用1位反馈结构或N大于2的N位反馈结构。
【0047】参考图1B所示的斩波时钟频谱，频率整形伪随机斩波时钟发生器1A衰减由“A”表示的低频区域中的DC偏移和低频噪声，因此那些低频噪声成分被减少。在高频区域“B”中，高频音耦合在FS/2处被最小化，其中可以观察到最大高频音(FS是Δ-∑调制器29的采样频率)。
【0048】图3A中的上述1位数字Δ-∑调制器2可操作来提供反馈延迟，其中2位延迟元件15和14对数字量化器13的1位输出17和2位数字总线18上的2位字之间的差进行延迟。经延迟的2位字被加到由伪随机序列发生器11在导线11A上产生的1位伪随机序列。由加法器12产生的2位字的MSB代表该2位字的数学符号。导线11A上的伪随机序列的“1”位将LSB值加到导线18上的经延迟的2位字，以表示量化水平的一半。如图3A中所示的带有误差反馈的上述一阶数字调制器结构在环路反馈电路中提供两个延迟而不是一个。在反馈中提供两个延迟导致Δ-∑调制器的输出不仅在直流(DC)处衰减而且还在FS/2处衰减。这导致数据Δ-∑调制器2具有图1B所示的期望的经频率整形的频谱。
【0049】注意到如图3C所示的具有基于积分器架构的改进的数字Δ-∑调制器可用于替代图3A所示的误差反馈架构。在图3C中，一阶数字Δ-∑调制器2A包括第一延迟元件23和第二延迟元件22。延迟元件23的输入连接到2位数字加法器24的输出。延迟元件23的输出连接到延迟元件22的输入，该延迟元件22的输出由2位总线25连接到2位数字加法器21的第一输入。如图3A，由伪随机序列发生器11产生的输出序列11A在图3C中被施加到数字加法器21的第二输入的LSB。数字加法器21的MSB输出正如图3A中那样起量化器的作用，在导线17上产生
Figure A20068003330500151
该
Figure A20068003330500152
被反馈回2位数字加法器24的第一输入的MSB。2位加法器24的输出被连接到延迟元件23的输入。总线25上的2位数字信号被反馈给2位加法器24的第二输入。在图3C的架构中，通过分别提供更少或更多的积分器，数字Δ-∑调制器2A可以是更低阶或更高阶的Δ-∑调制器。图3A和3B的数字Δ-∑调制器结构均提供1位输出，并且均采用抖动作为LSB输入以平滑输出频谱，没有输入(即暗含表示零输入)并且可以是适合于实现斩波时钟能量分布的所期望的频谱和在DC处和DC附近的低水平的斩波时钟能量的任何阶。
【0050】然后上述电路对在导线17上产生的伪随机斩波时钟
Figure A20068003330500153
的频谱进行频率整形，以提供图1B的曲线图所示的斩波时钟能量的频谱，从而降低具有斩波稳定性的模拟调制器在任何DC输入水平的对互调的灵敏度。
【0051】在整个频谱上的载波信号的伪随机分布避免在特定频带内集中太多能量。结合由图3A的2位数字Δ-∑调制器2实现的“频率整形”
Figure A20068003330500154
这会降低Δ-∑调制器30A对上述互调的灵敏度。如图3A所示的含有误差反馈的上述一阶数字调制器结构在环路反馈电路中提供两个延迟而不是一个延迟。在反馈中提供两个延迟导致Δ-∑调制器的输出不仅在DC处衰减而且还在FS/2处衰减。这导致数字Δ-∑调制器2具有图1B所示的所期望的经频率整形的频谱，从而降低具有斩波稳定性的模拟调制器在任何DC输入水平对互调的灵敏度。
【0052】本发明的上述斩波稳零模数转换器30A避免了第6,201,835号美国专利的一阶噪声整形的伪随机斩波方案的问题，该方案随机选择斩波能量从而在FS/2附近没有固定频率成分“反击”到基带中。如前所述，如现有技术图1A所示的伪随机数字发生器1A的有限长度导致生成周期性噪声尖峰的“环绕”操作，特别是对于高抽取率N。而且，作为偏移电压的函数的斩波残余信号保留在感兴趣的频带中，并且产生高噪声。所提到的两种噪声都降低现有技术图1所示的现有技术斩波稳零模数转换器30的转换精度。
【0053】然而，两种类型的噪声可以通过使用图2中的斩波稳零模数转换器30A中自动复位伪随机斩波时钟电路1A来消除，并且该自动复位伪随机斩波时钟电路1A的伪随机序列发生器以数据输出率自动地重复复位。通过提供图2中曲线“B”所示的频率响应特性，使用具有10Hz数据输出率的SYNC4抽取滤波器38，其例如在10Hz、20Hz、30Hz、40Hz、……频率处为“零”，从而使SYNC4抽取滤波器38运行以便抑制由复位伪随机序列发生器1A在10Hz处产生的能量尖峰。图2中频率响应“A”和“B”的卷积产生图6和7中的下方曲线“B”中所示的很低水平的大致-300dB的斩波稳零Δ-∑模数转换器30A。
【0054】虽然已经参考本发明的几个特定实施例对本发明进行了描述，但本领域的技术人员能够对所描述的实施例做出各种修改而不偏离所要求保护的本发明的范围。
【0055】例如，上述的斩波稳零技术连同开关电容器Δ-∑调制器也适用于“连续时间”Δ-∑调制器。术语“连续时间”是指使用电阻器或电流源代替开关电容器网络的Δ-∑调制器之类的电路。因此，由“连续时间”Δ-∑调制器中的积分器所积分的电荷是连续积分的，而不是像在开关电容器Δ-∑调制器中那样的离散量化，由此称为术语“连续时间”。同样，本文描述的频率整形的伪随机斩波适用于位于积分器内部而非积分器外部的并且从其内耦合到积分器输入或输出的斩波开关。
【0056】同样，虽然上述在图3A中的伪随机噪声整形的斩波图示说明为“一阶”噪声整形的伪随机斩波，但通过添加如包括延迟元件14和15以及求和器16的环路之类的一个或更多附加环路也可以很容易地提供二阶或更高阶斩波。二阶伪随机噪声整形的斩波可以提供2个延迟而不是1个，以便在DC处提供2个“0”而不是1个“0”，并且在FS/2处提供2个“0”而不是1个“0”。

Claims (12)

1.一种Δ-∑调制器，其包括：
(a)斩波稳零积分器，其包括耦合到所述积分器的输入的多个斩波稳零输入开关和耦合到所述积分器的输出的多个斩波稳零输出开关；
(b)量化器，其具有耦合到所述积分器的输出的输入；
(c)输入信号采集电路，其由开关基准反馈电路控制并且其输出耦合至所述积分器的输入；
(d)频率整形伪随机斩波时钟信号发生器电路，其包括伪随机序列发生器，并且产生经频率整形的伪随机时钟信号；
(e)复位电路，其用于将所述伪随机序列发生器与所述斩波稳零Δ-∑调制器的数字输出同步地复位，以避免所述伪随机序列发生器的环绕操作；和
(f)逻辑电路，其响应所述经频率整形的伪随机时钟信号而产生斩波时钟信号，所述斩波时钟信号被施加用以控制各个斩波稳零输入开关和各个斩波稳零输出开关。
2.如权利要求1所述的Δ-∑调制器，其中所述频率整形伪随机序列发生器包括数字Δ-∑调制器，所述数字Δ-∑调制器包括反馈延迟电路、第一数字加法器和第二数字加法器，所述第一数字加法器接收由所述伪随机序列发生器产生的伪随机序列信号和由所述反馈延迟电路产生的误差反馈信号作为输入，并且作为1位量化器响应所述伪随机序列信号和所述误差反馈信号来产生所述经频率整形的伪随机时钟信号，所述第二数字加法器响应所述经频率整形的伪随机时钟信号和所述误差反馈信号而产生数字误差信号作为所述反馈延迟电路的输入。
3.如权利要求2所述的Δ-∑调制器，其包括输入耦合到所述量化器的输出的抽取滤波器，其中所述复位电路包括分频电路，所述分频电路用抽取率对工作在所述Δ-∑调制器的采样频率的时钟信号进行分频以产生抽取时钟信号，并且其中所述伪随机序列发生器由所述时钟信号计时并且包括具有耦合到所述抽取时钟信号的复位输入的一系列存储元件，其中所述抽取滤波器由所述时钟信号进行计时并且响应所述抽取时钟信号而工作以在所述抽取时钟信号的频率产生数字输出字。
4.如权利要求3所述的Δ-∑调制器，其中所述存储元件包括若干个D型触发器，各个D型触发器的输出均被耦合到异或电路的输入，所述异或电路产生耦合到第一D型触发器的D输入的输出。
5.如权利要求2-4中任一所述的Δ-∑调制器，其中所述经频率整形的伪随机时钟信号构成1位量化信号，所述1位量化信号被施加于所述第二数字加法器的所述第二输入的最高有效位。
6.如权利要求2-4中任一所述的Δ-∑调制器，其中所述反馈延迟电路以预定量对所述误差信号进行两次延迟以在零频率附近和某频率附近实现增加的衰减。
7.如权利要求2-4中任一所述的Δ-∑调制器，其中所述数字Δ-∑调制器是1位数字Δ-∑调制器；其中所述第一和第二数字加法器是2位加法器，并且所述第一加法器具有从所述伪随机序列发生器接收1位输出信号的第一最低有效位输入；并且其中所述第二加法器产生所述误差信号作为2位信号而所述反馈延迟电路产生所述误差反馈信号作为2位信号。
8.一种降低斩波稳零调制器的灵敏度的方法，所述斩波稳零调制器包括其输出耦合到斩波稳零积分器的输入的输入信号采集电路和输入耦合到所述积分器的输出的量化器，所述方法包括：
(a)借助于包含伪随机序列发生器的频率整形伪随机斩波时钟信号发生器电路来产生经频率整形的伪随机时钟信号；和
(b)与所述斩波稳零Δ-∑调制器的数字输出同步地自动复位所述伪随机序列发生器，以避免所述伪随机序列发生器的环绕操作从而避免由于这种环绕操作而产生的噪声。
9.如权利要求8所述的方法，其包括响应所述经频率整形的伪随机时钟信号来产生斩波时钟信号，并且施加所述斩波信号以控制所述斩波稳零Δ-∑调制器的各个斩波稳零输入开关和各个斩波稳零输出开关。
10.如权利要求8或9所述的方法，其中步骤(a)包括
i.将伪随机序列信号施加到第一加法器的第一输入；
ii.将误差反馈信号施加到所述第一加法器的第二输入和第二加法器的第一输入；
iii.响应所述第一加法器来产生量化信号并且将所述量化信号施加到所述第二加法器的第二输入的最高有效位；
iv.借助于所述第二加法器产生代表所述量化信号和所述误差反馈信号之间的差的误差信号；
v.将所述误差信号延迟预定量以产生所述误差反馈信号，其中所述量化信号的能量遍布在DC和斩波频率之间的宽频谱上；以及
vi.从所述量化信号产生一对异相的非交叠的斩波信号并且将所述斩波信号施加到所述斩波稳零放大器的相应的斩波开关上。
11.如权利要求10所述的方法，其包括以所述预定量对所述误差信号进行两次延迟以在DC附近和频率FS/2附近实现增加的衰减，其中FS是输入采样频率。
12.一种Δ-∑调制器，其包括：
(a)输入信号采集电路，其具有耦合到斩波稳零积分器的输入的输出；和量化器，其具有耦合到所述积分器的输出的输入；
(b)用于产生经频率整形的伪随机时钟信号的装置；和
(c)用于将所述伪随机序列发生器与所述斩波稳零Δ-∑调制器的数字输出同步地进行复位以避免所述伪随机序列发生器的环绕操作，从而避免由于这种环绕操作而产生的噪声的装置。
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