KR20080033982A

KR20080033982A - 감소된 초핑 잔류 노이즈를 갖는 오버샘플링 아날로그디지털 변환기 및 방법

Info

Publication number: KR20080033982A
Application number: KR1020087003430A
Authority: KR
Inventors: 샹-유안 츄앙
Original assignee: 텍사스 인스트루먼츠 인코포레이티드
Priority date: 2005-07-13
Filing date: 2006-07-13
Publication date: 2008-04-17
Also published as: WO2007009126A2; EP1908170A2; EP1908170A4; JP2009502057A; USRE41830E1; US20070013566A1; US7295140B2; CN101263657A; EP1908170B1; WO2007009126A3

Abstract

델타 시그마 변조기(29)는, 초퍼 안정 적분기(36), 적분기의 출력에 연결된 입력을 갖는 양자화기, 스위치드 기준 피드백 회로(39)에 의해 제어되고 적분기의 입력에 연결된 출력을 갖는 입력 신호 획득 회로, 및 의사 랜덤 시퀀스 발생기(1A)를 포함하고 주파수 정형된 의사 랜덤 클록 신호를 생성하는 주파수 정형된 의사 랜덤 초퍼 클록 신호 발생기 회로를 포함한다. 재설정 회로는 의사 랜덤 시퀀스 발생기(1A)의 재설정 입력들에 연결되어, 초퍼 안정 델타 시그마 변조기의 디지털 출력에 동기해서 이 발생기를 재설정하여 의사 랜덤 시퀀스 발생기의 랩어라운드 동작에 의해 유발되는 노이즈를 방지한다. 논리 회로는 주파수 정형된 의사 랜덤 클록 신호에 응답해서 초퍼 클록 신호들을 생성하고 이 신호들을 적분기의 다양한 입력 스위치 및 출력 스위치들에 인가한다.

주파수, 양자화, 피드백, 변조, 클록, 의사, 임의, 초퍼, 신호, 노이즈

Description

감소된 초핑 잔류 노이즈를 갖는 오버샘플링 아날로그 디지털 변환기 및 방법{OVERSAMPLING ANALOG-TO-DIGITAL CONVERTER AND METHOD WITH REDUCED CHOPPING RESIDUE NOISE}

본 발명은 일반적으로 초퍼 안정 델타 시그마 변조기(chopper-stabilized delta-sigma modulator)들의 변환 정밀도를 개선하기 위한 기법들에 관한 것이며, 자세하게는, 발명의 명칭이 "Frequency-shaped pseudo-random chopper stabilization circuit and method for delta-sigma Modulator"인 Wang의 미국 특허 6,201,835호에 도시된 유형의 초퍼 안정 델타 시그마 변조기들에 관한 것이고, 더 자세하게는, 초핑 잔류 노이즈(chopping residue noise) 및 그에 관한 이득 편차 및 오프셋 편차 부정확성(gain drift and offset drift inaccuracy)들을 감소시키는 것에 관한 것이다.

도 1A(종래 기술)는 미국 특허 6,201,835로('835 특허)의 도 1의 사본이다. 그것은 상호 변조(intermodulation)에 대한 집적 회로 초퍼 안정 증폭기(integrated circuit chopper-stabilized amplifier)의 감도를 감소시키기 위한 시스템을 도시한다. 도 1A의 블록(29)은 뒤에 기술된 도 2와 일치하거나 또는 사실상 동일한 초퍼 안정 델타 시그마 변조기를 도시한다. 초퍼 안정 델타 시그마 변조기(29)의 출력은 데시메이션 필터(decimation filter)(38)의 입력에 접속된다. 적분기(36 및 37) 등과 같은, 초퍼 안정 델타 시그마 변조기(29)의 하나 이상의 적분기(integrator)들은, 주파수 정형 의사 랜덤 초퍼 클록 발생기 회로(frequency-shaping pseudo-random chopper clock generator circuit)(1)에 의해 클록킹(clock)된다.

그러나, 종래 기술의 초퍼 안정 델타 시그마 변조기(29)는 개시된 의사 랜덤 초퍼 클록 발생기(1)가 저주파수 "초핑 잔류" 신호를 생성하는 단점을 갖는다. 고정 주파수 초핑 신호(fixed frequency chopping signal)가 초퍼 안정 델타 시그마 변조기(29)에 인가됨에 따라, 내부의 오프셋 전압(internal offset voltage)(이것은 회로 컴포넌트들의 불일치로 인한 것임)을 저주파수 AC 신호인 작은 고정 주파수 "초핑 잔류" 신호(low fixed frequency chopping residue signal)로 변환된다. 초핑 잔류 신호의 크기는 앞서 언급한 오프셋 전압의 크기의 함수이다. '835 특허는 고정 주파수 초핑 신호들이 이용될 때, 상호 변조가 델타 시그마 변조기 출력 신호에서 "아이들 톤(idle tone)" 신호들이 발생되게 함을 교시하고 있다. '835 특허는 기저 대역(base band)으로 에일리어싱(aliased back)되는 그러한 아이들 톤들이 임의 주파수(random frequency)들에서 초핑 신호를 제공함으로써 회피될 수 있음을 가르치고 있다. '835 특허는 또한 의사 랜덤 초핑 신호의 "주파수 정형(frequency shaping)"을 개시한다. 저주파수 정형은 전반적인 노이즈 성능을 개선하기 위해 관심 대역에서의 저주파수 에너지의 확산을 감소시키는 장점으로 귀결된다.

'835 특허에 개시된 주파수 정형된 의사 랜덤 초핑(frequency-shaped pseudorandom chopping)은 델타 시그마 변조기(29)에서의 노이즈 크기의 "1차(first order)" 개선을 제공한다. 그러나, "1차" 주파수 정형은 매우 작은 노이즈가 요구되는 응용분야를 위한 초핑 잔류 신호를 적절히 억제하기에는 충분하지 못하다.

뒤에 기술된 도 6을 보면, 레이블 "A"가 붙은 상측 곡선은 도 1B(그것은 '835 특허의 도 3C의 사본임)에 도시된 주파수 정형된 곡선을 갖는 도 1A에 도시된 종래 기술의 델타 시그마 변조기(29)를 위한 초핑 잔류 노이즈를 도시한다. 도 6에서의 초핑 잔류 노이즈 곡선 "A"는 오프셋 전압의 함수인 저주파수 노이즈 레벨과 함께 "노이즈가 많은" 형상을 가지며, 일부의 응용분야들에서는 너무 높은, 대략 -150dB의 레벨을 갖는다.

증폭기 회로 및 델타 시그마 변조기들의 초퍼 안정을 위한 초핑 클록 신호들을 발생시키기 위해 '835 특허의 주파수 정형된 의사 랜덤 시퀀스 발생기를 이용하는 다른 한 단점은, 의사 랜덤 시퀀스의 유한한 길이로 인해 이 시퀀스가 랩어라운드(wraps around)되고 다시 시작(starts over)하므로 시퀀스가 다시 시작할 때마다 노이즈 스파이크(noise spike)들을 유발한다는 것이다. 예를 들어, 의사 랜덤 시퀀스 발생기가 10비트의 길이를 가지면, 동일한 시퀀스를 생성할 것이고 매 210 클록 사이클마다 겹쳐짐으로써 주기적 저주파수 노이즈 스파이크(low frequency periodic noise spike)를 생성한다.

발명의 명칭이 "Oversampling Analog-to-Digital Converter with Improved DC Offset Performance"인 미국 특허 6,411,242호는 매 초핑 사이클마다 아날로그 입력 신호 및 출력 신호의 극성을 전환하는 것을 허용하기 위해 데이터 출력 주파수의 절반과 동등한 고정 초핑 주파수(fixed chopping frequency)를 이용한다. 오프셋 오류는 디지털 영역에서 출력 신호로부터 제거되지만, 아날로그 디지털 변환기가 오프셋 오류를 제거하도록 출력 데이터를 효과적으로 평균할 수 있기 전에 두번의 변환을 수행해야 하기 때문에, 그 방법은 디지털 데이터 출력 속도를 2배만큼 감소시킨다.

따라서, 주파수 정형된 의사 랜덤 초핑 클록 신호(frequency-shaped pseudorandom chopping clock signal)들을 이용하여 초퍼 안정 오버샘플링 아날로그 디지털 변환기(chopper-stabilized oversampling analog-to-digital converter)의 노이즈를 감소시키기 위한 기법을 개선할 필요가 있다.

또한, 주파수 정형된 의사 랜덤 초핑 클록 신호들을 이용하여 초퍼 안정 델타 시그마 아날로그 디지털 변환기에서의 변환 오류들을 감소시키기 위한 기법을 개선할 필요가 있다.

또한, 미국 특허 6,201,835호의 회로에 의해 달성된 매우 작은 아이들 톤 크기들의 이점을 갖고 매우 작은 초핑 잔류 노이즈의 이점을 갖는 초퍼 안정 델타 시그마 변조기에서의 초퍼 안정 증폭기 회로가 필요하다.

또한, 주파수 정형된 의사 랜덤 초핑 클록 신호들을 이용하여 초퍼 안정 델타 시그마 아날로그 디지털 변환기에서의 변환 오류들을 감소시키고 초핑 클록 신호들을 생성하는 데 이용되는 의사 랜덤 시퀀스 발생기의 랩어라운드 동작으로부터 생성되는 저주파수 주기적 노이즈 스파이크들을 감소시키기 위한 기법을 개선할 필요가 있다.

또한, 주파수 정형된 의사 랜덤 초핑 클록 신호들을 이용하여 초퍼 안정 델타 시그마 아날로그 디지털 변환기에서의 변환 오류들을 감소시키고 종래 기술보다 변환 속도를 개선하기 위한 기법을 개선할 필요가 있다.

본 발명의 목적은 주파수 정형된 의사 랜덤 초핑 클록 신호들을 이용하여 초퍼 안정 오버샘플링 아날로그 디지털 변환기의 노이즈를 감소시키기 위한 개선된 기법을 제공하려는 것이다.

본 발명의 다른 목적은 주파수 정형된 의사 랜덤 초핑 클록 신호들을 이용하여 초퍼 안정 델타 시그마 아날로그 디지털 변환기에서의 변환 오류들을 감소시키기 위한 개선된 기법을 제공하려는 것이다.

본 발명의 다른 목적은 '835 특허의 발명에 의해 달성된 매우 작은 크기의 아이들 톤들의 이점을 갖고 매우 작은 초핑 잔류 노이즈의 이점을 갖는 초퍼 안정 델타 시그마 변조기에서의 초퍼 안정 증폭기 회로를 제공하려는 것이다.

본 발명의 다른 목적은 주파수 정형된 의사 랜덤 초핑 클록 신호들을 이용하여 초퍼 안정 델타 시그마 아날로그 디지털 변환기에서의 변환 오류들을 감소시키고 초핑 클록 신호들을 생성하는 데 이용되는 의사 랜덤 시퀀스 발생기의 랩어라운드 동작으로부터 발생하는 저주파수 주기적 노이즈 스파이크들을 감소시키기 위한 개선된 기법을 제공하려는 것이다.

본 발명의 다른 목적은 주파수 정형된 의사 랜덤 초핑 클록 신호들을 이용하여 초퍼 안정 델타 시그마 아날로그 디지털 변환기에서의 변환 오류들을 감소시키고 종래 기술보다 변환 속도를 개선하기 위한 개선된 기법을 제공하려는 것이다.

간략히 기술하자면, 한 실시예에 따라, 본 발명은, 초퍼 안정 적분기(36), 적분기의 출력에 연결된 입력을 갖는 양자화기(35), 스위치드 기준 피드백 회로(switched reference feedback circuit)(39)에 의해 제어되고 적분기의 입력에 연결된 출력을 갖는 입력 신호 획득 회로(31), 및 의사 랜덤 시퀀스 발생기(11)를 포함하고 주파수 정형된 의사 랜덤 클록 신호(φ_CH)를 생성하는 주파수 정형된 의사 랜덤 초퍼 클록 신호 발생기 회로(1A)를 포함하는, 델타 시그마 변조기(29)를 제공한다. 의사 랜덤 시퀀스 발생기의 설정 입력들에 연결된 재설정 회로(48)는 이 발생기를 초퍼 안정 델타 시그마 변조기의 디지털 출력에 동기하여 재설정함으로써 의사 랜덤 시퀀스 발생기의 랩어라운드 동작에 의해 유발되는 노이즈를 방지한다. 논리 회로는 주파수 정형된 의사 랜덤 클록 신호에 응답해서 초퍼 클록 신호들을 생성하고 이 신호들을 적분기의 다양한 입력 스위치들 및 출력 스위치들에 인가한다.

기술된 실시예에서, 델타 시그마 변조기(29)는 적분기의 입력에 연결된 다수의 초퍼 안정 입력 스위치들 및 적분기의 출력에 연결된 다수의 초퍼 안정 출력 스위치들을 포함하는 초퍼 안정 적분기(36), 및 적분기의 출력에 연결된 입력을 갖는 양자화기(35)를 포함한다. 입력 신호 획득 회로(31)는 스위치드 기준 피드백 회로(39)에 의해 제어되며 적분기의 입력에 연결된 출력을 갖는다. 주파수 정형된 의사 랜덤 초퍼 클록 신호 발생기 회로(1A)는 의사 랜덤 시퀀스 발생기(11)를 포함하고 주파수 정형된 의사 랜덤 클록 신호(φ_CH)를 생성한다. 초퍼 안정 델타 시그마 변조기(29)의 디지털 출력(D_OUT)에 동기해서 의사 랜덤 시퀀스 발생기(11)를 재설정하기 위한 재설정 회로(48)는 의사 랜덤 시퀀스 발생기(11)의 랩어라운드 동작을 방지하도록 동작한다. 논리 회로(41)는 주파수 정형된 의사 랜덤 클록 신호에 응답해서 초퍼 안정 입력 스위치들 및 초퍼 안정 출력 스위치들 중 다양한 스위치들을 제어하기 위해 인가되는 초퍼 클록 신호들을 생성한다.

기술된 실시예에서, 주파수 정형된 의사 랜덤 시퀀스 발생기(1A)는 디지털 델타 시그마 변조기(2)를 포함하고, 디지털 델타 시그마 변조기(2)는, 피드백 지연 회로(14,15), 및 의사 랜덤 시퀀스 발생기(11)에 의해 생성된 의사 랜덤 시퀀스 신호(11A) 및 피드백 지연 회로(14,15)에 의해 생성된 오류 피드백 신호(18)를 입력으로서 수신하는 제1 디지털 가산기(12)를 포함하고, 이 가산기는 의사 랜덤 시퀀스 신호(11A) 및 오류 피드백 신호(18)에 응답하여 주파수 정형된 의사 랜덤 클록 신호(φ_CH)를 생성하기 위한 1비트 양자화기(13)로서의 기능을 갖는다. 제2 디지털 가산기(16)는 주파수 정형된 의사 랜덤 클록 신호(φ_CH) 및 오류 피드백 신호(16A)에 응답해서 피드백 지연 회로(14,15)에 대한 입력으로서의 디지털 오류 신호(16A)를 생성한다. 데시메이션 필터(38)는 양자화기(35)의 출력(40)에 연결된 입력을 가지며, 재설정 회로(48)는 데시메이션 클록 신호(DCLK)를 생성하기 위해 데시메이션 비(N)에 의한 델타 시그마 변조기(29)의 샘플링 주파수(F_S)에서 동작하는 클록 신호(CLK)를 분할하는 분할기 회로(48)를 포함한다. 의사 랜덤 시퀀스 발생기(11)는 클록 신호(CLK)에 의해 클록킹되고 데시메이션 클록 신호(DCLK)에 연결된 설정 입력들을 갖는 메모리 소자(50-0,1,...,7)들의 시퀀스를 포함한다. 데시메이션 필터(38)는 클록 신호(CLK)에 의해 클록킹되고 데시메이션 클록 신호(DCLK)의 주파수(F_S)에서 디지털 출력 워드(digital output word)들을 생성하기 위해 데시메이션 클록 신호(DCLK)에 응답해서 동작한다.

기술된 실시예에서, 주파수 정형된 의사 랜덤 클록 신호(φ_CH)는 제2 디지털 가산기(16)의 제2 입력의 MSB(most significant bit)에 인가되는 1비트 양자화 신호(1-bit quantization signal)를 구성한다. 피드백 지연 회로(14,15)는 제로 주파수(zero frequency) 근처 및 어떤 주파수(F_S/2) 근처에서 증대된 감쇠를 달성하기 위해 오류 신호(16A)를 소정의 크기만큼 두번 지연시킨다. 디지털 델타 시그마 변조기(2)는 1비트 디지털 델타 시그마 변조기일 수 있다. 데시메이션 필터(38)는 SYNC4 필터일 수 있다. 입력 신호 획득 회로(31)는 스위치드 커패시터 입력 샘플링 회로(switched capacitor input sampling circuit)를 포함할 수 있다.

한 실시예에서, 본 발명은 초퍼 안정 적분기(36)의 입력에 연결된 출력을 갖는 신호 획득 회로(31) 및 적분기의 출력에 연결된 입력을 갖는 양자화기(35)를 포함하는 초퍼 안정 변조기(29)의 감도를 감소시키는 방법을 제공하고, 그 방법은 의사 랜덤 시퀀스 발생기(11)를 포함하는 주파수 정형된 의사 랜덤 초퍼 클록 신호 발생기 회로(1A)에 의해 주파수 정형된 의사 랜덤 클록 신호(φ_CH)를 생성하는 단계, 및 의사 랜덤 시퀀스 발생기(11)의 랩어라운드 동작을 방지함으로써 그러한 랩어라운드 동작으로 인한 노이즈를 방지하도록 초퍼 안정 델타 시그마 변조기(29)의 디지털 출력(D_OUT)에 동기해서 의사 랜덤 시퀀스 발생기(11)를 자동으로 재설정하는 단계를 포함한다.

한 실시예에서, 본 발명은, 초퍼 안정 적분기(36)의 입력에 연결된 출력을 갖는 입력 신호 획득 회로(31), 및 적분기의 출력에 연결된 입력을 갖는 양자화기(35)를 포함하는 델타 시그마 변조기(29), 주파수 정형된 의사 랜덤 클록 신호(φ_CH)를 생성하기 위한 수단(1A), 및 의사 랜덤 시퀀스 발생기(11)의 랩어라운드 동작을 방지함으로써 그러한 랩어라운드 동작으로 인한 노이즈를 방지하도록 초퍼 안정 델타 시그마 변조기(29)의 디지털 출력(D_OUT)에 동기해서 의사 랜덤 시퀀스 발생기(11)를 재설정하기 위한 수단(48)을 제공한다.

도 1A, 1B, 및 1C는 미국 특허 6,201,835호의 도 1, 3C 및 4의 사본이다.

도 2는 본 발명에 따른 자동 재설정 의사 랜덤 초핑 신호 회로를 갖는 초퍼 안정 델타 시그마 변조기의 블록 다이어그램이다.

도 3A는 도 2의 블록(1A)에서 자동 재설정 주파수 정형 의사 랜덤 초퍼 클록 발생기의 한 실시예의 블록 다이어그램이다.

도 3B는 랩어라운드 동작을 방지하기 위해 도 3A의 블록(11)에서 자동으로 재설정되는 회로의 블록 다이어그램이다.

도 3C는 도 2의 블록(1A)에서 이용될 수 있는 재설정 주파수 정형 의사 랜덤 초퍼 클록 발생기의 다른 한 실시예를 도시하는 블록 다이어그램이다.

도 4는 샘플링 클록 신호(CLK)로부터 도 2에서의 데시메이션 클록 신호(DCLK)의 발생을 예시한다.

도 5는 도 2의 블록(38)에서 이용될 수 있는 sync^x 필터의 Z 영역 구현 형태의 블록 다이어그램이다.

도 6은 도 2의 장치의 한층 더 작은 초핑 잔류 노이즈에 비해 도 1A의 장치의 큰 초핑 잔류 노이즈를 예시하는 그래프이다.

도 7은 도 6의 그래프와 유사하지만, 크게 축척한 그래프이다.

도 2를 보면, 아날로그 디지털 변환기(ADC)(30A)는, 차동 아날로그 입력(differential analog input)(V_IN)을 샘플링하는 스위치드 커패시터 입력 샘플링 회로(31)를 포함하는 초퍼 안정 델타 시그마 변조기(29)를 포함한다. 두개의 고정 주파수 클록 신호(φ1 및 φ2)들이 Kalthoff 등의 미국 특허 5,703,589호에 개시된 바와 같이 알려진 방식으로 아날로그 입력 샘플링을 수행한다. 샘플링된 차동 아날로그 입력 신호는 초퍼 안정 제1 적분기 스테이지(chopper-stabilized first integrator stage)(36)의 차동 입력들에 각각 연결된 한 쌍의 합 노드 컨덕터(summing node conductor)(32)들 사이에 나타난다. 초퍼 안정 적분기 스테이 지(36) 및 관련 스위치드 커패시터 피드백 기준 전압 공급 회로들은 도 1C에 도시된 바와 같이 구현될 수 있을 것이다. 합 노드 컨덕터(32)들은 또한 앞서 인용한 '589 특허의 도 3A에 도시된 회로(22A)와 유사한 스위치드 커패시터 피드백 기준 전압 샘플링 회로(33)의 대응하는 단자들에 연결된다. 차동 구현이 도 2에 도시되어 있을지라도, 여기에 기술된 본 발명은 단일 말단을 가진 구현예에도 동등하게 적용할 수 있다.

초퍼 안정 델타 시그마 ADC(30A)는 초퍼 안정적일 수도 있고 또는 아닐 수도 있는 관련 스위치드 커패시터 피드백 기준 전압 공급 회로 및 스테이지(37) 등과 같은 다수의 추가적 적분기 스테이지들을 포함할 수 있을 것이다. 최종 적분기 스테이지(37)(또는 적분기 스테이지(36)만 존재한다면 이 적분기 스테이지의 차동 출력(34)은 종래의 차동 비교기(differential comparator)(35)의 입력들에 연결된다. 비교기(35)의 차동 출력(40)들은 종래의 데시메이션 필터(38) 및 종래의 피드백 기준 제어 회로(39) 둘 다의 입력들에 연결된다. 데시메이션 필터(38)는 SYNC4 필터로서 구현될 수 있다. 피드백 기준 제어 회로(39)는 고정 주파수 클록 신호(φ1 및 φ2)들을 생성하고, 또한 잘 알려진 방식으로 비교기 또는 양자화기(35)의 출력에 의해 결정되는 바와 같이, 입력 샘플링 회로(31), 적분기(36 및 37)들, 및 기준 전압 샘플링 회로(33)(예를 들어, 도 1C 참조)에 의해 요구되는 추가적 클록 신호(φ1A, φ1B, φ2N, 및 φ2P)들을 생성한다. 데시메이션 필터(38)는 데시메이션 클록 신호(DCLK)에 의해 결정된 데이터 속도로 아날로그 입력 신호(V_IN)로부터 변환 되는 디지털 출력 신호(D_OUT)를 생성한다.

컨덕터(5) 상의 데시메이션 클록(DCLK)은 데시메이션 비(N)에 의해 분할된 컨덕터(4) 상의 샘플링 클록 신호(CLK)의 주파수(F_S)와 동등한 주파수를 갖는다. 도 4는 종래의 N분의 일 분할 회로(divide-by-N circuit)(48)에 의해 주 클록 신호(CLK)로부터 데시메이션 클록(DCLK)이 발생되는 방법을 예시한다. CLK의 주기는 샘플링 주파수(F_S)의 역수와 동등하고, 데시메이션 클록(DCLK)의 주기는 N/F_S와 동등하다. 단순성을 위해, 도 4에는, 데시메이션 비(N)가 4와 같은 것으로 도시되어 있지만, N=4는 비현실적으로 작은 데시메이션 비라는 것임을 알 것이다. 적합하게 긴 의사 랜덤 시퀀스를 제공하기 위해, 더 실제적인 데시메이션 비(N)는 960, 또는 아마 7680일 것이다. 이어서 기술되는 도 3A는 자유 동작 의사 랜덤 시퀀스 발생기(free-running pseudorandom sequence generator)의 고유의 랩어라운드 동작에 의해 발생되는 노이즈를 회피하기 위해 데시메이션 클록(DCLK)에 동기해서 재설정되는 기능을 포함하도록 도 2의 주파수 정형된 의사 랜덤 시퀀스 발생기(1A)가 구현될 수 있는 방법을 도시한다.

도 5는 이송 함수 {(1-Z^-N)^x}/{(1-Z^-1)^x} - 여기에서, N은 데시메이션 비와 동등함 - 를 갖는 SYNC^X 필터의 일반화된 Z 영역 구현 형태를 예시한다. 스위치(44)는 데시메이션 클록(DCLK)에 동기되고 다운 샘플링을 표현하는 통상적 방식이다. 도 2의 SYNC4 필터(38)는 x=4인 경우에 이 방식으로 구현된 것이고, 4개의 적분기 및 4개의 데시메이터(decimator)를 포함한다. 그러나, SYNC4 필터(38)는 상이한 차수(different order)의 SYNC 필터일 수 있음을 알아야 한다. 또한, 다른 종류의 필터들이 도 2에서 그래프 "A"에 의해 표시된 재설정 주파수 스파이크들을 적절하게 제거할 수 있을 것이다.

본 발명에 따르면, 초퍼 안정 델타 시그마 ADC(30A)는, 데이터 출력(D_OUT) 타임 프레임과 동기해서 자동으로 재설정되고 적어도 제1 적분기 스테이지(36)에 인가되는(그러나, 스테이지(37) 등과 같은 후속하는 적분기 스테이지에도 인가될 수 있음) 초퍼 클록 신호(φ_CHA 및 φ_CHB)들을 발생시키는 주파수 정형된 의사 랜덤 초퍼 클록 발생기 회로(1A)를 포함한다. 각각의 초퍼 클록 신호는, 알려진 종래의 초퍼 안정 델타 시그마 아날로그 디지털 변환기들에서처럼 단일의 고정 주파수이기보다는, 도 1A에 도시된 바와 같이 “정형”될 수 있는 주파수 스펙트럼을 갖는다.

도 2 및 6에서, 다양한 그래프들의 수직축들은 제로와 동등한 V_IN을 갖는 D_OUT의 값에 의해 표현된 출력 전압 진폭을 표시하며, 그럼으로써 노이즈를 표현한다. 도 2의 그래프 A는 f1(0-f1이 관심 대역임)에서의 스파이크들 및 f2, f3,..., 등에서의 고조파 스파이크(harmonic spike)들을 갖는 주파수 정형 의사 랜덤 초퍼 클록 발생기의 주파수 응답을 도시하며, 이것은 본 발명에 따라 D_OUT 데이터 속도에서 최종 톤의 필터링을 허용하기 위해 데시메이션 클록(DCLK)에 동기해서 주기적으로 재설정되며, 추후에 디지털 필터(38)에 의해 거부된다. 도 2의 그래프 B는 SYNC4 필터(38)의 주파수 응답을 도시한다. 도 6의 그래프 B는 도 2의 그래프 A 및 B에 의 해 표현된 주파수 응답들의 콘볼루션(convolution)(예를 들어, 곱(multiplication))을 도시한다. 도 6의 그래프 B는 콘볼루션의 결과가 도 2의 초퍼 안정 ADC(30A)에서 -300dB에 가까운 매우 작은 노이즈 레벨임을 나타낸다. 도 2의 오버샘플링 초퍼 안정 아날로그 디지털 변환기(30A)의 -300dB의 노이즈 레벨은 도 1A에 도시된 종래 기술의 -150dB(데시벨)의 레벨보다 한층 더 작은 것으로서 무시할만한 것으로 간주될 수 있다. 또한, 눈에 띌만한 톤 주파수(상호 변조로 인한)가 기저 대역으로 에일리어싱되지 않는다.

도 6에서의 작은 노이즈 곡선 "B", 즉 도 2 및 3A에 도시된 바와 같은 자동적 재설정 구조 및 동작에 의한 SYNC4 필터(38)의 주파수 응답 및 주파수 정형 의사 랜덤 초퍼 클록 발생기 회로(1A)의 주파수 응답의 콘볼루션은 도 2의 주파수 응답 "A"에서 본 발명에 따라 제공되는 f1, f2, f3,..., 등에서의 모든 스파이크들이 효과적으로 필터링된다는 것을 도시한다.

도 3A를 보면, 주파수 정형 의사 랜덤 초퍼 신호 발생기 회로(1A)는 의사 랜덤 시퀀스 발생기(11)를 포함한다. 의사 랜덤 시퀀스 발생기(11)는 종래의 디자인으로 될 수 있다. S. Goloumb에 의한 문헌, "Shift Register Sequences"(Aegan Park Press, Laguna Hills, Calif., 1982) 또는 앞서 인용된 '202 특허의 블록(12)에 도시된 것을 참고하라.

도 3B는 도 3A의 의사 랜덤 시퀀스 발생기(11)의 구현의 상세한 블록 다이어그램이다. 이 특정한 구현은 Douglas J. Smith의 "HDL Chip Design"(Doone Publications, Madison, Alabama, 1996)의 180페이지에 기술되어 있다. 도 3B를 보면, 이 구현의 의사 랜덤 시퀀스 발생기(11)는, 각각의 클록 입력이 CLK에 연결되고 하나의 세트 입력이 DCLK에 연결된 D형 플립플롭(50-0,1,2, ..., 7)들을 포함한다. 플립플롭(50-7)의 Q 출력은 도 3B의 컨덕터(11A)에 의해 배타적 OR 게이트(53)의 한 입력에 접속되고, 배타적 OR 게이트(53)의 출력은 배타적 OR 게이트(51)의 한 입력에 접속된다. 배타적 OR 게이트(51)의 출력은 플립플롭(50-0)의 D 입력에 접속된다. 각각의 플립플롭(50-0,1,... ,6)의 Q 출력은 다음의 플립플롭의 D 입력에 접속된다. 이 Q 출력들은 의사 랜덤 시퀀스 발생기(11)의 "탭 포인트(tap point)"들이며, 도 3B에서 플립플롭(50-3)의 Q 출력은 배타적 OR 게이트(53)의 다른 입력에 접속된다. 플립플롭(50-2)의 Q 출력은 배타적 OR 게이트(52)의 한 입력에 접속되고, 배타적 OR 게이트(52)의 출력은 배타적 OR 게이트(51)의 다른 입력에 접속된다. 플립플롭(50-1)의 Q 출력은 배타적 OR 게이트(52)의 다른 입력에 접속된다.

랩어라운드 동작을 회피하기 위해 본 발명에 따라 DCLK에 응답하여 자동으로 재설정할 수 있도록 접속된 의사 랜덤 시퀀스 발생기(11)는 디지털 가산기(12)의 제2 입력에 접속된 컨덕터(11A)에 직렬 1비트 의사 랜덤 신호를 생성한다. (앞서 언급된 Douglas J. Smith의 참고 문헌에서 설명된 바와 같이, 다양한 의사 랜덤 시퀀스들을 발생시키기 위해, 도 3B에 도시된 바와 같은 의사 랜덤 발생기(11)의 다양한 배타적 OR 게이트들의 입력들에 대한 탭 포인트들의 다양한 다른 접속들이 제공될 수 있음을 알아야 한다.)

의사 랜덤 시퀀스 발생기(1A)는 또한, 아무런 입력도 포함하지 않는, (아날 로그가 아닌) 디지털 "1차" 델타 시그마 변조기(2)를 포함한다. (입력이 제로이므로, 지연 소자(14)의 출력에 입력을 더하기 위해 통상 델타 시그마 변조기에 존재하는 디지털 가산기가 필요하지 않다.) 1차 디지털 델타 시그마 변조기(2)는 오류 피드백 회로에 접속된 두개의 2비트 디지털 지연 소자(2-bit digital delay element)(14 및 15)들을 포함한다. 그 지연 소자(14 및 15)들의 각각은 델타 시그마 변조기(29)의 샘플링 속도(F_S)에서 동작하는 주 클록 신호(CLK)에 연결된 클록 입력을 각각 갖는 한 쌍의 종래의 플립플롭들에 의해 구현될 수 있다. 각각의 지연 소자(14 및 15)는 또한 데시메이션 클록(DCLK)에 연결된 재설정 입력을 갖는다.

오류 피드백 회로는 2비트 버스(18)에 접속된 2비트 (+) 입력을 갖는 디지털 2비트 가산기(digital 2-bit adder)(16)를 포함한다. 가산기(16)는 또한 컨덕터(17)에 접속된 MSB를 갖는 (-) 입력, 및 제1 디지털 지연 소자(15)의 입력에 접속된 2비트 출력(16A)을 포함한다. 제1 디지털 지연 소자(15)의 출력은 제2 디지털 지연 소자(14)의 입력에 접속되며, 제2 디지털 지연 소자(14)의 출력은 2비트 버스(18)에 접속된다. 지연 소자(14)의 출력은 2비트 버스(18) 상에 지연된 직렬 디지털 신호(delayed serial digital signal)를 제공하고, 이 신호는 2비트 디지털 가산기(12)의 제1 입력의 2비트에 인가된다. 디지털 가산기(12)의 제2 입력의 LSB 비트는 의사 랜덤 시퀀스 발생기(11)의 1비트 출력에 접속된다.

사실상, 컨덕터(11A) 상의 1비트 의사 랜덤 신호는 디지털 델타 시그마 변조기(2)에 대한 의사 랜덤 디더 입력(pseudo-random dither input)으로서 작용한다. 디지털 2비트 가산기(12)는, 컨덕터(19) 상에, 2비트 가산기(12)의 출력의 MSB이고, 이에 따라 컨덕터(11A) 상의 1비트 디지털 신호 및 2비트 버스(18) 상의 2비트 오류 피드백 데이터의 합과 동등한, 1비트 신호를 생성한다. 이처럼, 컨덕터(19) 상의 MSB 가산기 출력 신호는 실제로 디지털 1비트 양자화기로서 작용한다. 그 1비트 양자화기 기능은 도 3A의 블록 13에 의해 예시되어 있지만, 도 3A의 실제의 구현에서는 컨덕터(19)가 컨덕터(17)에 직접 접속된다. 컨덕터(17) 상의 1비트 양자화기 신호는 컨덕터(17) 상의 주파수 정형된 의사 랜덤 클록 신호(φ_CH)를 구성한다.

컨덕터(17)는 주파수 정형을 수행하기 위해 참조할 필요가 있는 피드백을 제공하기 위해 2비트 디지털 가산기(16)의 (-) 입력에 φ_CH를 인가한다. 컨덕터(17)는 또한 두개의 초퍼 클록 신호(φ_CH 및 φ_CHB)들을 발생시키는 종래의 논리 회로(41)의 입력에 접속되며, 여기에서, φ_CHA는 φ_CH와 일치하고, φ_CHB는 φ_CHA와 이상이며 중첩하지 않는다. 도 3A에 도시된 디지털 델타 시그마 변조기(2)에서의 2비트 피드백 구조는, 도 1B에 도시된 φ_CH의 주파수 스펙트럼에서의 "A"로 표시된 저주파수 정형 및 "B"로 표시된 고주파수 정형을 매우 효과적으로 생성하기 때문에 이용되었다. 그러나, 1비트 피드백 구조, 또는 N이 2보다 큰 N비트 피드백 구조도 이용될 수 있다.

도 1B에 도시된 초퍼 클록 주파수 스펙트럼을 보면, 주파수 정형 의사 랜덤 초퍼 클록 발생기(1A)가 "A"로 표시된 저주파수 영역에서의 DC 오프셋 및 저주파수 노이즈를 감쇠시켜 그러한 저주파수 노이즈 성분들이 감소되게 한다. 고주파수 영역 "B"에서는, 고주파수 톤 연결이 최대 고주파수 톤들이 관측되는 (F_S/2)에서 최소화된다(F_S는 델타 시그마 변조기(29)의 샘플링 주파수임).

앞서 언급한 도 3A의 1비트 디지털 델타 시그마 변조기(2)는 두개의 2비트 지연 소자(15 및 14)들이 디지털 양자화기(13)의 1비트 출력(17) 및 2비트 디지털 버스(18) 상의 2비트 워드 사이의 차이를 지연시키는 피드백 지연을 제공하도록 동작한다. 그렇게 지연된 2비트 워드는 의사 랜덤 시퀀스 발생기(11)에 의해 컨덕터(11A) 상에 생성된 1비트 의사 랜덤 시퀀스에 더해진다. 가산기(12)에 의해 생성된 2비트 워드의 MSB는 그 2비트 워드의 대수 부호(algebraic sign)를 나타낸다. 컨덕터(11A) 상의 의사 랜덤 시퀀스의 "1" 비트들은, 양자화 레벨의 절반을 나타내기 위해, 컨덕터(18) 상의 지연된 2비트 워드에 LSB 값을 더한다. 도 3A에 도시된 바와 같은 오류 피드백을 갖는 앞서 기술된 1차 디지털 변조기 구조는 루프 피드백 회로에서 하나가 아니라 두개의 지연들을 제공한다. 피드백에서의 두개의 지연들의 제공은 DC에서 뿐만 아니라 (F_S/2)에서도 감쇠를 갖는 델타 시그마 변조기의 출력으로 귀결된다. 이것은 도 1B에 도시된 원하는 주파수 정형된 스펙트럼을 갖는 디지털 델타 시그마 변조기(2)로 귀결된다.

도 3C에 도시된 바와 같은 적분기 기반 아키텍처를 갖는 변경된 디지털 델타 시그마 변조기가 도 3A에 도시된 오류 피드백 아키텍처 대신에 이용될 수 있음을 알아야 한다. 도 3C에서, 1차 디지털 델타 시그마 변조기(2A)는 제1 지연 소자(23) 및 제2 지연 소자(22)를 포함한다. 지연 소자(23)의 입력은 2비트 디지털 가산기(24)의 출력에 접속된다. 지연 소자(23)의 출력은 지연 소자(22)의 입력에 접속되고, 이 지연소자(22)의 출력은 2비트 버스(25)에 의해 2비트 디지털 가산기(21)의 제1 입력에 접속된다. 도 3A에서와 같이, 의사 랜덤 시퀀스 발생기(11)에 의해 생성된 출력 시퀀스(11A)는 도 3C에서 디지털 가산기(21)의 제2 입력의 LSB에 인가된다. 디지털 가산기(21)의 MSB 출력은 도 3A에서처럼 양자화기로서 기능하며, 2비트 디지털 가산기(24)의 제1 입력의 MSB로 피드백되는 φ_CH를 컨덕터(17) 상에서 생성한다. 2비트 가산기(24)의 출력은 지연 소자(23)의 입력에 접속된다. 버스(25) 상의 2비트 디지털 신호는 2비트 가산기(24)의 제2 입력에 피드백된다. 디지털 델타 시그마 변조기(2A)는 도 3C의 아키텍처에서 더 작거나 더 많은 적분기들을 제공함으로써 각각 더 낮거나 더 높은 차수의 델타 시그마 변조기로 될 수 있다. 도 3A 및 3B 둘 다의 디지털 델타 시그마 변조기 구조들은 1비트 출력을 제공하고, 이 둘은 출력 스펙트럼을 평활화하는 LSB 입력으로서의 디더를 이용하고, 아무런 입력도 갖지 않으며(즉, 암시적으로, 제로 입력), 초퍼 클록 에너지의 화산의 원하는 스펙트럼 및 DC 및 그 DC 근처에서의 작은 레벨의 초퍼 클록 에너지를 달성하기에 적합한 어떤 차수든 될 수 있다.

따라서 위 회로는 컨덕터(17) 상에 생성되는 의사 랜덤 초퍼 클록(φ_CH)의 스펙트럼을 주파수 정형하여 도 1B의 그래프에 도시된 초퍼 클록 에너지를 위한 스 펙트럼을 제공하고, 따라서 초퍼 안정에 의해 아날로그 변조기를 위한 어떤 DC 입력 레벨에서든 상호 변조에 대한 감도를 감소시킨다.

전 스펙트럼에 걸친 반송파 신호의 의사 랜덤 확산은 특정한 대역에 너무 많은 에너지가 집중하는 것을 방지한다. 이것은, 도 3A의 2비트 디지털 델타 시그마 변조기(2)에 의해 성취된 "주파수 정형" φ_CH와의 조합으로, 앞서 언급한 상호 변조에 대한 델타 시그마 변조기(30A)의 감도를 감소시킨다. 도 3A에 도시된 바와 같은 오류 피드백을 갖는 앞서 기술된 1차 디지털 변조기 구조는 루프 피드백 회로에서 하나가 아니라 두개의 지연들을 제공한다. 피드백에서의 두개의 지연들의 제공은 DC에서 뿐만 아니라 (F_S/2)에서도 감쇠를 갖는 델타 시그마 변조기의 출력으로 귀결된다. 이것은 도 1B에 도시된 원하는 주파수 정형된 스펙트럼을 갖는 디지털 델타 시그마 변조기(2)로 귀결되며, 이에 따라 초퍼 안정에 의해 아날로그 변조기를 위한 어떤 DC 입력 레벨에서든 상호 변조에 대한 감도를 감소시킨다.

앞서 기술된 본 발명의 초퍼 안정 아날로그 디지털 변환기(30A)는, 초핑 에너지를 임의화하는 미국 특허 6,201,835호의 1차 노이즈 정형된 의사 랜덤 초핑 방식의 문제를 회피함으로써, F_S/2 근처의 어떠한 고정 주파수 성분들도 기저 대역으로 맥놀이 현상이 발생하지 않게 한다. 앞서 언급했듯이, 도 1A의 종래 기술에 도시된 바와 같은 의사 랜덤 발생기(pseudo-random number generator)(1A)의 유한한 길이는 특히 높은 데시메이션 비(N)인 경우에 주기적 노이즈 스파이크들을 발생시키는 랩어라운드 동작을 유발한다. 또한, 오프셋 전압의 함수인 초핑 잔류 신호가 관심 대역에 잔류하고 큰 노이즈를 유발한다. 참고된 두가지 노이즈 유형 모두 도 1의 종래 기술에 도시된 종래 기술의 초퍼 안정 아날로그 디지털 변환기(30)의 변환 정밀도를 감소시킨다.

그러나, 두가지 유형의 노이즈 모두는, 데이터 출력 속도에서 자동으로 각각 재설정되는 도 2의 초퍼 안정 아날로그 디지털 변환기의 의사 랜덤 시퀀스 발생기와 함께, 도 2의 초퍼 안정 아날로그 디지털 변환기(30A)에서의 자동 재설정 의사 랜덤 초퍼 클록 회로(1A)의 이용에 의해 회피된다. 10Hz 데이터 출력 속도를 갖는 SYNC4 데시메이션 필터(38)가, 예를 들어, 10Hz, 20Hz, 30Hz, 40Hz,...에서의 "제로"들과 함께 이용되어, 도 2의 곡선 "B"로 도시된 주파수 응답 특성을 제공함으로써, SYNC4 데시메이션 필터(38)가 10Hz에서의 의사 랜덤 시퀀스 발생기(1A)를 재설정함으로써 유발되는 에너지 스파이크들을 억제하도록 기능한다. 도 2의 주파수 응답 "A" 및 "B"의 콘볼루션은 도 6 및 7의 초퍼 안정 델타 시그마 아날로그 디지털 변환기(30A)에서의 하측의 곡선 "B"에 도시된 대략 -300dB인 매우 작은 레벨로 귀결된다.

본 발명이 몇몇 특정한 실시예들을 참고하여 기술되었지만, 당 기술 분야에서 숙련된 자들은 특허청구된 발명의 범위로부터 벗어남이 없이 기술된 실시예들에 대한 다양한 변경들을 만들 수 있을 것이다.

예를 들어, 스위치드 커패시터 델타 시그마 변조기와 관련하여 앞서 기술된 초퍼 안정 기법들은 "연속 시간(continuous time)" 델타 시그마 변조기에도 적용할 수 있다. "연속 시간"이라는 용어는 스위치드 커패시터 네트워크들의 대신에 저항 기들 또는 전류원들을 이용하는 델타 시그마 변조기 등과 같은 회로를 지칭한다. 따라서, "연속 시간" 델타 시그마 변조기에서 적분기에 의해 집적되는 전하는, 스위치드 커패시터 델타 시그마 변조기에서처럼 이산된 양들이 아니라 연속적으로 집적되며, 이에 따라 "연속 시간"이라는 용어를 쓴다. 또한, 여기에 기술된 주파수 정형된 의사 랜덤 초핑은, 적분기의 외부가 아니라 내부에 배치되며 적분기 내부로부터 적분기의 입력 또는 출력들에 연결되는 초퍼 스위치들에 적용될 수 있다.

또한, 도 3A에서 앞서 기술된 의사 랜덤 노이즈 정형된 초핑은 "1차" 노이즈 정형된 의사 랜덤 초핑을 예시하지만, 지연 소자(14 및 15)들 및 덧셈 합산기(summer)(16)를 포함하는 지연 소자(14 및 15)들 및 덧셈 합산기(16)를 포함하는 루프 등과 같은 하나 이상의 추가적 루프들을 추가함으로써, 2차 또는 더 큰 차수의 초핑이 용이하게 제공될 수 있다. 2차 의사 랜덤 노이즈 정형된 초핑은 DC에서 하나가 아닌 두개의 “제로”들을 제공하기 위해 하나가 아닌 두개의 지연들을 제공할 것이고, 또한 F_S/2에서 하나가 아닌 두개의 "제로"들을 제공한다.

Claims

델타 시그마 변조기에 있어서,

(a) 초퍼 안정 적분기 - 상기 적분기는, 상기 적분기의 입력에 연결된 다수의 초퍼 안정 입력 스위치들 및 상기 적분기의 출력에 연결된 다수의 초퍼 안정 출력 스위치들을 포함함 -,

(b) 상기 적분기의 상기 출력에 연결된 입력을 갖는 양자화기,

(c) 스위치드 기준 피드백 회로에 의해 제어되고 상기 적분기의 상기 입력에 연결된 출력을 갖는 입력 신호 획득 회로,

(d) 의사 랜덤 시퀀스 발생기를 포함하고 주파수 정형된 의사 랜덤 클록 신호를 생성하는 주파수 정형된 의사 랜덤 초퍼 클록 신호 발생기 회로,

(e) 상기 의사 랜덤 시퀀스 발생기의 랩어라운드(wrap-around) 동작을 방지하기 위해 상기 초퍼 안정 델타 시그마 변조기의 디지털 출력에 동기해서 상기 의사 랜덤 시퀀스 발생기를 재설정하는 재설정 회로, 및

(f) 상기 주파수 정형된 의사 랜덤 클록 신호에 응답해서, 상기 초퍼 안정 입력 스위치들과 상기 초퍼 안정 출력 스위치들 중 다양한 스위치들을 제어하도록 인가되는 초퍼 클록 신호들을 생성하는 논리 회로

를 포함하는 델타 시그마 변조기.
제1항에 있어서,

상기 주파수 정형된 의사 랜덤 시퀀스 발생기는 디지털 델타 시그마 변조기를 포함하고,

상기 디지털 델타 시그마 변조기는, 피드백 지연 회로, 상기 의사 랜덤 시퀀스 발생기에 의해 생성된 의사 랜덤 시퀀스 신호 및 상기 피드백 지연 회로에 의해 생성된 오류 피드백 신호를 입력으로서 수신하고 상기 의사 랜덤 시퀀스 신호 및 상기 오류 피드백 신호에 응답해서 상기 주파수 정형된 의사 랜덤 클록 신호를 생성하는 1비트 양자화기로서 기능하는 제1 디지털 가산기, 및 상기 주파수 정형된 의사 랜덤 클록 신호 및 상기 오류 피드백 신호에 응답해서 상기 피드백 지연 회로에 대한 입력으로서의 디지털 오류 신호를 생성하는 제2 디지털 가산기를 포함하는 델타 시그마 변조기.
제2항에 있어서,

상기 양자화기의 출력에 연결된 입력을 갖는 데시메이션 필터를 포함하고, 상기 재설정 회로는 데시메이션 클록 신호를 생성하기 위한 데시메이션 비에 의해 상기 델타 시그마 변조기의 샘플링 주파수에서 동작하는 클록 신호를 분할하는 분할기 회로를 포함하며, 상기 의사 랜덤 시퀀스 발생기는 상기 클록 신호에 의해 클록킹되고 상기 데시메이션 클록 신호에 연결된 재설정 입력들을 갖는 메모리 소자들의 시퀀스를 포함하고, 상기 데시메이션 필터는 상기 클록 신호에 의해 클록킹되고 상기 데시메이션 클록 신호의 상기 주파수에서 디지털 출력 워드들을 생성하도록 상기 데시메이션 클록 신호에 응답하여 동작하는 델타 시그마 변조기.
제3항에 있어서,

상기 메모리 소자들이 D형 플립플롭들을 포함하고, 다양한 D형 플립플롭들의 출력들이 제1 D형 플립플롭의 D 입력에 연결되는 출력을 생성하는 배타적 OR 회로의 입력들에 연결된 델타 시그마 변조기.
제2항 내지 제4항 중 어느 한 항에 있어서,

상기 주파수 정형된 의사 랜덤 클록 신호가 상기 제2 디지털 가산기의 제2 입력의 MSB에 인가되는 1비트 양자화 신호를 구성하는 델타 시그마 변조기.
제2항 내지 제4항 중 어느 한 항에 있어서,

상기 피드백 지연 회로가 제로 주파수 근처 및 어떤 주파수 근처에서 증대된 감쇠를 달성하기 위해 상기 오류 신호를 소정의 크기만큼 두번 지연시키는 델타 시그마 변조기.
제2항 내지 제4항 중 어느 한 항에 있어서,

상기 디지털 델타 시그마 변조기가 1비트 디지털 델타 시그마 변조기이고, 상기 제1 및 제2 디지털 가산기들은 2비트 가산기들이며, 상기 제1 디지털 가산기는 상기 의사 랜덤 시퀀스 발생기로부터 1비트 출력 신호를 수신하는 제1 LSB 입력을 갖고, 상기 제2 가산기는 상기 오류 신호를 2비트 신호로서 생성하고 상기 피드 백 지연 회로는 상기 오류 피드백 신호를 2비트 신호로서 생성하는 델타 시그마 변조기.
초퍼 안정 변조기 - 상기 초퍼 안정 변조기는, 초퍼 안정 델타 시그마 적분기의 입력에 연결된 출력을 갖는 입력 신호 획득 회로, 및 상기 적분기의 출력에 연결된 입력을 갖는 양자화기를 포함함 - 의 감도를 감소시키는 방법에 있어서,

(a) 의사 랜덤 시퀀스 발생기를 포함하는 주파수 정형된 의사 랜덤 초퍼 클록 신호 발생기 회로에 의해 주파수 정형된 의사 랜덤 클록 신호를 생성하는 단계, 및

(b) 상기 의사 랜덤 시퀀스 발생기의 랩어라운드 동작을 방지하고 이에 따라 이러한 랩어라운드 동작으로 인한 노이즈를 방지하기 위해 상기 초퍼 안정 델타 시그마 변조기의 디지털 출력에 동기해서 상기 의사 랜덤 시퀀스 발생기를 자동으로 재설정하는 단계

를 포함하는 방법.
제8항에 있어서,

상기 주파수 정형된 의사 랜덤 클록 신호에 응답해서 초퍼 클록 신호들을 생성하고, 상기 초퍼 안정 델타 시그마 변조기의 다양한 초퍼 안정 입력 스위치 및 초퍼 안정 출력 스위치들을 제어하기 위해 상기 초퍼 신호들을 인가하는 단계를 포함하는 방법.
제8항 또는 제9항에 있어서,

단계(a)가,

i. 제1 가산기의 제1 입력에 의사 랜덤 시퀀스 신호를 인가하는 단계,

ii. 상기 제1 가산기의 제2 입력 및 제2 가산기의 제1 입력에 오류 피드백 신호를 인가하는 단계,

iii. 상기 제1 가산기에 응답해서 양자화 신호를 생성하고 상기 제2 가산기의 제2 입력의 MSB에 상기 양자화 신호를 인가하는 단계,

iv. 상기 제2 가산기에 의해 상기 양자화 신호와 상기 오류 피드백 신호 사이의 차이를 표현하는 오류 신호를 생성하는 단계,

v. 상기 오류 신호를 소정량만큼 지연시켜 상기 오류 피드백 신호를 생성하는 단계 - 상기 양자화 신호의 에너지는 DC와 초핑 주파수 사이의 광범위한 주파수 스펙트럼에 걸쳐 확산됨 -, 및

vi. 상기 양자화 신호로부터 한 쌍의 이상 비중첩(out-of-phase non-overlapping) 초핑 신호들을 생성하고 상기 초핑 신호들을 초퍼 안정 증폭기의 대응하는 초퍼 스위치들에 인가하는 단계를 포함하는 방법.
제10항에 있어서,

DC 근처 및 주파수 F_S/2 근처에서 증대된 감쇠를 달성하기 위해 상기 오류 신호를 소정의 크기만큼 두번 지연시키는 단계 - F_S는 입력 샘플링 주파수임 - 를 포함하는 방법.
델타 시그마 변조기에 있어서,

(a) 초퍼 안정 적분기의 입력에 연결된 출력을 갖는 입력 신호 획득 회로, 및 상기 적분기의 출력에 연결된 입력을 갖는 양자화기,

(b) 주파수 정형된 의사 랜덤 클록 신호를 생성하기 위한 수단, 및

(c) 상기 의사 랜덤 시퀀스 발생기의 랩어라운드 동작을 방지하고 이에 따라 이러한 랩어라운드 동작으로 인한 노이즈를 방지하기 위해 상기 초퍼 안정 델타 시그마 변조기의 디지털 출력에 동기해서 상기 의사 랜덤 시퀀스 발생기를 재설정하기 위한 수단

을 포함하는 델타 시그마 변조기.