JP4763644B2

JP4763644B2 - ディザ回路及びディザ回路を備えたアナログデジタル変換器

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Publication number: JP4763644B2
Application number: JP2007091124A
Authority: JP
Inventors: 哲弘小山
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2007-03-30
Filing date: 2007-03-30
Publication date: 2011-08-31
Anticipated expiration: 2027-03-30
Also published as: JP2008252520A; US20080238743A1; CN101277111A; US7696910B2

Description

本発明は、量子化装置用のディザ回路に関し、特にアナログデジタル変換器（ＡＤＣ）における量子化誤差を補正するためのディザ回路に関する。

本発明の背景を説明するため、まず、ディザ無しの場合におけるＡＤＣの特性をΔΣ（デルタシグマ）型ＡＤＣを例にして説明する。図６はディザ信号無しの一次ΔΣ（デルタ・シグマ）ＡＤＣの構成図である。この一次ΔΣＡＤＣは、次のような動作をする。

サンプリングクロックｃｋがアクティブになっている時、スイッチＳＷａｉｎとＳＷｓａｍが閉じて、アナログ入力信号Ｖａｉｎをサンプリングした電荷が入力容量Ｃ１に充電される。次に、反転サンプリングクロックｃｋｂがアクティブになった時、スイッチＳＷｄａｃとＳＷｉｎｔが閉じて、帰還リファレンス信号Ｖｒに応じて積分容量Ｃ２に電荷が転送され、Ｃ２で積分が行われて積分器出力Ｖｏｕｔが変化する。積分器出力Ｖｏｕｔは量子化器としてのコンパレータ３に入力される。コンパレータ３の出力である量子化出力ＰＤＭは遅延器４により１クロックサイクル遅延されて１ビットディジタルアナログ変換器（ＤＡＣ）６に入力される。ＤＡＣ６は帰還リファレンス信号Ｖｒを出力する。帰還リファレンス信号ＶｒのレベルはＶｒｐとＶｒｎの２値で、コンパレータ３が前回の積分結果を判定した値に従ってＶｒｐかＶｒｎに定められる。

デシメーションフィルタ５は、量子化出力ＰＤＭを取り込み、デルタシグマ変調器部１０でノイズシェーピングされた高域の帯域外ノイズを除去し、所望のデータ出力レートに間引き変換してデジタル信号出力Ｄｏｕｔを出力する。

図７はアナログ入力信号が０近傍でのΔΣ型ＡＤＣの出力特性を示している。図７に示されるように、デジタル出力信号が一定値を出力する領域が存在する。これは、積分器を構成するオペアンプのゲインが有限であることや、容量やスイッチでリーク電流が生じたり、その他寄生素子などによって理想状態と異なることにより、積分器でロスが生じることによる。このロスのため、アナログ入力信号が０近傍では帰還リファレンス信号が正側と負側を交互に繰り返す定常状態になり、デジタル出力信号が一定値となる。このため、図８に示すように、アナログ入力信号が０近傍では誤差も大きくなる。

この特性劣化を改善するためには、アナログ入力信号が０近傍の時に帰還リファレンス信号が正側と負側を交互に繰り返す定常状態から抜け出せれば良く、一般的にはディザ信号を加える手法が用いられる。

単一方形波ディザ回路を有する一次ΔΣ型ＡＤＣの従来例が特許文献１に記載されている。図９は、特許文献１に記載されたΔΣ型ＡＤＣの構成を示す図である。図９を参照すると、このΔΣ型ＡＤＣはディザ回路１と、スイッチトキャパシタ型積分器２と、コンパレータで構成された量子化器３と、フリップフロップで構成された遅延器４と、デシメーションフィルタ５と、１ビットＤＡＣ６を有している。図１０は図９に示されたΔΣ型ＡＤＣのディザ回路１、１ビットＤＡＣ、及びこれらの回路で生成された信号電位に比例した電荷を積分器２の積分容量に転送するためのスイッチトキャパシタの構成を示す図である。

図１０を参照すると、１ビットＤＡＣ６は遅延器４の出力Ｓｄで制御される切り替え器３１を備えている。切り替え器３１は直列接続された抵抗３９、４０、４１、４２、４３で生成された基準電圧Ｖ１、Ｖ４をそれぞれ帰還リファレンス信号Ｖｒの正側Ｖｒｐ＝Ｖ１、負側Ｖｒｎ＝Ｖ４として出力する。

ディザ回路１はサンプリングクロックｆｓを分周器でｎ分周した信号で制御される切り替え器３７を備えている。分周器の分周比は、ディザ信号の周期がデシメーションフィルタ５の出力周期の１／８以上となるように設定される。切り替え器３７は直列接続された抵抗３９、４０、４１、４２、４３で生成された基準電圧Ｖ２、Ｖ３を切り替えることにより振幅がＶ２−Ｖ３の方形波ディザを出力する。第１のタイミングで動作するスイッチ３２、３４と第２のタイミングで動作するスイッチ３５、３６とキャパシタ３３で構成されたスイッチトキャパシタ回路は、スイッチ３５、３６が閉じてスイッチ３２、３４が開いたタイミングでキャパシタ３３の両端の電位を接地電位とし、スイッチ３５、３６が開きスイッチ３２、３４が閉じた次のタイミングで、ディザＶｄを加算点である積分器２の入力に出力する。なお、特許文献１には、具体例は示されていないものの、三角波や鋸波などの任意波形をディザとして使用できる旨の記載がある。

特許文献２に記載されたＡＤＣでは、周波数と振幅がそれぞれ異なる２つの方形波ディザをアナログビデオ入力信号に加算している。図１１は特許文献２のＡＤＣの構成を示す図であり、図１２はそのディザ波形を示す図である。図１１、図１２を参照すると、ディザはサンプリングクロックＣＬＫをフリップフロップ８０３Ｂ、８０３Ｃで分周したサンプリングクロックＣＬＫの１／２と１／４の周波数をもつ方形波から生成される。１／２と１／４の周波数をもつ２つの方形波を、重み付き抵抗Ｒ、５１２Ｒ、１０２４Ｒで構成された加算器で、それぞれ１／２ＬＳＢＰ−Ｐと１／４ＬＳＢＰ−Ｐの振幅のディザとしてバッファアンプ８０５から出力されるアナログビデオ入力信号ＤＡＴＡに加算している。なお、このＡＤＣでは、サンプリングクロックＣＬＫの１／２と１／４の周波数をもつ方形波は水平同期信号Ｈを１／２分周した信号とＥＸ−ＯＲ８０４Ａ、８０４Ｂで排他的論理和をとって加算器に加えられており、１水平ライン毎にディザの極性が反転する構成となっている。
特開２００２−１００９９２号公報米国特許第５９４０１３８号公報

特許文献１に示されている単一の方形波を用いた従来のディザでは、方形波の振幅とアナログ入力信号Ｖａｉｎの差が微少な場合に、先のディザ無しと同様のデジタル出力信号が一定になる箇所が存在する。図１３に示すように、方形波ディザ信号の振幅Ｖｄとアナログ入力信号Ｖａｉｎの差が微少な箇所で、十分な特性改善ができない。また、ディザの振幅レベルを定めるための中間レベルの電位を生成するための分圧抵抗が必要となり、回路面積が大きくなる。さらに、任意波形（三角波、鋸波）をディザに用いる場合は、任意波形生成用のＤＡＣなどが必要になり回路面積が増加する。

特許文献２に記載の従来例では、ディザの振幅を決めるためにアナログ信号入力用の抵抗の５１２倍や１０２４倍の抵抗が必要で、回路面積が大きくなる。また、ディザ振幅がアナログ信号入力レンジの１／５１２や１／１０２４の小振幅では、アナログ入力信号Ｖａｉｎ＝０近傍でデジタル出力信号が一定になる現象を改善できない。

本発明のディザ回路は、複数の相補信号対を発生するディザ発生回路と、前記複数の相補信号対から複数のディザ信号を生成してアナログ入力信号に加算するディザ注入回路とを備えるディザ回路であって、前記複数の相補信号対は、それぞれ異なる周波数をもつものであり、前記ディザ注入回路は、前記複数の相補信号対毎に備えられた容量と、各前記容量の一端に各一端が接続された第１及び第２のスイッチからなる複数のスイッチ対とを備え、各前記容量の他端は前記アナログ入力信号との加算点に接続され、クロック信号が有効の時、各前記第１のスイッチが各前記相補信号対の一方を各前記容量の一端に供給し、前記クロック信号の反転クロック信号が有効の時、各前記第２のスイッチが各前記相補信号対の他方を各前記容量の一端に供給するように構成されたことを特徴とする。

本発明のディザ発生回路は、異なる周波数の複数の方形波を発生するため、分周器のみで構成でき、回路面積の増加を抑えることができる。本発明のディザ入力回路は、スイッチとアナログ信号入力用容量よりも小さい複数の容量で構成でき、回路面積の増加を抑えることができる。これらの回路を用いた本発明のディザ回路によれば、回路面積の増加を抑えて、アナログ入力信号Ｖａｉｎ＝０近傍、及び、その他のアナログ信号入力時のＡＤ変換特性を改善することができる。

本発明のディザ回路をΔΣ型ＡＤＣに追加することで、ΔΣ変調器の出力が定常状態になってデジタル出力信号が一定値となるのを防ぐことができ、ＡＤ変換特性の向上が可能である。

上記した本発明について、図面を参照してさらに詳細に説明する。図１は、本発明の一実施形態の構成を示す図であり、ディザ発生回路１５とディザ入力回路２０からなるディザ回路が、図６に示したものと同様のΔΣ型ＡＤＣに付加されている。図１を参照すると、本発明のディザ回路は、ディザ発生回路１５とディザ注入回路２０を備えている。ディザ発生回路１５は、クロック信号ｃｋを分周して、クロック信号ｃｋの１／２^ｎ（ｎは１以上の整数）の周波数を持つ複数の相補信号対（Ｖｄ１、Ｖｄ１ｂ）、（Ｖｄ２、Ｖｄ２ｂ）、・・・（Ｖｄｊ、Ｖｄｊｂ）を発生してディザ注入回路２０へ供給する。複数の相補信号対（Ｖｄ１、Ｖｄ１ｂ）、（Ｖｄ２、Ｖｄ２ｂ）、・・・（Ｖｄｊ、Ｖｄｊｂ）は、それぞれ異なる周波数を持っている。

図２は、ディザ発生回路１５の構成の例を示す図である。図２を参照すると、ディザ発生回路１５は、Ｄ型フリップフロップとインバータで構成されたｍ個（ｍは２以上の整数）の１／２分周回路（５０_１、５０_２、５０_３、５０_４、・・・５０_ｍ）が縦続接続されている。ｍ個の１／２分周回路は、電源電位ＶＤＤと接地電位ＧＮＤ間をフルスイングする振幅で、相補信号対（Ｖｄｉｖ２、Ｖｄｉｖ２ｂ）、（Ｖｄｉｖ４、Ｖｄｉｖ４ｂ）、（Ｖｄｉｖ８、Ｖｄｉｖ８ｂ）、（Ｖｄｉｖ１６、Ｖｄｉｖ１６ｂ）、・・・（ＶｄｉｖＸ、ＶｄｉｖＸｂ）を発生する。これらｍ個の相補信号対の中からｊ個（ｊは２以上の整数）の相補信号対（Ｖｄ１、Ｖｄ１ｂ）、（Ｖｄ２、Ｖｄ２ｂ）、・・・（Ｖｄｊ、Ｖｄｊｂ）が選択されてディザ注入回路２０へ供給される。

図１を参照すると、ディザ注入回路２０は、複数の相補信号対（Ｖｄ１、Ｖｄ１ｂ）、（Ｖｄ２、Ｖｄ２ｂ）、・・・（Ｖｄｊ、Ｖｄｊｂ）にそれぞれ対応して設けられた容量Ｃｄ１、Ｃｄ２、・・・Ｃｄｊを備えている。容量Ｃｄ１、Ｃｄ２、・・・Ｃｄｊの一端には、それぞれスイッチ対（Ｓｗｄ１、Ｓｗｄ１ｂ）、（Ｓｗｄ２、Ｓｗｄ２ｂ）、・・・（Ｓｗｄｊ、Ｓｗｄｊｂ）を構成するスイッチの各一端が接続されている。スイッチ対（Ｓｗｄ１、Ｓｗｄ１ｂ）、（Ｓｗｄ２、Ｓｗｄ２ｂ）、・・・（Ｓｗｄｊ、Ｓｗｄｊｂ）を構成するスイッチの各他端に、それぞれ相補信号対（Ｖｄ１、Ｖｄ１ｂ）、（Ｖｄ２、Ｖｄ２ｂ）、・・・（Ｖｄｊ、Ｖｄｊｂ）が供給される。容量Ｃｄ１、Ｃｄ２、・・・Ｃｄｊの各他端は、積分器の入力である加算点Ａに接続されている。

ここで、各スイッチ対の一方のスイッチＳｗｄ１、Ｓｗｄ２、・・・Ｓｗｄｊは、クロック信号ｃｋがアクティブの時に閉じ、反転クロック信号ｃｋｂがアクティブの時には開くように制御され、他方のスイッチＳｗｄ１ｂ、Ｓｗｄ２ｂ、・・・Ｓｗｄｊｂは、反転クロック信号ｃｋｂがアクティブの時に閉じ、クロック信号ｃｋがアクティブの時には開くように制御される。

すなわち、本発明のディザ注入回路の各容量には、ΔΣ型ＡＤＣの１サンプリングクロックサイクルの前半には信号Ｖｄ１、Ｖｄ２、・・・Ｖｄｊが供給され、１サンプリングクロックサイクルの後半には反転信号Ｖｄ１ｂ、Ｖｄ２ｂ、・・・Ｖｄｊｂが供給される。

図１のディザ回路が付加された一次ΔΣＡＤＣは、次のような動作をする。サンプリングクロックｃｋがアクティブになっている時、スイッチＳＷａｉｎとＳＷｓａｍが閉じて、アナログ入力信号Ｖａｉｎをサンプリングした電荷が入力容量Ｃ１に充電される。この時、加算点Ａは接地電位であり、容量Ｃｄ１、Ｃｄ２、・・・Ｃｄｊには、それぞれ信号Ｖｄ１、Ｖｄ２、・・・Ｖｄｊに応じた電荷が充電される。

次に、反転サンプリングクロックｃｋｂが有効になった時、スイッチＳＷｄａｃとＳＷｉｎｔが閉じて、入力容量Ｃ１に充電された電荷が、帰還リファレンス信号Ｖｒに応じて積分容量Ｃ２に転送される。この時、同時に容量Ｃｄ１、Ｃｄ２、・・・Ｃｄｊに充電された電荷が、反転信号Ｖｄ１ｂ、Ｖｄ２ｂ、・・・Ｖｄｊｂに応じて積分容量Ｃ２に転送され、Ｃ２で積分が行われて積分器出力Ｖｏｕｔが変化する。

Ｖｄ１ｂ、Ｖｄ２ｂ、・・・Ｖｄｊｂは、それぞれＶｄ１、Ｖｄ２、・・・Ｖｄｊの反転信号であるため、容量Ｃｄ１、Ｃｄ２、・・・Ｃｄｊから積分容量Ｃ２に転送される電荷は、最初にＣｄ１、Ｃｄ２、・・・Ｃｄｊに充電された電荷の２倍となる。逆に言えば、Ｃｄ１、Ｃｄ２、・・・Ｃｄｊの容量値を小さくすることが可能となり、これらの容量値をアナログ信号入力用容量Ｃ１の１／１０以下とすることができ、面積の増加を抑えることができる。

また、ディザ発生回路１５が出力する信号は、電源電位ＶＤＤと接地電位ＧＮＤ間をフルスイングする信号であるため、スイッチＳｗｄ１、Ｓｗｄ２、・・・Ｓｗｄｊ及びスイッチＳｗｄ１ｂ、Ｓｗｄ２ｂ、・・・Ｓｗｄｊｂを構成するＭＯＳトランジスタは十分なＶ_ＧＳ−Ｖ_ＴＨを確保することができる。さらに、容量Ｃｄ１、Ｃｄ２、・・・Ｃｄｊの値が小さいため、これらのスイッチのＯＮ抵抗を大きくしても容量Ｃｄ１、Ｃｄ２、・・・ＣｄｊとスイッチのＯＮ抵抗による時定数はかわらない、もしくは小さくできる。このため、ΔΣ変調器内部のスイッチよりも小さなサイズのトランジスタを使用でき、さらに面積の増加を抑えることができる。

なお、ディザ入力回路２０に入力される相補信号の周波数は任意の組み合わせとすることができるが、最低周波数はデシメーションフィルタ５で除去可能な周波数とされる。

図３は本発明の実施例のディザ回路の構成を示す図であり、図４（ａ）〜図４（ｄ）はこの実施例のディザパターンを示す図である。図３を参照して、本実施例のディザ回路では、１／２分周回路とインバータのみで構成されたディザ発生回路１５と、３つのスイッチ対（Ｓｗｄ１、Ｓｗｄ１ｂ）、（Ｓｗｄ２、Ｓｗｄ２ｂ）、（Ｓｗｄ３、Ｓｗｄ３ｂ）と３つの容量Ｃｄ１、Ｃｄ２、Ｃｄ３で構成されたディザ入力回路２０でディザパターンが生成される。

本実施例では、ディザ発生回路１５はサンプリングクロックｃｋの１／１２８と１／５１２と１／２０４８の周波数の方形波の相補信号対（Ｖｄ１，Ｖｄ１ｂ）、（Ｖｄ２、Ｖｄ２ｂ）、（Ｖｄ３、Ｖｄ３ｂ）をディザ入力回路２０に出力する。サンプリングクロックｃｋの１／１２８の周波数の相補信号対（Ｖｄｉｖ１２８、Ｖｄｉｖ１２８ｂ）は、スイッチ対（Ｓｗｄ１、Ｓｗｄ１ｂ）を介して容量Ｃｄ１に加えられ、周波数１／５１２の相補信号対（Ｖｄｉｖ５１２、Ｖｄｉｖ５１２ｂ）はスイッチ対（Ｓｗｄ２、Ｓｗｄ２ｂ）を介して容量Ｃｄ２に加えられ、周波数１／２０４８の相補信号対（Ｖｄｉｖ２０４８、Ｖｄｉｖ２０４８ｂ）はスイッチ対（Ｓｗｄ３、Ｓｗｄ３ｂ）を介して容量Ｃｄ３に加えられる。３つの容量Ｃｄ１、Ｃｄ２、Ｃｄ３の容量値は、それぞれアナログ信号入力用容量Ｃ１の１／１６、１／６４、１／１２８である。ディザ入力回路２０が出力するディザ信号Ｖｄは、図１と同じ構成のΔΣ変調器１０の加算点Ａに加えられる。なお、ディザ発生回路１５が発生する複数の相補信号対から、サンプリングクロックｃｋの１／１２８と１／５１２と１／２０４８の周波数の相補信号対を選択してディザ入力回路２０に供給するセレクタを設けてもよい。

図５に本実施例を適用したΔΣＡＤＣの入力対誤差特性を示す。図５から良好な入力対誤差特性を示すことがわかる。

以上、本発明を実施例に即して説明したが、本発明は上記実施例の構成にのみ限定されるものではなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明によるディザ回路が付加されたΔΣＡＤＣの構成を示す図である。本発明によるディザ回路におけるディザ発生回路の構成を示す図である。本発明の一実施例のディザ回路の構成を示す図である。本発明の一実施例のディザパターンを示す図である。本発明によるディザ回路が付加されたΔΣＡＤＣの入力対誤差特性を示す図である。ディザ信号なしのΔΣＡＤＣの構成を示す図である。図６のΔΣＡＤＣにおけるアナログ入力信号が０近傍での出力特性を示す図である。図６のΔΣＡＤＣの入力対誤差特性を示す図である。単一方形波ディザ信号を使用した従来のΔΣＡＤＣの構成を示す図である。図９に示されたΔΣ型ＡＤＣのディザ回路、１ビットＤＡＣ、及びこれらの回路で生成された信号電位に比例した電荷を積分器の積分容量に転送するためのスイッチトキャパシタの構成を示す図である。２つの方形波ディザ信号を使用した従来のＡＤＣの構成を示す図である。図１１に示された従来のＡＤＣのディザパターンを示す図である。単一方形波ディザ信号を使用した従来のＡＤＣの入力対誤差特性を示す図である。

符号の説明

３コンパレータ
４遅延器
５デシメーションフィルタ
６ＤＡＣ
７オペアンプ
１０スイッチトキャパシタ型ΔΣ変調器
１５ディザ発生回路
２０ディザ注入回路
５０_１〜５０_ｍ１／２分周回路

Claims

複数の相補信号対を発生するディザ発生回路と、
前記複数の相補信号対から複数のディザ信号を生成してアナログ入力信号に加算するディザ注入回路とを備えるディザ回路であって、
前記複数の相補信号対は、それぞれ異なる周波数をもつものであり、
前記ディザ注入回路は、前記複数の相補信号対毎に備えられた容量と、各前記容量の一端に各一端が接続された第１及び第２のスイッチからなる複数のスイッチ対とを備え、
各前記容量の他端は前記アナログ入力信号との加算点に接続され、クロック信号が有効の時、各前記第１のスイッチが各前記相補信号対の一方を各前記容量の一端に供給し、前記クロック信号の反転クロック信号が有効の時、各前記第２のスイッチが各前記相補信号対の他方を各前記容量の一端に供給するように構成されたことを特徴とするディザ回路。
前記各容量は、それぞれ異なる容量値を有することを特徴とする請求項１記載のディザ回路。
前記相補信号対の各信号は、電源電位と接地電位の間の振幅を持つ信号であることを特徴とする請求項１又は２記載のディザ回路。
前記ディザ発生回路は、前記クロック信号の１／２^ｎ（ｎは１以上の整数）の複数の周波数を持つ前記相補信号対を発生する分周器を有することを特徴とする請求項１乃至３のいずれか１項記載のディザ回路。
前記ディザ発生回路の発生した相補信号対を選択して前記ディザ注入回路に供給するセレクタを有することを特徴とする請求項４記載のディザ回路。
請求項１乃至５のいずれか１項記載のディザ回路を備えたことを特徴とするアナログデジタル変換器。
前記アナログデジタル変換器がデルタシグマ型アナログデジタル変換器であることを特徴とする請求項６記載のアナログデジタル変換器。
スイッチトキャパシタ型積分器を備え、アナログ信号入力用容量と積分容量の接続点に前記ディザ注入回路の各容量の他端が接続されたことを特徴とする請求項７記載のアナログデジタル変換器。
前記前記ディザ注入回路の各容量の容量値が前記アナログ信号入力用容量の容量値の１／１０以下であることを特徴とする請求項８記載のアナログデジタル変換器。