WO2017037880A1 - Δς変調器、送信機及び積分器 - Google Patents

Δς変調器、送信機及び積分器 Download PDF

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WO2017037880A1
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adders
bit
signal
input
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PCT/JP2015/074893
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真明 谷尾
知行 山瀬
真一 堀
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日本電気株式会社
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Definitions

  • the present invention relates to a ⁇ modulator, a transmitter, and an integrator.
  • Patent Document 1 describes a technique related to a ⁇ DAC (Digital-to-Analog Converter) used when performing wireless communication as a related technique.
  • ⁇ DAC Digital-to-Analog Converter
  • the carrier frequency has shifted to a high frequency band, and the demand for high-speed operation (high-speed bit rate) of ⁇ modulation is increasing.
  • the operating frequency of the ⁇ modulator is, for example, a maximum of twice the carrier frequency in the case of low-pass ⁇ modulation and the same as the carrier frequency in the case of envelope ⁇ modulation. Regardless of the carrier frequency.
  • a ⁇ modulator 2 using the integrator shown in FIG. 16 (described as a TI (Time Interleave) accumulator in FIG. 16) has been devised.
  • the ⁇ modulator 2 includes a number of TI accumulators 100 (100a1, 100a2, 100a3,...) Corresponding to the bit accuracy of the input signal.
  • the ⁇ modulator 2 using the TI accumulator includes 16 TI accumulators 100a1 to 100a16 having the same number as the bit precision of the input signal.
  • the TI accumulator 100a16 processes the most significant bit of the input signal.
  • the TI accumulator 100a15 processes a bit lower than the TI accumulator 100a16.
  • the TI accumulator processes the lower bit of the input signal every time the number following 100a in the code is reduced by one.
  • the TI accumulator 100a1 processes the least significant bit of the input signal.
  • Each of the TI accumulators 100a1 to 100a16 operates at the operating frequency M, and inputs N bits (details will be described later) of the digit-divided input signal and N bits that are processing results of the TI accumulators lower than the TI accumulator Then, N parallel processing is performed.
  • the ⁇ modulator 2 using the TI accumulator 100 sets the number of parallel processes to N while the operating frequency is M.
  • the serializer performs parallel-serial conversion on the N-bit output of the most significant bit 100a16 at the operating frequency M, and bundles it into a 1-bit string with a bit rate of M ⁇ N for output.
  • the ⁇ modulator 2 finally realizes an M ⁇ N bit rate equivalent to that of the ⁇ modulator whose operating frequency is M ⁇ N.
  • the TI accumulator 100 included in the ⁇ modulator 2 includes a series of full adders (hereinafter, referred to as “FA”) 300 (300a1, 300a2,...) Equal in number to the parallel processing number N. .., 300 aN).
  • the calculation time of calculation performed by one FA depends on the device characteristics (mainly frequency characteristics) of the devices constituting the FA. Therefore, when a device constituting the FA is determined in the TI accumulator 100, the maximum operating frequency M corresponding to the device characteristics is determined at that time.
  • the TI accumulator 100 since N parallel processing is not performed correctly unless it is completed within the time indicated by the reciprocal of the maximum operating frequency M, when the maximum operating frequency M is determined, the number of parallel processes N and FA N is determined.
  • the maximum operating frequency M and the parallel processing number N have a trade-off relationship. Due to this trade-off, even if the FA is configured using a device capable of high-speed operation in the TI accumulator 100 and the maximum operating frequency M is increased, the number of parallel processes N is reduced accordingly, and the maximum bit rate is limited. Is done. Therefore, even if the TI accumulator 100 is used, the speeding up of the operation of the ⁇ modulator 2 is limited by the trade-off relationship between the maximum operating frequency M and the parallel processing number N. Therefore, it is generally difficult to increase the operation speed of the ⁇ modulator 2.
  • the present invention provides a ⁇ modulator that can perform ⁇ modulation at high speed in a transmitter.
  • the delta-sigma modulator is a delta-sigma modulator using a plurality of integrators
  • the integrator includes a plurality of adder sequences each consisting of a plurality of adders connected in series.
  • the first adder row that is the first stage of the plurality of stages is fed back as a result of the second adder train that is the final stage of the plurality of stages, and is supplied to the plurality of adders of the first adder train Are processed and supplied to the second adder train.
  • the transmitter includes the above-described ⁇ modulator.
  • the integrator includes a plurality of adder rows each consisting of a plurality of adders connected in series, and the plurality of adders are input to the first adder row that is the first stage of the plurality of stages.
  • the result of the second adder row which is the final stage of the stage is fed back, and the input supplied to the plurality of adders of the first adder row is processed and supplied to the second adder row.
  • ⁇ modulation can be performed at high speed in the transmitter.
  • the figure which shows the structure of the digital transmitter by 1st embodiment of this invention The figure which shows the structure of the delta-sigma modulator by this embodiment.
  • the figure which shows the structure of a related delta-sigma modulator The figure which shows the structure of a related TI accumulator.
  • the transmitter 1 includes a baseband signal generator 10, a ⁇ modulator 20, a class D power amplifier 30, a bandpass filter 40, and an antenna 50.
  • the output of the baseband signal generator 10 is connected to the input of the ⁇ modulator 20.
  • the output of the ⁇ modulator 20 is connected to the input of the class D power amplifier 30.
  • the output of the class D power amplifier 30 is connected to the input of the bandpass filter 40.
  • the output of the band pass filter 40 is connected to the antenna 50.
  • the baseband signal generator 10 generates a baseband I signal and a Q signal that is 90 degrees out of phase with the I signal.
  • the baseband signal generation unit 10 transmits the generated I signal and Q signal to the ⁇ modulator 20.
  • the ⁇ modulator 20 receives the I signal and the Q signal from the baseband signal generator 10.
  • the ⁇ modulator 20 ⁇ modulates the received I signal and Q signal, and converts them into a binary pulse train.
  • the ⁇ modulator 20 transmits the converted binary pulse train to the class D power amplifier 30.
  • the class D power amplifier 30 receives a binary pulse train from the ⁇ modulator 20.
  • the class D power amplifier 30 amplifies the received binary pulse train while maintaining the pulse train pattern.
  • the class D power amplifier 30 transmits the amplified binary pulse train to the band pass filter 40.
  • the band pass filter 40 passes the binary pulse train transmitted from the class D power amplifier 30.
  • the band pass filter 40 removes low frequency components and high frequency components other than the desired band (near the carrier frequency fc) included in the binary pulse train, and generates an amplified RF signal of the carrier frequency fc.
  • the RF signal having the carrier frequency fc generated by the bandpass filter 40 is transmitted from the bandpass filter 40 to the antenna 50.
  • the antenna 50 transmits the RF signal of the carrier frequency fc transmitted from the band pass filter 40 to the outside of the transmitter 1.
  • the ⁇ modulator 20 according to the present embodiment will be described.
  • the ⁇ modulator 20 according to the present embodiment includes TI accumulators (integrators) 200 (200a1, 200a2, 200a3,...) Having the same number as the bit accuracy of the input signal.
  • the delta-sigma modulator 20 shown in FIG. 2 has shown the example in case the bit precision of an input signal is 16 bits.
  • the ⁇ modulator 20 shown in FIG. 2 is a ⁇ modulator in which each of the TI accumulators 100a1 to 100a16 in the ⁇ modulator 2 shown in FIG. 16 is replaced with each of the TI accumulators 200a1 to 200a16.
  • the digit division input signal input to the TI accumulators 200a1 to 200a16 generated by the ⁇ modulator 20 will be described.
  • the digit division input signal according to the present embodiment is an offset binary which is an unsigned signal. The most significant bit is a signal corresponding to the largest value.
  • the bit rate of the digit-divided input signal needs to be matched with M ⁇ N that is the operating frequency of the ⁇ modulator 20.
  • the bit rate of the input signal to the ⁇ modulator 20 is M
  • the digit-division input signal is generated by the following two methods. In order to simplify the explanation, referring to simplify the explanation, referring to simplify the explanation, referring to simplify the explanation, referring to simplify the explanation, referring to simplify the explanation, referring to simplify the explanation, referring to simplify the explanation, referring to simplify the explanation, referring to FIG. 3 and FIG. 4, the bit accuracy of the input signal to the ⁇ modulator 20 is 4 bits (16 bits in FIG.
  • the bit rate is M (the effect of the delta-sigma modulator 20 according to the embodiment of the present invention can ultimately make the operating frequency YM Y times as shown in FIG. 2), and the parallel processing number N is 3.
  • the digit division input signal will be described as an example.
  • the first method of generating the digit-divided input signal is a method of oversampling the input signal to the ⁇ modulator 20 of the bit rate M to M ⁇ N by performing N-fold zero-order hold.
  • the N-fold zero-order hold circuit holds the value of the signal input to the ⁇ modulator 20 within the time indicated by the reciprocal of the bit rate M
  • the sampling circuit In this method, a digit-division input signal is generated by sampling the value of a signal held within a time indicated by the reciprocal of M N times.
  • the N-fold zero-order hold circuit is an inverse of the bit rate M as shown in FIG.
  • the signal value of 0.625 is held within the indicated time, and the sampling circuit samples three times within the time indicated by the reciprocal of the bit rate M to generate a digit-division input signal of “1010” in all three times.
  • a second method for generating a digit-divided input signal is a method for generating a digit-divided input signal that is upsampled by a FIR (Finite Impulse Response) filter and oversampled to M ⁇ N by an oversampling circuit.
  • the FIR filter up-samples the input signal to the ⁇ modulator 20 having the bit rate M by N times within the time indicated by the reciprocal of the bit rate M, thereby performing digit division input.
  • a method for generating a signal For example, when the parallel processing number N is 3, as shown in FIG.
  • the FIR filter up-samples 3 times within the time indicated by the reciprocal of the bit rate M, and becomes 0.625, 0.6875, 0.625.
  • Digit-division input signals of “1010”, “1011”, and “1010” are generated from the signal of the value.
  • a circuit for generating a digit-division input signal using an FIR filter is a circuit as shown in FIG.
  • the signal interpolation unit in FIG. 5 includes a functional unit that performs processing equivalent to that of the FIR filter and the oversampling circuit illustrated in FIG. 4, and is an offset binary (unsigned) generated by the signal generation unit using the functional unit.
  • the sample rate M signal is up-sampled N times and converted to a sample rate M ⁇ N.
  • the signal combining / digit dividing unit combines the converted signals every N samples, and then divides the signals into one block and then divides each digit to obtain the operating frequency M from the least significant bit LSB0 to the most significant bit LSB15.
  • the signal LSB1, LSB2,..., LSB15 output from the signal combining / digit dividing unit has a delay corresponding to the latency generated in the TI accumulator for each digit. Add to the input by 29D.
  • the LSB delay amount of a certain digit is delayed by adding the latency generated by the TI accumulator one level lower in addition to the LSB delay corresponding to the one lower digit. (The example shown in FIG.
  • each TI accumulator realizes a synchronized operation in each digit, and finally, an output bit string of ⁇ modulation is obtained at the output of the most significant bit.
  • the TI accumulator 200 includes a first adder row 400a, a second adder row 400b, an input operation unit 500, and a plurality of D latches 600 (600a1 to 600aN, 600b, 600c1). ⁇ 600 cN).
  • the first adder row 400a includes K FAs 300a1 to 300aK.
  • the FA 300a1 receives the signal I1 obtained by delaying the 2-bit signal I1 ′ corresponding to the FA 300a1 among the first half inputs by the D latch 600c1.
  • the FA 300a1 receives the signal F1 obtained by delaying the sum bit DN output from the FA 300aN by the D latch 600b.
  • the FA 300a1 adds the input signal I1 and the signal F1, and calculates the sum bit D1 and the carry bit C1.
  • the FA 300a1 outputs the calculated sum bit D1 to the FA 300a2.
  • the FA 300a1 delays the calculated carry bit C1 via the D latch 600a1 and outputs the delayed bit C1 to the TI accumulator 200 that processes the signal of the bit higher by one than the TI accumulator 200.
  • the FA 300a1 of the TI accumulator 200a1 delays the calculated carry bit C1 through the D latch 600a1 and outputs it to the TI accumulator 200a2.
  • the FA 300a2 receives the signal I2 obtained by delaying the 2-bit signal I2 ′ corresponding to the FA 300a2 among the first half inputs by the D latch 600c2.
  • the FA 300a2 receives the sum bit D1 output from the FA 300a1.
  • the FA 300a2 adds the input signal I2 and the sum bit D1, and calculates the sum bit D2 and the carry bit C2.
  • the FA 300a2 outputs the calculated sum bit D2 to the FA 300a3.
  • the FA 300a2 delays the calculated carry bit C2 via the D latch 600a2, and outputs the delayed carry bit C2 to the TI accumulator 200 that processes the signal of the bit higher by one than the input TI accumulator 200.
  • the FA 300a (K-1) has a signal I () in which the 2-bit signal I (K-1) 'corresponding to the FA 300a (K-1) in the first half input is delayed by the D latch 600c (K-1). Enter K-1).
  • the FA 300a (K-1) receives the sum bit D (K-2) output from the FA 300a (K-2).
  • the FA 300a (K-1) adds the input signal I (K-1) and the sum bit D (K-2), and adds the sum bit D (K-1) and the carry bit C (K-1). Calculate.
  • the FA 300a (K-1) outputs the calculated sum bit D (K-1) to the FA 300aK.
  • the FA 300a (K-1) delays the calculated carry bit C (K-1) through the D latch 600a (K-1) so that it is one higher bit of the input signal than the own TI accumulator 200. Is output to the TI accumulator 200 for processing.
  • the FA 300aK receives the signal IK obtained by delaying the 2-bit signal IK ′ corresponding to the FA 300aK among the first half inputs by the D latch 600cK.
  • the FA 300aK receives the sum bit D (K-1) output from the FA 300a (K-1).
  • the FA 300aK adds the input signal IK and the sum bit D (K-1), and calculates the carry bit CK.
  • the FA 300aK delays the calculated carry bit CK through the D latch 600aK and outputs the delayed carry bit CK to the TI accumulator 200 that processes the signal of the bit higher by one than the input TI accumulator 200.
  • the input operation unit 500 includes a plurality of XORs (parity operation units) 501, XOR 502, and a D latch 503.
  • the plurality of XORs 501 simultaneously input the same input signals as the first half inputs I1 ′ to IK ′ input to the D latches 600c1 to 600cK, respectively.
  • the plurality of XORs 501 calculate an exclusive OR E1 ′ for the input first half inputs I1 ′ to IK ′.
  • the plurality of XORs 501 output the calculation result E1 ′ to the D latch 503.
  • the D latch 503 inputs the operation result E1 'from the plurality of XORs 501.
  • the D latch 503 outputs a signal E1 obtained by delaying the input operation result E1 'to the XOR 502.
  • the XOR 502 receives the signal E1 from the D latch 503.
  • the XOR 502 receives the signal F1 output from the D latch 600b.
  • the XOR 502 calculates an exclusive OR DK with respect to the input signal E1 and the signal F1.
  • the XOR 502 outputs the calculation result DK to the FA 300a (K + 1).
  • the second adder row 400b includes (NK) FAs 300a (K + 1) to 300aN.
  • the FA 300a (K + 1) receives the signal I (K + 1) obtained by delaying the 2-bit signal I (K + 1) ′ corresponding to the FA 300a (K + 1) among the latter half inputs by the D latch 600c (K + 1).
  • the FA 300a (K + 1) receives the signal DK from the XOR 502.
  • FA 300a (K + 1) adds input signal I (K + 1) and signal DK, and calculates sum bit D (K + 1) and carry bit C (K + 1).
  • FA 300a (K + 1) outputs the calculated sum bit D (K + 1) to FA 300a (K + 2). Further, the FA 300a (K + 1) delays the calculated carry bit C (K + 1) via the D latch 600a (K + 1), and processes the signal of the one bit higher than the input TI accumulator 200. It outputs to the accumulator 200.
  • the FA 300a (K + 2) receives the signal I (K + 2) obtained by delaying the 2-bit signal I (K + 2) ′ corresponding to the FA 300a (K + 2) among the latter half inputs by the D latch 600c (K + 2).
  • the FA 300a (K + 2) receives the sum bit D (K + 1) output from the FA 300a (K + 1).
  • the FA 300a (K + 2) adds the input signal I (K + 2) and the sum bit D (K + 1), and calculates the sum bit D (K + 2) and the carry bit C (K + 2).
  • FA 300a (K + 2) outputs the calculated sum bit D (K + 2) to FA 300a (K + 3). Further, the FA 300a (K + 2) delays the calculated carry bit C (K + 2) via the D latch 600a (K + 2), and processes the signal of the bit one bit higher than the input TI accumulator 200. It outputs to the accumulator 200.
  • the FA 300aN receives the signal IN obtained by delaying the 2-bit signal IN ′ corresponding to the FA 300aN among the latter half inputs by the D latch 600cN.
  • the FA 300aN receives the sum bit D (N-1) output from the FA 300a (N-1).
  • the FA 300aN adds the input signal IN and the sum bit D (N-1), and calculates the sum bit DN and the carry bit CN.
  • the FA 300aN delays the calculated sum bit DN via the D latch 600b, and outputs it to the FA 300a1 and the XOR 502.
  • the FA 300aN also delays the calculated carry bit CN via the D latch 600aN and outputs the delayed carry bit CN to the TI accumulator 200 that processes the signal of the bit one bit higher than the input TI accumulator 200.
  • the input operation unit 500 performs an operation equivalent to the operation performed by the first adder sequence 400a for the first half input.
  • the TI accumulator 200 completes the calculations for the first half inputs I1 ′ to IK ′ at the timing one clock earlier than the second adder string 400b in the input calculation unit 500.
  • the TI accumulator 200 calculates the first half inputs I1 to IK by the input calculation unit 500 and the calculations for the second half inputs I (K + 1) to IN by the second adder string 400b at the next and subsequent clock input timings. In parallel.
  • the calculation time for one adder string 400a and the calculation time for the second adder string 400b are substantially the same. Further, since the number of parallel processes in each of the first adder row 400a and the second adder row 400b is N ⁇ 2, the maximum operating frequency in the TI accumulator 200 is approximately twice the maximum frequency in the TI accumulator 100, that is, 2M. On the other hand, since the first adder train 400a and the second adder train 400b perform parallel processing, N parallel processing can be completed within the time indicated by the reciprocal of the maximum operating frequency 2M.
  • the input calculation unit 500 is configured as described below with reference to FIG. As shown in FIG. 7, the processing performed by the first half FAs 300a1 to 300aK is divided into N FAs 300a1 to 300aN provided in the TI accumulator 100 shown in FIG. In this case, the exclusive OR of the first half input is calculated using the feature of FA calculation that the result does not change whether the calculation is performed on the feedback signal F1 first or later, and the calculation result and the feedback signal It can be replaced with a process of calculating an exclusive OR with. However, the input operation unit 500 uses the D latch 503 and the D latch 600 to correct the operation timing and the output timing of the operation result.
  • the first half input and the second half input in the TI accumulator 200 are N 1-bit signals input from the digit-divided input signal and a signal of one lower bit of the input signal of the ⁇ modulator 20 than the own TI accumulator 200.
  • the N-bit signals output from the TI accumulator 200 to be processed are divided into two N sets each and the order is determined in advance for each set.
  • the 1st to Kth order signals are input as the first half
  • the K + 1 to Nth order signals are input as the second half
  • the first 1-bit signal of the most significant bit (the first signal “1” for 1/2 in FIG. 3), and the TI.
  • This is a 2-bit signal obtained by combining the carry bit C1 calculated by the FA 300a1 in the accumulator 200a15 with the 1-bit signal delayed by the D latch 600a1.
  • the TI accumulator 200 in the ⁇ modulator 20 included in the transmitter 1 according to the first embodiment of the present invention has been described above.
  • the above-described TI accumulator 200 includes a first adder row 400a and a second adder row 400b each having a plurality of adders connected in series.
  • the result of the second adder row 400b is expressed as the first adder row 400a.
  • the serializer in the ⁇ modulator 20 performs parallel-serial conversion on the N-bit output of the most significant bit 200a16 having an operating frequency of 2M, and bundles and outputs the result in a 1-bit string having a bit rate of 2M ⁇ N.
  • the ⁇ modulator 20 included in the transmitter 1 can realize a 2M ⁇ N bit rate equivalent to a ⁇ M modulator having an operating frequency of 2M ⁇ N, and can perform ⁇ modulation at high speed.
  • the transmitter 1 is similar to the transmitter 1 according to the first embodiment of the present invention illustrated in FIG. 1, and includes a baseband signal generator 10, a ⁇ modulator 20, a class D power amplifier 30, and the like. A band-pass filter 40 and an antenna 50.
  • the ⁇ modulator 20 according to this embodiment includes the same number of TI accumulators 200 (200a1, 200a2, 200a3,...) As the bit accuracy of the input signal. .
  • the TI accumulator 200 according to the present embodiment is different in connection between the TI accumulator 200 according to the first embodiment and the D latches 503 and 600b.
  • the TI accumulator 200 includes a first adder string 400a, a second adder string 400b, an input arithmetic unit 500, and a plurality of D latches 600 (600a1 to 600aN, 600b, 600c1 to 600cN).
  • the input operation unit 500 includes a plurality of XORs 501, XORs 502, and D latches 503.
  • the plurality of XORs 501 simultaneously input the same input signals as the first half inputs I1 ′ to IK ′ input to the D latches 600c1 to 600cK, respectively.
  • the plurality of XORs 501 calculate an exclusive OR E1 ′ for the input first half inputs I1 ′ to IK ′.
  • the plurality of XORs 501 output the calculation result E1 ′ to the XOR 502.
  • the XOR 502 receives the signal E1 ′ from the plurality of XORs 501.
  • the XOR 502 receives the signal DN output from the FA 300aN.
  • the XOR 502 calculates an exclusive OR DK ′ for the input signal E1 ′ and the signal DN.
  • the XOR 502 outputs the operation result DK ′ to the D latch 503.
  • the D latch 503 inputs the operation result DK ′ from the XOR 502.
  • the D latch 503 outputs a signal DK obtained by delaying the input calculation result DK ′ to the FA 300 a (K + 1).
  • the FA 300a (K + 1) receives the signal I (K + 1) obtained by delaying the 2-bit signal I (K + 1) ′ corresponding to the FA 300a (K + 1) among the latter half inputs by the D latch 600c (K + 1).
  • the FA 300 a (K + 1) receives the signal DK from the D latch 503.
  • FA 300a (K + 1) adds input signal I (K + 1) and signal DK, and calculates sum bit D (K + 1) and carry bit C (K + 1).
  • FA 300a (K + 1) outputs the calculated sum bit D (K + 1) to FA 300a (K + 2). Further, the FA 300a (K + 1) delays the calculated carry bit C (K + 1) via the D latch 600a (K + 1), and processes the signal of the one bit higher than the input TI accumulator 200. It outputs to the accumulator 200.
  • the FA 300aN receives the signal IN obtained by delaying the 2-bit signal IN ′ corresponding to the FA 300aN among the latter half inputs by the D latch 600cN.
  • the FA 300aN receives the sum bit D (N-1) output from the FA 300a (N-1).
  • the FA 300aN adds the input signal IN and the sum bit D (N-1), and calculates the sum bit DN and the carry bit CN.
  • the FA 300aN outputs the calculated sum bit DN to the XOR 502 and the D latch 600b.
  • the FA 300aN also delays the calculated carry bit CN via the D latch 600aN and outputs the delayed carry bit CN to the TI accumulator 200 that processes the signal of the bit one bit higher than the input TI accumulator 200.
  • the D latch 600b receives the sum bit DN from the FA 300aN.
  • the D latch 600b outputs a signal F1 obtained by delaying the input sum bit DN to the FA 300a1.
  • the FA 300a1 receives the signal I1 obtained by delaying the 2-bit signal I1 ′ corresponding to the FA 300a1 among the first half inputs by the D latch 600c1.
  • the FA 300a1 receives the signal F1 from the D latch 600b.
  • the FA 300a1 adds the input signal I1 and the signal F1, and calculates the sum bit D1 and the carry bit C1.
  • the FA 300a1 outputs the calculated sum bit D1 to the FA 300a2.
  • the FA 300a1 delays the calculated carry bit C1 via the D latch 600a1 and outputs the delayed bit C1 to the TI accumulator 200 that processes the signal of the bit higher by one than the TI accumulator 200.
  • the FA 300a1 of the TI accumulator 200a1 delays the calculated carry bit C1 through the D latch 600a1 and outputs it to the TI accumulator 200a2.
  • the TI accumulator 200 completes the calculations for the first half inputs I1 'to IK' at the timing one clock earlier than the second adder string 400b in the input calculation unit 500.
  • the TI accumulator 200 calculates the first half inputs I1 to IK by the input calculation unit 500 and the calculations for the second half inputs I (K + 1) to IN by the second adder string 400b at the next and subsequent clock input timings. In parallel.
  • the TI accumulator 200 in the ⁇ modulator 20 provided in the transmitter 1 according to the second embodiment of the present invention has been described above.
  • the above-described TI accumulator 200 includes a first adder row 400a and a second adder row 400b each having a plurality of adders connected in series.
  • the result of the second adder row 400b is expressed as the first adder row 400a.
  • the ⁇ modulator 20 included in the transmitter 1 can perform ⁇ modulation at high speed.
  • the transmitter 1 according to this embodiment is similar to the transmitter 1 according to the first embodiment of the present invention illustrated in FIG. 1, and includes a baseband signal generator 10, a ⁇ modulator 20, a class D power amplifier 30, and the like. A band-pass filter 40 and an antenna 50.
  • the ⁇ modulator 20 according to this embodiment includes the same number of TI accumulators 200 (200a1, 200a2, 200a3,...) As the bit accuracy of the input signal. .
  • the TI accumulator 200 according to the present embodiment is different from the TI accumulator 200 according to the first embodiment.
  • the TI accumulator 200 includes a first adder row 400a, a second adder row 400b, a third adder row 400c, a first input calculation unit 500a, And a plurality of D latches 600 (600a1 to 600aN, 600b, 600c1 to 600cN, 600d1 to 600dN).
  • the first adder row 400a includes K FAs 300a1 to 300aK.
  • the FA 300a1 receives the signal I1 delayed by the D latch 600c1 after the 2-bit signal I1 ′′ corresponding to the FA 300a1 among the first half inputs is delayed by the D latch 600d1 (signal I1 ′).
  • the FA 300a1 receives the signal F1 obtained by delaying the sum bit DN output from the FA 300aN by the D latch 600b.
  • the FA 300a1 adds the input signal I1 and the signal F1, and calculates the sum bit D1 and the carry bit C1.
  • the FA 300a1 outputs the calculated sum bit D1 to the FA 300a2.
  • the FA 300a1 delays the calculated carry bit C1 via the D latch 600a1 and outputs the delayed bit C1 to the TI accumulator 200 that processes the signal of the bit higher by one than the TI accumulator 200.
  • the FA 300a2 receives the signal I2 delayed by the D latch 600c2 from the two-bit signal I2 ′′ corresponding to the FA 300a2 among the first half inputs by the D latch 600d2 (signal I2 ′).
  • the FA 300a2 receives the sum bit D1 output from the FA 300a1.
  • the FA 300a2 adds the input signal I2 and the sum bit D1, and calculates the sum bit D2 and the carry bit C2.
  • the FA 300a2 outputs the calculated sum bit D2 to the FA 300a3.
  • the FA 300a2 delays the calculated carry bit C2 via the D latch 600a2, and outputs the delayed carry bit C2 to the TI accumulator 200 that processes the signal of the bit higher by one than the input TI accumulator 200.
  • the 2-bit signal I (K-1) '' corresponding to the FA 300a (K-1) among the first half inputs is delayed by the D latch 600d (K-1) (signal I (K-1)). -1) ′) and the signal I (K ⁇ 1) delayed by the D latch 600c (K ⁇ 1) is input.
  • the FA 300a (K-1) receives the sum bit D (K-2) output from the FA 300a (K-2).
  • the FA 300a (K-1) adds the input signal I (K-1) and the sum bit D (K-2), and adds the sum bit D (K-1) and the carry bit C (K-1). Calculate.
  • the FA 300a (K-1) outputs the calculated sum bit D (K-1) to the FA 300aK.
  • the FA 300a (K-1) delays the calculated carry bit C (K-1) through the D latch 600a (K-1) so that it is one higher bit of the input signal than the own TI accumulator 200. Is output to the TI accumulator 200 for processing.
  • the FA 300aK receives the signal IK delayed by the D latch 600cK and the 2-bit signal IK '' corresponding to the FA 300aK of the first half input delayed by the D latch 600dK (signal IK ').
  • the FA 300aK receives the sum bit D (K-1) output from the FA 300a (K-1).
  • the FA 300aK adds the input signal IK and the sum bit D (K-1), and calculates the carry bit CK.
  • the FA 300aK delays the calculated carry bit CK through the D latch 600aK and outputs the delayed carry bit CK to the TI accumulator 200 that processes the signal of the bit higher by one than the input TI accumulator 200.
  • the first input operation unit 500a includes a plurality of XORs 501a, XORs 502a, D latches 503a1, and D latches 503a2.
  • the plurality of XORs 501a simultaneously input the same input signals as the first half inputs I1 ′′ to IK ′′ input to the D latches 600d1 to 600dK, respectively.
  • the plurality of XORs 501a calculate an exclusive OR G1 ′′ for the input first half inputs I1 ′′ to IK ′′.
  • the plurality of XORs 501a output the calculation result G1 ′′ to the D latch 503a1.
  • the D latch 503a1 receives the operation result G1 ′′ from the plurality of XORs 503a.
  • the D latch 503a1 outputs a signal G1 'obtained by delaying the input calculation result G1 "to the D latch 503a2 and the second input calculation unit 500b.
  • the D latch 503a2 receives the signal G1 'from the D latch 503a1.
  • the D latch 503a2 outputs a signal G1 obtained by delaying the input signal G1 'to the XOR 502a.
  • the XOR 502a receives the signal G1 from the D latch 503a2.
  • the XOR 502a receives the signal F1 obtained by delaying the sum bit DN output from the FA 300aN by the D latch 600b.
  • the XOR 502a calculates an exclusive OR DK with respect to the input signal G1 and signal F1.
  • the XOR 502a outputs the calculation result DK to the FA 300a (K + 1).
  • the third adder row 400c includes (L ⁇ K) FAs 300a (K + 1) to 300aL.
  • the 2-bit signal I (K + 1) ′′ corresponding to the FA300a (K + 1) among the midboard inputs is delayed by the D latch 600d (K + 1) (signal I (K + 1) ′), and further the D latch The signal I (K + 1) delayed by 600c (K + 1) is input.
  • the FA 300a (K + 1) receives the signal DK from the XOR 502a.
  • FA 300a (K + 1) adds input signal I (K + 1) and signal DK, and calculates sum bit D (K + 1) and carry bit C (K + 1).
  • FA 300a (K + 1) outputs the calculated sum bit D (K + 1) to FA 300a (K + 2). Further, the FA 300a (K + 1) delays the calculated carry bit C (K + 1) via the D latch 600a (K + 1), and processes the signal of the one bit higher than the input TI accumulator 200. It outputs to the accumulator 200.
  • the 2-bit signal I (L-1) '' corresponding to the FA300a (L-1) among the midboard inputs is delayed by the D latch 600d (L-1) (signal I (L-1) -1) ′) and the signal I (L ⁇ 1) delayed by the D latch 600c (L ⁇ 1) is input.
  • the FA 300a (L-1) receives the sum bit D (L-2) output from the FA 300a (L-2).
  • the FA 300a (L-1) adds the input signal I (L-1) and the sum bit D (L-2), and adds the sum bit D (L-1) and the carry bit C (L-1). Calculate.
  • FA 300a (L-1) outputs the calculated sum bit D (L-1) to FA 300aL.
  • the FA 300a (L-1) delays the calculated carry bit C (L-1) via the D latch 600a (L-1) so that it is one higher bit of the input signal than the own TI accumulator 200. Is output to the TI accumulator 200 for processing.
  • the FA 300aL receives a signal IL delayed by the D latch 600dL (signal IL ′), which is a 2-bit signal IL ′′ corresponding to the FA 300aL among the middle inputs, and further delayed by the D latch 600cL.
  • the FA 300aL receives the sum bit D (L-1) output from the FA 300a (L-1).
  • the FA 300aL adds the input signal IL and the sum bit D (L-1), and calculates the carry bit CL.
  • the FA 300aL delays the calculated carry bit CL via the D latch 600aL, and outputs the delayed carry bit CL to the TI accumulator 200 that processes a signal of one bit higher than the input signal of the TI accumulator 200.
  • the second input operation unit 500b includes a plurality of XORs 501b, an XOR 502b, and a D latch 503b.
  • the plurality of XORs 501b simultaneously input the same input signals as the middle board inputs I (K + 1) ′ to IL ′ input to the D latches 600c1 to 600cL.
  • the plurality of XORs 501b calculate an exclusive OR G2 ′ for the input midboard inputs I (K + 1) ′ to IL ′.
  • the plurality of XORs 501b output the calculation result G2 ′ to the D latch 503b.
  • the D latch 503b inputs the operation result G2 'from the plurality of XORs 501b.
  • the D latch 503b outputs a signal G2 obtained by delaying the input calculation result G2 'to the XOR 502b.
  • the XOR 502b receives the signal G2 from the D latch 503b.
  • the XOR 502b receives the signal F1 obtained by delaying the sum bit DN output from the FA 300aN by the D latch 600b.
  • the XOR 502b calculates an exclusive logical sum DL for the input signal G2 and the signal F1.
  • the XOR 502b outputs the calculation result DL to the FA 300a (L + 1).
  • the second adder row 400b includes (N ⁇ L) FAs 300a (L + 1) to 300aN.
  • the 2-bit signal I (L + 1) '' corresponding to the FA 300a (L + 1) in the latter half input is delayed by the D latch 600d (L + 1) (signal I (L + 1) ′), and further, the D latch The signal I (L + 1) delayed by 600c (L + 1) is input.
  • the FA 300a (L + 1) receives the signal DL from the XOR 502b.
  • the FA 300a (L + 1) adds the input signal I (L + 1) and the signal DL, and calculates a sum bit D (L + 1) and a carry bit C (L + 1).
  • FA 300a (L + 1) outputs the calculated sum bit D (L + 1) to FA 300a (L + 2). Also, the FA 300a (L + 1) delays the calculated carry bit C (L + 1) via the D latch 600a (L + 1), and processes the signal of the bit one bit higher than the input TI accumulator 200. It outputs to the accumulator 200.
  • the 2-bit signal I (N-1) '' corresponding to the FA 300a (N-1) among the latter half inputs is delayed by the D latch 600d (N-1) (signal I (N-1 -1) ') and the signal I (N-1) delayed by the D latch 600c (N-1) is input.
  • the FA 300a (N-1) receives the sum bit D (N-2) output from the FA 300a (N-2).
  • the FA 300a (N-1) adds the input signal I (N-1) and the sum bit D (N-2), and adds the sum bit D (N-1) and the carry bit C (N-1). Calculate.
  • the FA 300a (N-1) outputs the calculated sum bit D (N-1) to the FA 300aN.
  • the FA 300a (N ⁇ 1) delays the calculated carry bit C (N ⁇ 1) through the D latch 600a (N ⁇ 1), and is one bit higher in the input signal than the own TI accumulator 200. Is output to the TI accumulator 200 for processing.
  • the FA 300aN receives a signal IN ′′ corresponding to the FA 300aN of the latter half input delayed by the D latch 600dN (signal IN ′) and further the signal IN delayed by the D latch 600cN.
  • the FA 300aN receives the sum bit D (N-1) output from the FA 300a (N-1).
  • the FA 300aN adds the input signal IN and the sum bit D (N-1), and calculates the sum bit DN and the carry bit CN.
  • the FA 300aN delays the calculated sum bit DN via the D latch 600b and outputs the delayed sum bit DN to each of the FA 300a1, XOR 502a, and XOR 502b.
  • the FA 300aN also delays the calculated carry bit CN via the D latch 600aN and outputs the delayed carry bit CN to the TI accumulator 200 that processes the signal of the bit one bit higher than the input TI accumulator 200.
  • the first input calculation unit 500a performs a calculation equivalent to the calculation performed by the first adder string 400a for the first half input.
  • the second input calculation unit 500b performs a calculation equivalent to the calculation performed by the third adder row 400c for the midboard input.
  • the TI accumulator 200 completes the calculations for the middle board inputs I (K + 1) ′ to IL ′ at a timing one clock earlier than the second adder string 400b in the second input calculation unit 500b.
  • the first input calculation unit 500a completes the calculations for the first half inputs I1 ′ to IK ′ at a timing two clocks earlier than the second adder row 400b.
  • the TI accumulator 200 calculates the first half inputs I1 to IK by the first input calculation unit 500a and the middle input I (K + 1) to the second input calculation unit 500b at the timing of the clock input after three times.
  • the calculation for IL and the calculation for the second half inputs I (L + 1) to IN by the second adder string 400b are performed in parallel.
  • the number K of FAs included in the first adder row 400a, the number of FAs included in the second adder row 400b (NL), and the number of FAs included in the third adder row 400c (LK) ) are substantially the same.
  • the maximum operating frequency in the TI accumulator 200 is set to the maximum frequency in the TI accumulator 100. About 3 times, i.e. 3M.
  • N parallelism is performed within the time indicated by the reciprocal of the maximum operating frequency 3M. You can finish the process.
  • the configuration of the input calculation unit 500 is considered based on the following description of FIG.
  • the processing performed by the FAs 300a1 to 300aK in the first half includes the N FAs 300a1 to 300aN included in the TI accumulator 100 shown in FIG. 17, the FAs 300a1 to 300aK in the first half,
  • the exclusive OR of the first half input is calculated by using the characteristic of FA operation that the result does not change whether the operation on the feedback signal F1 is performed first or later.
  • the calculation can be replaced with a process of calculating an exclusive OR of the calculation result and the feedback signal.
  • the first input operation unit 500a and the second input operation unit 500b use the D latches 503a1, 503a2, 503b and the D latch 600 to correct the operation timing and the output timing of the operation result.
  • the TI accumulator 200 according to the third embodiment may change the connection of the D latches 503a2, 503b, and 600b as shown in FIG. That is, the D latch 503a2 may be connected to the subsequent stage of the XOR 502a, the D latch 503b may be connected to the subsequent stage of the XOR 502b, and the D latch 600b may be connected to a location that delays the signal F1 only with respect to the FA 300a1.
  • This change is based on the same idea as that of the TI accumulator 200 according to the second embodiment, in which the connection of the D latches 503 and 600b in the TI accumulator 200 according to the first embodiment is changed.
  • the TI accumulator 200 shown in FIG. 13 performs processing according to a time chart as shown in FIG.
  • the first half input, the middle board input, and the second half input in the TI accumulator 200 are N bit 1-bit signals input from the digit division input signal and one of the input signals of the ⁇ modulator 20 from the TI accumulator 200.
  • the N one-bit signals output from the TI accumulator 200 that processes the signal of the lower two bits are set to N sets of two, and the order is determined in advance for each set.
  • 1st to Kth order signals are input to the first half
  • K + 1 to Lth order signals are input to the middle panel
  • L + 1 to Nth order signals are input to the second half
  • inputs are input to the FA300 as 2-bit signals. Signal.
  • the TI accumulator 200 in the ⁇ modulator 20 provided in the transmitter 1 according to the third embodiment of the present invention has been described above.
  • the above-described TI accumulator 200 includes a first adder row 400a and a second adder row 400b each having a plurality of adders connected in series.
  • the result of the second adder row 400b is expressed as the first adder row 400a.
  • the ⁇ modulator 20 included in the transmitter 1 can perform ⁇ modulation at high speed.
  • the minimum configuration ⁇ modulator 20 of the present invention includes at least a plurality of integrators 200 as shown in FIG.
  • the integrator 200 includes at least a first adder row 201 and a second adder row 202.
  • the first adder row 201 has a plurality of adders connected in series.
  • the second adder row 202 has a plurality of adders connected in series.
  • the second adder string 202 is an adder string that feeds back the result of the logical operation of the second adder string 202 as an input to the first adder string 201.
  • the integrator 200 processes the input supplied in parallel to the plurality of adders of the first adder row 201 and supplies the processed input to the second adder row 202.
  • the ⁇ modulator 20 including the TI accumulator 200 according to the embodiment of the present invention includes two adder sequences corresponding to the first half input and the second half input, and 3 corresponding to the first half input, the middle panel input, and the second half input, respectively.
  • the case where two adder rows are provided has been described as an example.
  • the ⁇ modulator 20 including the TI accumulator 200 according to the embodiment of the present invention is not limited thereto.
  • the delta-sigma modulator 20 is configured such that when N adders receive (2N) 1-bit input signals and output N 1-bit signals, L pre-ordered adders , Divided into L pre-ordered input signals corresponding to the adder, and includes (L ⁇ 1) multiple XOR units 501 and (L ⁇ 1) XOR units 502. It may be. Also in this case, as described in the embodiment, the divided input signal is appropriately output using a delay circuit such as the D latch 600 so that L parallel processing can be accurately performed with an L-th clock signal at an appropriate timing. Be delayed.
  • An exclusive OR is logically calculated using a signal obtained by delaying the output of the first multiple XOR unit 501 by one clock.
  • the above-mentioned delta-sigma modulator 20 has a computer system inside.
  • the process described above is stored in a computer-readable recording medium in the form of a program, and the above process is performed by the computer reading and executing this program.
  • the computer-readable recording medium means a magnetic disk, a magneto-optical disk, a CD-ROM, a DVD-ROM, a semiconductor memory, or the like.
  • the computer program may be distributed to the computer via a communication line, and the computer that has received the distribution may execute the program.
  • the program may be for realizing a part of the functions described above. Furthermore, what can implement
  • ⁇ modulation can be performed at high speed.

Abstract

このΔΣ変調器は、複数の積分器を用いたΔΣ変調器であって、前記積分器は、それぞれ直列に接続された複数のアダーからなるアダー列を複数段備え、前記複数段の初段である第一のアダー列の入力として前記複数段の最終段である第二のアダー列の結果をフィードバックし、前記第一のアダー列の複数のアダーへ供給される入力を処理して前記第二のアダー列に供給する。

Description

ΔΣ変調器、送信機及び積分器
　本発明は、ΔΣ変調器、送信機及び積分器に関する。
　無線通信において、様々な周波数帯を有効に利用することが求められており、それに伴い、様々な周波数に対応する無線装置が求められている。送信機においては、固定周波数のみに対応可能なアナログ回路を、周波数に依存しないデジタル回路に置き換えた１ビットデジタル送信機が研究されている。
　特許文献１には、関連する技術として、無線通信を行う際に使用されるΔΣＤＡＣ（Ｄｉｇｉｔａｌ－ｔｏ－Ａｎａｌｏｇ　Ｃｏｎｖｅｒｔｅｒ）に関する技術が記載されている。
Ameya Bhide, Omid Esmailzadeh Najari, Behzad Mesgarzadeh , and Atila Alvandpour, "An 8-GS/s 200-MHz Bandwidth 68-mW ΔΣ DAC in 65-nm CMOS," IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS-II: EXPRESS BRIEFS, vol. 60, no. 7, pp. 387-391, JULY 2013.
　ところで、近年、無線通信において、キャリア周波数は高周波数帯に移行しており、ΔΣ変調の高速動作（高速ビットレート）の需要が高まっている。
　しかしながら、ΔΣ変調器の動作周波数は、例えば、ローパスΔΣ変調の場合には最大でキャリア周波数の２倍、エンベロープΔΣ変調の場合にはキャリア周波数と同一であり、一般的にはΔΣ変調の方式によらずキャリア周波数に比例する。
　そこで、図１６に示す積分器（図１６では、ＴＩ（Ｔｉｍｅ　Ｉｎｔｅｒｌｅａｖｅ）アキュムレータと記載）を用いたΔΣ変調器２が考案されている。
　ΔΣ変調器２は、入力信号のビット精度に応じた数のＴＩアキュムレータ１００（１００ａ１、１００ａ２、１００ａ３、・・・）を備える。例えば、１６ビット精度の入力信号である場合、ＴＩアキュムレータを用いたΔΣ変調器２は、入力信号のビット精度と同一数の１６個のＴＩアキュムレータ１００ａ１～１００ａ１６を備える。ΔΣ変調器２において、ＴＩアキュムレータ１００ａ１６は、入力信号の最上位ビットの処理を行う。ＴＩアキュムレータ１００ａ１５は、ＴＩアキュムレータ１００ａ１６よりも入力信号の１つ下位のビットの処理を行う。ＴＩアキュムレータは、符号において１００ａの後に続く数が１つ小さくなる毎に、入力信号の１つ下位のビットの処理を行う。そして、ＴＩアキュムレータ１００ａ１は、入力信号の最下位ビットの処理を行う。ＴＩアキュムレータ１００ａ１～１００ａ１６のそれぞれは、動作周波数Ｍで動作し、桁分割入力信号のうちのＮビット（詳細は後述）と、自ＴＩアキュムレータの下位のＴＩアキュムレータの処理結果であるＮビットとを入力し、Ｎ並列の処理を行う。このように、ＴＩアキュムレータ１００を用いたΔΣ変調器２は、動作周波数がＭでありながら並列処理数をＮにする。
　ＴＩアキュムレータ１００を用いたΔΣ変調器２では、シリアライザが、動作周波数Ｍの最上位ビット１００ａ１６のＮビット出力をパラレルシリアル変換し、ビットレートＭ×Ｎの１ビット列に束ねて出力する。ΔΣ変調器２は、最終的に、動作周波数がＭ×ＮのΔΣ変調器と同等のＭ×Ｎのビットレートを実現する。
　ΔΣ変調器２が備えるＴＩアキュムレータ１００は、図１７に示すように、並列処理数Ｎに等しい数の直列に接続された全加算器（以下、「ＦＡ」と記載）３００（３００ａ１、３００ａ２、・・・、３００ａＮ）を備える。１つのＦＡが行う演算の演算時間は、ＦＡを構成するデバイスのデバイス特性（主に周波数特性）に依存する。そのため、ＴＩアキュムレータ１００において、ＦＡを構成するデバイスが決定されると、その時点でデバイス特性に応じた最大動作周波数Ｍが決まる。また、ＴＩアキュムレータ１００において、Ｎ並列の処理は最大動作周波数Ｍの逆数により示される時間内に完了しなければ正しく行われないため、最大動作周波数Ｍが決まると、並列処理数Ｎ及びＦＡの数Ｎが決まる。この場合、最大動作周波数Ｍの逆数により示される時間は、最大動作周波数Ｍが高くなると短くなるため、最大動作周波数Ｍと並列処理数Ｎはトレードオフの関係にある。このトレードオフの関係により、ＴＩアキュムレータ１００において、高速動作可能なデバイスを用いてＦＡを構成し、最大動作周波数Ｍを高くしても、その分並列処理数Ｎが減少し、最大ビットレートは制限される。
　したがって、ΔΣ変調器２の動作の高速化は、ＴＩアキュムレータ１００を用いた場合であっても、最大動作周波数Ｍと並列処理数Ｎとの間のトレードオフの関係により制限される。そのため、ΔΣ変調器２の動作の高速化は、一般的に、困難である。
　本発明は、送信機において、高速にΔΣ変調を行うことができるΔΣ変調器を提供する。
　本発明の第１の態様によれば、ΔΣ変調器は、複数の積分器を用いたΔΣ変調器であって、前記積分器は、それぞれ直列に接続された複数のアダーからなるアダー列を複数段備え、前記複数段の初段である第一のアダー列の入力として前記複数段の最終段である第二のアダー列の結果をフィードバックし、前記第一のアダー列の複数のアダーへ供給される入力を処理して前記第二のアダー列に供給する。
　本発明の第２の態様によれば、送信機は、上述のΔΣ変調器を備える。
　本発明の第３の態様によれば、積分器は、それぞれ直列に接続された複数のアダーからなるアダー列を複数段備え、前記複数段の初段である第一のアダー列の入力として前記複数段の最終段である第二のアダー列の結果をフィードバックし、前記第一のアダー列の複数のアダーへ供給される入力を処理して前記第二のアダー列に供給する。
　上述のΔΣ変調器によれば、送信機において、高速にΔΣ変調を行うことができる。
本発明の第一の実施形態によるデジタル送信機の構成を示す図。 本実施形態によるΔΣ変調器の構成を示す図。 本実施形態による桁分割入力信号を説明するための第一の図。 本実施形態による桁分割入力信号を説明するための第二の図。 本実施形態による桁分割入力信号を生成する回路を示す図。 本実施形態によるＴＩアキュムレータの構成を示す図。 本実施形態による入力演算部を説明するための図。 本実施形態によるＴＩアキュムレータにおける前半入力及び後半入力を説明するための図。 本発明の第二の実施形態によるＴＩアキュムレータの構成を示す図。 本発明の第三の実施形態によるＴＩアキュムレータの構成を示す第一の図。 本実施形態によるＴＩアキュムレータのタイムチャートを示す第一の図。 本実施形態による入力演算部を説明するための図。 本実施形態によるＴＩアキュムレータの構成を示す第二の図。 本実施形態によるＴＩアキュムレータのタイムチャートを示す第二の図。 本発明の最小構成のΔΣ変調器の構成を示す図。 関連するΔΣ変調器の構成を示す図。 関連するＴＩアキュムレータの構成を示す図。
　以下、実施形態について図面を参照して説明する。
＜第一の実施形態＞
　本発明の第一の実施形態によるΔΣ変調器を含む送信機について説明する。
　本実施形態による送信機１は、図１に示すように、ベースバンド信号生成器１０と、ΔΣ変調器２０と、Ｄ級パワーアンプ３０と、バンドパスフィルタ４０と、アンテナ５０と、を備える。
　ベースバンド信号生成器１０の出力は、ΔΣ変調器２０の入力に接続されている。ΔΣ変調器２０の出力は、Ｄ級パワーアンプ３０の入力に接続されている。Ｄ級パワーアンプ３０の出力は、バンドパスフィルタ４０の入力に接続されている。バンドパスフィルタ４０の出力は、アンテナ５０に接続されている。
　ベースバンド信号生成器１０は、ベースバンドのＩ信号と、Ｉ信号と位相が９０度異なるＱ信号を生成する。ベースバンド信号生成部１０は、生成したＩ信号とＱ信号をΔΣ変調器２０に送信する。
　ΔΣ変調器２０は、ベースバンド信号生成器１０からＩ信号とＱ信号を受信する。ΔΣ変調器２０は、受信したＩ信号とＱ信号をΔΣ変調し、２値のパルス列に変換する。ΔΣ変調器２０は、変換後の２値のパルス列をＤ級パワーアンプ３０に送信する。
　Ｄ級パワーアンプ３０は、ΔΣ変調器２０から２値のパルス列を受信する。Ｄ級パワーアンプ３０は、受信した２値のパルス列をパルス列のパターンを保ったまま増幅する。Ｄ級パワーアンプ３０は、増幅した２値のパルス列をバンドパスフィルタ４０に送信する。
　バンドパスフィルタ４０は、Ｄ級パワーアンプ３０から送信された２値のパルス列を通過させる。バンドパスフィルタ４０は、２値のパルス列に含まれる所望帯域（キャリア周波数ｆｃ近傍）以外の低周波成分と高周波成分を除去し、増幅されたキャリア周波数ｆｃのＲＦ信号を生成する。バンドパスフィルタ４０が生成したキャリア周波数ｆｃのＲＦ信号は、バンドパスフィルタ４０からアンテナ５０に伝送される。
　アンテナ５０は、バンドパスフィルタ４０から伝送されたキャリア周波数ｆｃのＲＦ信号を送信機１の外部に送信する。
　本実施形態によるΔΣ変調器２０について説明する。
　本実施形態によるΔΣ変調器２０は、図２に示すように、入力信号のビット精度と同一の数のＴＩアキュムレータ（積分器）２００（２００ａ１、２００ａ２、２００ａ３、・・・）を備える。図２に示すΔΣ変調器２０は、入力信号のビット精度が１６ビットである場合の例を示している。図２に示すΔΣ変調器２０は、図１６で示したΔΣ変調器２におけるＴＩアキュムレータ１００ａ１～１００ａ１６のそれぞれをＴＩアキュムレータ２００ａ１～２００ａ１６のそれぞれに置き換えたΔΣ変調器である。
　ΔΣ変調器２０が生成するＴＩアキュムレータ２００ａ１～２００ａ１６に入力される桁分割入力信号について説明する。
　本実施形態による桁分割入力信号は、符号なし信号であるオフセットバイナリである。最上位ビットが一番大きな値に対応する信号である。桁分割入力信号のビットレートは、ΔΣ変調器２０の動作周波数であるＭ×Ｎに合わせる必要がある。
　ΔΣ変調器２０への入力信号のビットレートがＭである場合、例えば、以下に示す２つの方法で桁分割入力信号を生成する。
　なお、説明を簡単にするために、図３および図４を参照し、ΔΣ変調器２０への入力信号のビット精度が４ビット（図２では１６ビット）、ΔΣ変調器２０への入力信号のビットレートがＭ（本発明の実施形態によるΔΣ変調器２０の効果により、最終的には図２に示すようにＹ倍の動作周波数ＹＭにすることができる）、並列処理数Ｎが３であるものとして桁分割入力信号を説明する。
　桁分割入力信号を生成する１つ目の方法は、ビットレートＭのΔΣ変調器２０への入力信号をＮ倍０次ホールドを行うことで、Ｍ×Ｎにオーバーサンプリングする方法である。具体的には、１つ目の方法は、Ｎ倍０次ホールド回路がビットレートＭの逆数で示される時間内にΔΣ変調器２０へ入力された信号の値を保持し、サンプリング回路がビットレートＭの逆数で示される時間内に保持された信号の値をＮ回サンプリングして、桁分割入力信号を生成する方法である。例えば、並列処理数Ｎが３であり、ΔΣ変調器２０へ入力された信号の値が０．６２５である場合、図３に示すように、Ｎ倍０次ホールド回路がビットレートＭの逆数で示される時間内０．６２５の信号値を保持し、サンプリング回路がビットレートＭの逆数で示される時間内に３回サンプリングして、３回の何れも“１０１０”の桁分割入力信号を生成する。
　桁分割入力信号を生成する２つ目の方法は、ＦＩＲ（Ｆｉｎｉｔｅ　Ｉｍｐｕｌｓｅ　Ｒｅｓｐｏｎｓｅ）フィルタによってアップサンプルし、オーバーサンプリング回路によってＭ×Ｎにオーバーサンプルする桁分割入力信号を生成する方法である。具体的には、２つ目の方法は、ＦＩＲフィルタがビットレートＭのΔΣ変調器２０への入力信号をビットレートＭの逆数で示される時間内にＮ倍アップサンプルすることで、桁分割入力信号を生成する方法である。例えば、並列処理数Ｎが３である場合、図４に示すように、ＦＩＲフィルタがビットレートＭの逆数で示される時間内に３倍アップサンプルして０．６２５、０．６８７５、０．６２５の値の信号から“１０１０”、“１０１１”、“１０１０”の桁分割入力信号を生成する。
　なお、ＦＩＲフィルタを用いて桁分割入力信号を生成する回路は、図５に示すような回路である。
　図５における信号補間部は、図４で示したＦＩＲフィルタとオーバーサンプリング回路と同等の処理を行う機能部を備え、当該機能部を用いて、信号生成部で生成したオフセットバイナリ（符号なし）でサンプルレートＭの信号をＮ倍アップサンプルして、サンプルレートＭ×Ｎに変換する。信号結合・桁分割部は、変換後の信号を連続するＮサンプルごとに結合した後、１ブロックとした上で桁ごとに分割して、最下位ビットＬＳＢ０から最上位ビットＬＳＢ１５まで、動作周波数ＭのＮビット信号として出力する。
　信号結合・桁分割部から出力された信号ＬＳＢ１、ＬＳＢ２、・・・、ＬＳＢ１５は、桁ごとにＴＩアキュムレータで生じるレイテンシに相当する遅延を、Ｄラッチなどの遅延回路Ｄ、３Ｄ、・・・、２９Ｄにより入力に積算して加える。ある桁のＬＳＢの遅延量は、１つ下位の桁に相当するＬＳＢの遅延に加えて、１つ下位のＴＩアキュムレータで生じるレイテンシ分を加算して遅延させる。（図５で示されている例は、ＴＩアキュムレータ０のレイテンシが動作周波数Ｍの１クロック分、それ以外のＴＩアキュムレータのレイテンシが動作周波数Ｍの２クロック分の場合の例である。）
　これにより、各ＴＩアキュムレータは、各桁において同期の取れた演算を実現し、最終的に最上位ビットの出力において、ΔΣ変調の出力ビット列が得られる。
　本実施形態によるＴＩアキュムレータ２００について説明する。
　ＴＩアキュムレータ２００は、図６（ａ）に示すように、第一のアダー列４００ａと、第二のアダー列４００ｂと、入力演算部５００と、複数のＤラッチ６００（６００ａ１～６００ａＮ、６００ｂ、６００ｃ１～６００ｃＮ）と、を備える。
　第一のアダー列４００ａは、Ｋ個のＦＡ３００ａ１～３００ａＫを備える。
　ＦＡ３００ａ１は、前半入力のうちＦＡ３００ａ１に対応する２ビットの信号Ｉ１’がＤラッチ６００ｃ１により遅延した信号Ｉ１を入力する。また、ＦＡ３００ａ１は、ＦＡ３００ａＮの出力した和ビットＤＮがＤラッチ６００ｂにより遅延した信号Ｆ１を入力する。
　ＦＡ３００ａ１は、入力した信号Ｉ１と信号Ｆ１とを加算し、和ビットＤ１と繰り上げビットＣ１とを演算する。ＦＡ３００ａ１は、演算した和ビットＤ１をＦＡ３００ａ２に出力する。また、ＦＡ３００ａ１は、演算した繰り上がりビットＣ１をＤラッチ６００ａ１を介して遅延させて、自ＴＩアキュムレータ２００よりも入力信号の１つ上位ビットの信号を処理するＴＩアキュムレータ２００に出力する。例えば、ＴＩアキュムレータ２００ａ１のＦＡ３００ａ１は、演算した繰り上がりビットＣ１をＤラッチ６００ａ１を介して遅延させて、ＴＩアキュムレータ２００ａ２に出力する。
　ＦＡ３００ａ２は、前半入力のうちＦＡ３００ａ２に対応する２ビットの信号Ｉ２’がＤラッチ６００ｃ２により遅延した信号Ｉ２を入力する。また、ＦＡ３００ａ２は、ＦＡ３００ａ１の出力した和ビットＤ１を入力する。
　ＦＡ３００ａ２は、入力した信号Ｉ２と和ビットＤ１とを加算し、和ビットＤ２と繰り上げビットＣ２とを演算する。ＦＡ３００ａ２は、演算した和ビットＤ２をＦＡ３００ａ３に出力する。また、ＦＡ３００ａ２は、演算した繰り上がりビットＣ２をＤラッチ６００ａ２を介して遅延させて、自ＴＩアキュムレータ２００よりも入力信号の１つ上位ビットの信号を処理するＴＩアキュムレータ２００に出力する。
　同様に、ＦＡ３００ａ（Ｋ－１）は、前半入力のうちＦＡ３００ａ（Ｋ－１）に対応する２ビットの信号Ｉ（Ｋ－１）’がＤラッチ６００ｃ（Ｋ－１）により遅延した信号Ｉ（Ｋ－１）を入力する。また、ＦＡ３００ａ（Ｋ－１）は、ＦＡ３００ａ（Ｋ－２）の出力した和ビットＤ（Ｋ－２）を入力する。
　ＦＡ３００ａ（Ｋ－１）は、入力した信号Ｉ（Ｋ－１）と和ビットＤ（Ｋ－２）とを加算し、和ビットＤ（Ｋ－１）と繰り上げビットＣ（Ｋ－１）とを演算する。ＦＡ３００ａ（Ｋ－１）は、演算した和ビットＤ（Ｋ－１）をＦＡ３００ａＫに出力する。また、ＦＡ３００ａ（Ｋ－１）は、演算した繰り上がりビットＣ（Ｋ－１）をＤラッチ６００ａ（Ｋ－１）を介して遅延させて、自ＴＩアキュムレータ２００よりも入力信号の１つ上位ビットの信号を処理するＴＩアキュムレータ２００に出力する。
　ＦＡ３００ａＫは、前半入力のうちＦＡ３００ａＫに対応する２ビットの信号ＩＫ’がＤラッチ６００ｃＫにより遅延した信号ＩＫを入力する。また、ＦＡ３００ａＫは、ＦＡ３００ａ（Ｋ－１）の出力した和ビットＤ（Ｋ－１）を入力する。
　ＦＡ３００ａＫは、入力した信号ＩＫと和ビットＤ（Ｋ－１）とを加算し、繰り上げビットＣＫを演算する。ＦＡ３００ａＫは、演算した繰り上がりビットＣＫをＤラッチ６００ａＫを介して遅延させて、自ＴＩアキュムレータ２００よりも入力信号の１つ上位ビットの信号を処理するＴＩアキュムレータ２００に出力する。
　入力演算部５００は、複数ＸＯＲ（パリティ演算部）５０１と、ＸＯＲ５０２と、Ｄラッチ５０３と、を備える。
　複数ＸＯＲ５０１は、Ｄラッチ６００ｃ１～６００ｃＫのそれぞれに入力される前半入力Ｉ１’～ＩＫ’と同一の入力信号を同時に入力する。複数ＸＯＲ５０１は、入力した前半入力Ｉ１’～ＩＫ’に対して排他的論理和Ｅ１’を演算する。複数ＸＯＲ５０１は、演算結果Ｅ１’をＤラッチ５０３に出力する。
　Ｄラッチ５０３は、複数ＸＯＲ５０１から演算結果Ｅ１’を入力する。Ｄラッチ５０３は、入力した演算結果Ｅ１’を遅延させた信号Ｅ１をＸＯＲ５０２に出力する。
　ＸＯＲ５０２は、Ｄラッチ５０３から信号Ｅ１を入力する。また、ＸＯＲ５０２は、Ｄラッチ６００ｂが出力する信号Ｆ１を入力する。
　ＸＯＲ５０２は、入力した信号Ｅ１と信号Ｆ１とに対して排他的論理和ＤＫを演算する。ＸＯＲ５０２は、演算結果ＤＫをＦＡ３００ａ（Ｋ＋１）に出力する。
　第二のアダー列４００ｂは、（Ｎ－Ｋ）個のＦＡ３００ａ（Ｋ＋１）～３００ａＮを備える。
　ＦＡ３００ａ（Ｋ＋１）は、後半入力のうちＦＡ３００ａ（Ｋ＋１）に対応する２ビットの信号Ｉ（Ｋ＋１）’がＤラッチ６００ｃ（Ｋ＋１）により遅延した信号Ｉ（Ｋ＋１）を入力する。また、ＦＡ３００ａ（Ｋ＋１）は、ＸＯＲ５０２から信号ＤＫを入力する。
　ＦＡ３００ａ（Ｋ＋１）は、入力した信号Ｉ（Ｋ＋１）と信号ＤＫとを加算し、和ビットＤ（Ｋ＋１）と繰り上げビットＣ（Ｋ＋１）とを演算する。ＦＡ３００ａ（Ｋ＋１）は、演算した和ビットＤ（Ｋ＋１）をＦＡ３００ａ（Ｋ＋２）に出力する。また、ＦＡ３００ａ（Ｋ＋１）は、演算した繰り上がりビットＣ（Ｋ＋１）をＤラッチ６００ａ（Ｋ＋１）を介して遅延させて、自ＴＩアキュムレータ２００よりも入力信号の１つ上位ビットの信号を処理するＴＩアキュムレータ２００に出力する。
　ＦＡ３００ａ（Ｋ＋２）は、後半入力のうちＦＡ３００ａ（Ｋ＋２）に対応する２ビットの信号Ｉ（Ｋ＋２）’がＤラッチ６００ｃ（Ｋ＋２）により遅延した信号Ｉ（Ｋ＋２）を入力する。また、ＦＡ３００ａ（Ｋ＋２）は、ＦＡ３００ａ（Ｋ＋１）の出力した和ビットＤ（Ｋ＋１）を入力する。
　ＦＡ３００ａ（Ｋ＋２）は、入力した信号Ｉ（Ｋ＋２）と和ビットＤ（Ｋ＋１）とを加算し、和ビットＤ（Ｋ＋２）と繰り上げビットＣ（Ｋ＋２）とを演算する。ＦＡ３００ａ（Ｋ＋２）は、演算した和ビットＤ（Ｋ＋２）をＦＡ３００ａ（Ｋ＋３）に出力する。また、ＦＡ３００ａ（Ｋ＋２）は、演算した繰り上がりビットＣ（Ｋ＋２）をＤラッチ６００ａ（Ｋ＋２）を介して遅延させて、自ＴＩアキュムレータ２００よりも入力信号の１つ上位ビットの信号を処理するＴＩアキュムレータ２００に出力する。
　同様に、ＦＡ３００ａＮは、後半入力のうちＦＡ３００ａＮに対応する２ビットの信号ＩＮ’がＤラッチ６００ｃＮにより遅延した信号ＩＮを入力する。また、ＦＡ３００ａＮは、ＦＡ３００ａ（Ｎ－１）の出力した和ビットＤ（Ｎ－１）を入力する。
　ＦＡ３００ａＮは、入力した信号ＩＮと和ビットＤ（Ｎ－１）とを加算し、和ビットＤＮと繰り上げビットＣＮとを演算する。ＦＡ３００ａＮは、演算した和ビットＤＮをＤラッチ６００ｂを介して遅延させて、ＦＡ３００ａ１とＸＯＲ５０２に出力する。また、ＦＡ３００ａＮは、演算した繰り上がりビットＣＮをＤラッチ６００ａＮを介して遅延させて、自ＴＩアキュムレータ２００よりも入力信号の１つ上位ビットの信号を処理するＴＩアキュムレータ２００に出力する。
　入力演算部５００は、第一のアダー列４００ａが前半入力に対して行う演算と同等の演算を行う。
　ＴＩアキュムレータ２００は、図６（ｂ）に示すように、入力演算部５００で第二のアダー列４００ｂよりも１クロック早いタイミングで前半入力Ｉ１’～ＩＫ’についての演算を完了させる。そして、ＴＩアキュムレータ２００は、次回以降のクロック入力のタイミングで、入力演算部５００による前半入力Ｉ１～ＩＫについての演算と、第二のアダー列４００ｂによる後半入力Ｉ（Ｋ＋１）～ＩＮについての演算とを並行して行う。
　ＴＩアキュムレータ２００において、第一のアダー列４００ａが備えるＦＡの数Ｋと第二のアダー列４００ｂが備えるＦＡの数（Ｎ－Ｋ）とが等しい、すなわち、Ｋ＝Ｎ÷２である場合、第一のアダー列４００ａの演算時間と第二のアダー列４００ｂの演算時間とがほぼ同一となる。また、第一のアダー列４００ａと第二のアダー列４００ｂのそれぞれにおける並列処理数はＮ÷２であるため、ＴＩアキュムレータ２００における最大動作周波数をＴＩアキュムレータ１００における最大周波数の約２倍、すなわち、２Ｍにすることができる。その一方で、第一のアダー列４００ａと第二のアダー列４００ｂは、並列処理を行っているため、最大動作周波数２Ｍの逆数により示される時間内にＮ並列の処理を終えることができる。
　なお、入力演算部５００は、以下で図７について説明するように構成されている。
　前半のＦＡ３００ａ１～３００ａＫが行う処理は、図７に示すように、図１７で示したＴＩアキュムレータ１００が備えるＮ個のＦＡ３００ａ１～３００ａＮを前半のＦＡ３００ａ１～３００ａＫと後半のＦＡ３００ａ（Ｋ＋１）～３００ａＮに分割した場合、フィードバック信号Ｆ１についての演算を先に行っても後に行っても結果が変わらないというＦＡの演算の特徴を用いて、前半入力の排他的論理和を演算し、その演算結果とフィードバック信号との排他的論理和を演算する処理に置き換えることができる。
　ただし、入力演算部５００では、Ｄラッチ５０３やＤラッチ６００を用いて、演算タイミングや演算結果の出力タイミングを正しくしている。
　なお、ＴＩアキュムレータ２００における前半入力及び後半入力は、桁分割入力信号から入力されるＮ個の１ビット信号と、自ＴＩアキュムレータ２００よりもΔΣ変調器２０の入力信号の１つ下位ビットの信号を処理するＴＩアキュムレータ２００が出力するＮ個の１ビット信号とを２個ずつＮセットにし、セット毎に予め順序が決められた信号である。図８に示すように、アダー列の分割に合わせて、１～Ｋ番目の順番の信号を前半入力、Ｋ＋１～Ｎ番目の順番の信号を後半入力として、ＦＡ３００のそれぞれに２ビットの信号として入力される入力信号である。例えば、図２で示したＴＩアキュムレータ２００ａ１６におけるＦＡ３００ａ１に入力される信号は、最上位ビットの１番目の１ビットの信号（図３における１／２についての１番目の信号“１”）と、ＴＩアキュムレータ２００ａ１５におけるＦＡ３００ａ１が演算した繰り上がりビットＣ１をＤラッチ６００ａ１で遅延させた１ビットの信号とを組み合わせた２ビットの信号である。
　以上、本発明の第一の実施形態による送信機１が備えるΔΣ変調器２０におけるＴＩアキュムレータ２００について説明した。上述のＴＩアキュムレータ２００は、それぞれ直列に接続された複数のアダーを有する第一のアダー列４００ａ及び第二のアダー列４００ｂから構成され、第二のアダー列４００ｂの結果を第一のアダー列４００ａの入力としてフィードバックするアダー列を有し、第一のアダー列４００ａの複数のアダーへ並列に供給される入力を処理して第二のアダー列４００ｂに供給する。ΔΣ変調器２０におけるシリアライザは、動作周波数２Ｍの最上位ビット２００ａ１６のＮビット出力をパラレルシリアル変換し、ビットレート２Ｍ×Ｎの１ビット列に束ねて出力する。
　このようにすれば、送信機１が備えるΔΣ変調器２０は、動作周波数が２Ｍ×ＮのΔΣ変調器と同等の２Ｍ×Ｎのビットレートを実現し、高速にΔΣ変調を行うことができる。
＜第二の実施形態＞
　本発明の第二の実施形態によるΔΣ変調器を含む送信機について説明する。
　本実施形態による送信機１は、図１で示した本発明の第一の実施形態による送信機１と同様に、ベースバンド信号生成器１０と、ΔΣ変調器２０と、Ｄ級パワーアンプ３０と、バンドパスフィルタ４０と、アンテナ５０と、を備える。
　本実施形態によるΔΣ変調器２０は、第一の実施形態によるΔΣ変調器２０と同様に、入力信号のビット精度と同一の数のＴＩアキュムレータ２００（２００ａ１、２００ａ２、２００ａ３、・・・）を備える。
　ただし、本実施形態によるＴＩアキュムレータ２００は、第一の実施形態によるＴＩアキュムレータ２００とＤラッチ５０３、６００ｂの接続が異なる。
　本実施形態によるＴＩアキュムレータ２００は、図９に示すように、第一のアダー列４００ａと、第二のアダー列４００ｂと、入力演算部５００と、複数のＤラッチ６００（６００ａ１～６００ａＮ、６００ｂ、６００ｃ１～６００ｃＮ）と、を備える。
　入力演算部５００は、複数ＸＯＲ５０１と、ＸＯＲ５０２と、Ｄラッチ５０３と、を備える。
　複数ＸＯＲ５０１は、Ｄラッチ６００ｃ１～６００ｃＫのそれぞれに入力される前半入力Ｉ１’～ＩＫ’と同一の入力信号を同時に入力する。複数ＸＯＲ５０１は、入力した前半入力Ｉ１’～ＩＫ’に対して排他的論理和Ｅ１’を演算する。複数ＸＯＲ５０１は、演算結果Ｅ１’をＸＯＲ５０２に出力する。
　ＸＯＲ５０２は、複数ＸＯＲ５０１から信号Ｅ１’を入力する。また、ＸＯＲ５０２は、ＦＡ３００ａＮが出力する信号ＤＮを入力する。
　ＸＯＲ５０２は、入力した信号Ｅ１’と信号ＤＮとに対して排他的論理和ＤＫ’を演算する。ＸＯＲ５０２は、演算結果ＤＫ’をＤラッチ５０３に出力する。
　Ｄラッチ５０３は、ＸＯＲ５０２から演算結果ＤＫ’を入力する。Ｄラッチ５０３は、入力した演算結果ＤＫ’を遅延させた信号ＤＫをＦＡ３００ａ（Ｋ＋１）に出力する。
　ＦＡ３００ａ（Ｋ＋１）は、後半入力のうちＦＡ３００ａ（Ｋ＋１）に対応する２ビットの信号Ｉ（Ｋ＋１）’がＤラッチ６００ｃ（Ｋ＋１）により遅延した信号Ｉ（Ｋ＋１）を入力する。また、ＦＡ３００ａ（Ｋ＋１）は、Ｄラッチ５０３から信号ＤＫを入力する。
　ＦＡ３００ａ（Ｋ＋１）は、入力した信号Ｉ（Ｋ＋１）と信号ＤＫとを加算し、和ビットＤ（Ｋ＋１）と繰り上げビットＣ（Ｋ＋１）とを演算する。ＦＡ３００ａ（Ｋ＋１）は、演算した和ビットＤ（Ｋ＋１）をＦＡ３００ａ（Ｋ＋２）に出力する。また、ＦＡ３００ａ（Ｋ＋１）は、演算した繰り上がりビットＣ（Ｋ＋１）をＤラッチ６００ａ（Ｋ＋１）を介して遅延させて、自ＴＩアキュムレータ２００よりも入力信号の１つ上位ビットの信号を処理するＴＩアキュムレータ２００に出力する。
　同様に、ＦＡ３００ａＮは、後半入力のうちＦＡ３００ａＮに対応する２ビットの信号ＩＮ’がＤラッチ６００ｃＮにより遅延した信号ＩＮを入力する。また、ＦＡ３００ａＮは、ＦＡ３００ａ（Ｎ－１）の出力した和ビットＤ（Ｎ－１）を入力する。
　ＦＡ３００ａＮは、入力した信号ＩＮと和ビットＤ（Ｎ－１）とを加算し、和ビットＤＮと繰り上げビットＣＮとを演算する。ＦＡ３００ａＮは、演算した和ビットＤＮをＸＯＲ５０２とＤラッチ６００ｂに出力する。また、ＦＡ３００ａＮは、演算した繰り上がりビットＣＮをＤラッチ６００ａＮを介して遅延させて、自ＴＩアキュムレータ２００よりも入力信号の１つ上位ビットの信号を処理するＴＩアキュムレータ２００に出力する。
　Ｄラッチ６００ｂは、ＦＡ３００ａＮから和ビットＤＮを入力する。Ｄラッチ６００ｂは、入力した和ビットＤＮを遅延させた信号Ｆ１をＦＡ３００ａ１に出力する。
　ＦＡ３００ａ１は、前半入力のうちＦＡ３００ａ１に対応する２ビットの信号Ｉ１’がＤラッチ６００ｃ１により遅延した信号Ｉ１を入力する。また、ＦＡ３００ａ１は、Ｄラッチ６００ｂから信号Ｆ１を入力する。
　ＦＡ３００ａ１は、入力した信号Ｉ１と信号Ｆ１とを加算し、和ビットＤ１と繰り上げビットＣ１とを演算する。ＦＡ３００ａ１は、演算した和ビットＤ１をＦＡ３００ａ２に出力する。また、ＦＡ３００ａ１は、演算した繰り上がりビットＣ１をＤラッチ６００ａ１を介して遅延させて、自ＴＩアキュムレータ２００よりも入力信号の１つ上位ビットの信号を処理するＴＩアキュムレータ２００に出力する。例えば、ＴＩアキュムレータ２００ａ１のＦＡ３００ａ１は、演算した繰り上がりビットＣ１をＤラッチ６００ａ１を介して遅延させて、ＴＩアキュムレータ２００ａ２に出力する。
　ＴＩアキュムレータ２００は、図９に示すように、入力演算部５００で第二のアダー列４００ｂよりも１クロック早いタイミングで前半入力Ｉ１’～ＩＫ’についての演算を完了させる。そして、ＴＩアキュムレータ２００は、次回以降のクロック入力のタイミングで、入力演算部５００による前半入力Ｉ１～ＩＫについての演算と、第二のアダー列４００ｂによる後半入力Ｉ（Ｋ＋１）～ＩＮについての演算とを並行して行う。
　以上、本発明の第二の実施形態による送信機１が備えるΔΣ変調器２０におけるＴＩアキュムレータ２００について説明した。上述のＴＩアキュムレータ２００は、それぞれ直列に接続された複数のアダーを有する第一のアダー列４００ａ及び第二のアダー列４００ｂから構成され、第二のアダー列４００ｂの結果を第一のアダー列４００ａの入力としてフィードバックするアダー列を有し、第一のアダー列４００ａの複数のアダーへ並列に供給される入力を処理して第二のアダー列４００ｂに供給する。
　このようにすれば、送信機１が備えるΔΣ変調器２０は、高速にΔΣ変調を行うことができる。
＜第三の実施形態＞
　本発明の第三の実施形態によるΔΣ変調器を含む送信機について説明する。
　本実施形態による送信機１は、図１で示した本発明の第一の実施形態による送信機１と同様に、ベースバンド信号生成器１０と、ΔΣ変調器２０と、Ｄ級パワーアンプ３０と、バンドパスフィルタ４０と、アンテナ５０と、を備える。
　本実施形態によるΔΣ変調器２０は、第一の実施形態によるΔΣ変調器２０と同様に、入力信号のビット精度と同一の数のＴＩアキュムレータ２００（２００ａ１、２００ａ２、２００ａ３、・・・）を備える。
　ただし、本実施形態によるＴＩアキュムレータ２００は、第一の実施形態によるＴＩアキュムレータ２００と異なる。
　本実施形態によるＴＩアキュムレータ２００は、図１０に示すように、第一のアダー列４００ａと、第二のアダー列４００ｂと、第三のアダー列４００ｃと、第一の入力演算部５００ａと、第二の入力演算部５００ｂと、複数のＤラッチ６００（６００ａ１～６００ａＮ、６００ｂ、６００ｃ１～６００ｃＮ、６００ｄ１～６００ｄＮ）と、を備える。
　第一のアダー列４００ａは、Ｋ個のＦＡ３００ａ１～３００ａＫを備える。
　ＦＡ３００ａ１は、前半入力のうちＦＡ３００ａ１に対応する２ビットの信号Ｉ１’’がＤラッチ６００ｄ１により遅延し（信号Ｉ１’）、更に、Ｄラッチ６００ｃ１により遅延した信号Ｉ１を入力する。また、ＦＡ３００ａ１は、ＦＡ３００ａＮの出力した和ビットＤＮがＤラッチ６００ｂにより遅延した信号Ｆ１を入力する。
　ＦＡ３００ａ１は、入力した信号Ｉ１と信号Ｆ１とを加算し、和ビットＤ１と繰り上げビットＣ１とを演算する。ＦＡ３００ａ１は、演算した和ビットＤ１をＦＡ３００ａ２に出力する。また、ＦＡ３００ａ１は、演算した繰り上がりビットＣ１をＤラッチ６００ａ１を介して遅延させて、自ＴＩアキュムレータ２００よりも入力信号の１つ上位ビットの信号を処理するＴＩアキュムレータ２００に出力する。
　ＦＡ３００ａ２は、前半入力のうちＦＡ３００ａ２に対応する２ビットの信号Ｉ２’’がＤラッチ６００ｄ２により遅延し（信号Ｉ２’）、更に、Ｄラッチ６００ｃ２により遅延した信号Ｉ２を入力する。また、ＦＡ３００ａ２は、ＦＡ３００ａ１の出力した和ビットＤ１を入力する。
　ＦＡ３００ａ２は、入力した信号Ｉ２と和ビットＤ１とを加算し、和ビットＤ２と繰り上げビットＣ２とを演算する。ＦＡ３００ａ２は、演算した和ビットＤ２をＦＡ３００ａ３に出力する。また、ＦＡ３００ａ２は、演算した繰り上がりビットＣ２をＤラッチ６００ａ２を介して遅延させて、自ＴＩアキュムレータ２００よりも入力信号の１つ上位ビットの信号を処理するＴＩアキュムレータ２００に出力する。
　ＦＡ３００ａ（Ｋ－１）は、前半入力のうちＦＡ３００ａ（Ｋ－１）に対応する２ビットの信号Ｉ（Ｋ－１）’’がＤラッチ６００ｄ（Ｋ－１）により遅延し（信号Ｉ（Ｋ－１）’）、更に、Ｄラッチ６００ｃ（Ｋ－１）により遅延した信号Ｉ（Ｋ－１）を入力する。また、ＦＡ３００ａ（Ｋ－１）は、ＦＡ３００ａ（Ｋ－２）の出力した和ビットＤ（Ｋ－２）を入力する。
　ＦＡ３００ａ（Ｋ－１）は、入力した信号Ｉ（Ｋ－１）と和ビットＤ（Ｋ－２）とを加算し、和ビットＤ（Ｋ－１）と繰り上げビットＣ（Ｋ－１）とを演算する。ＦＡ３００ａ（Ｋ－１）は、演算した和ビットＤ（Ｋ－１）をＦＡ３００ａＫに出力する。また、ＦＡ３００ａ（Ｋ－１）は、演算した繰り上がりビットＣ（Ｋ－１）をＤラッチ６００ａ（Ｋ－１）を介して遅延させて、自ＴＩアキュムレータ２００よりも入力信号の１つ上位ビットの信号を処理するＴＩアキュムレータ２００に出力する。
　同様に、ＦＡ３００ａＫは、前半入力のうちＦＡ３００ａＫに対応する２ビットの信号ＩＫ’’がＤラッチ６００ｄＫにより遅延し（信号ＩＫ’）、更に、Ｄラッチ６００ｃＫにより遅延した信号ＩＫを入力する。また、ＦＡ３００ａＫは、ＦＡ３００ａ（Ｋ－１）の出力した和ビットＤ（Ｋ－１）を入力する。
　ＦＡ３００ａＫは、入力した信号ＩＫと和ビットＤ（Ｋ－１）とを加算し、繰り上げビットＣＫを演算する。ＦＡ３００ａＫは、演算した繰り上がりビットＣＫをＤラッチ６００ａＫを介して遅延させて、自ＴＩアキュムレータ２００よりも入力信号の１つ上位ビットの信号を処理するＴＩアキュムレータ２００に出力する。
　第一の入力演算部５００ａは、複数ＸＯＲ５０１ａと、ＸＯＲ５０２ａと、Ｄラッチ５０３ａ１と、Ｄラッチ５０３ａ２と、を備える。
　複数ＸＯＲ５０１ａは、Ｄラッチ６００ｄ１～６００ｄＫのそれぞれに入力される前半入力Ｉ１’’～ＩＫ’’と同一の入力信号を同時に入力する。複数ＸＯＲ５０１ａは、入力した前半入力Ｉ１’’～ＩＫ’’に対して排他的論理和Ｇ１’’を演算する。複数ＸＯＲ５０１ａは、演算結果Ｇ１’’をＤラッチ５０３ａ１に出力する。
　Ｄラッチ５０３ａ１は、複数ＸＯＲ５０３ａから演算結果Ｇ１’’を入力する。Ｄラッチ５０３ａ１は、入力した演算結果Ｇ１’’を遅延させた信号Ｇ１’をＤラッチ５０３ａ２と第二の入力演算部５００ｂに出力する。
　Ｄラッチ５０３ａ２は、Ｄラッチ５０３ａ１から信号Ｇ１’を入力する。Ｄラッチ５０３ａ２は、入力した信号Ｇ１’を遅延させた信号Ｇ１をＸＯＲ５０２ａに出力する。
　ＸＯＲ５０２ａは、Ｄラッチ５０３ａ２から信号Ｇ１を入力する。また、ＸＯＲ５０２ａは、ＦＡ３００ａＮの出力した和ビットＤＮがＤラッチ６００ｂにより遅延した信号Ｆ１を入力する。
　ＸＯＲ５０２ａは、入力した信号Ｇ１と信号Ｆ１とに対して排他的論理和ＤＫを演算する。ＸＯＲ５０２ａは、演算結果ＤＫをＦＡ３００ａ（Ｋ＋１）に出力する。
　第三のアダー列４００ｃは、（Ｌ－Ｋ）個のＦＡ３００ａ（Ｋ＋１）～３００ａＬを備える。
　ＦＡ３００ａ（Ｋ＋１）は、中盤入力のうちＦＡ３００ａ（Ｋ＋１）に対応する２ビットの信号Ｉ（Ｋ＋１）’’がＤラッチ６００ｄ（Ｋ＋１）により遅延し（信号Ｉ（Ｋ＋１）’）、更に、Ｄラッチ６００ｃ（Ｋ＋１）により遅延した信号Ｉ（Ｋ＋１）を入力する。また、ＦＡ３００ａ（Ｋ＋１）は、ＸＯＲ５０２ａから信号ＤＫを入力する。
　ＦＡ３００ａ（Ｋ＋１）は、入力した信号Ｉ（Ｋ＋１）と信号ＤＫとを加算し、和ビットＤ（Ｋ＋１）と繰り上げビットＣ（Ｋ＋１）とを演算する。ＦＡ３００ａ（Ｋ＋１）は、演算した和ビットＤ（Ｋ＋１）をＦＡ３００ａ（Ｋ＋２）に出力する。また、ＦＡ３００ａ（Ｋ＋１）は、演算した繰り上がりビットＣ（Ｋ＋１）をＤラッチ６００ａ（Ｋ＋１）を介して遅延させて、自ＴＩアキュムレータ２００よりも入力信号の１つ上位ビットの信号を処理するＴＩアキュムレータ２００に出力する。
　ＦＡ３００ａ（Ｌ－１）は、中盤入力のうちＦＡ３００ａ（Ｌ－１）に対応する２ビットの信号Ｉ（Ｌ－１）’’がＤラッチ６００ｄ（Ｌ－１）により遅延し（信号Ｉ（Ｌ－１）’）、更に、Ｄラッチ６００ｃ（Ｌ－１）により遅延した信号Ｉ（Ｌ－１）を入力する。また、ＦＡ３００ａ（Ｌ－１）は、ＦＡ３００ａ（Ｌ－２）の出力した和ビットＤ（Ｌ－２）を入力する。
　ＦＡ３００ａ（Ｌ－１）は、入力した信号Ｉ（Ｌ－１）と和ビットＤ（Ｌ－２）とを加算し、和ビットＤ（Ｌ－１）と繰り上げビットＣ（Ｌ－１）とを演算する。ＦＡ３００ａ（Ｌ－１）は、演算した和ビットＤ（Ｌ－１）をＦＡ３００ａＬに出力する。また、ＦＡ３００ａ（Ｌ－１）は、演算した繰り上がりビットＣ（Ｌ－１）をＤラッチ６００ａ（Ｌ－１）を介して遅延させて、自ＴＩアキュムレータ２００よりも入力信号の１つ上位ビットの信号を処理するＴＩアキュムレータ２００に出力する。
　同様に、ＦＡ３００ａＬは、中盤入力のうちＦＡ３００ａＬに対応する２ビットの信号ＩＬ’’がＤラッチ６００ｄＬにより遅延し（信号ＩＬ’）、更に、Ｄラッチ６００ｃＬにより遅延した信号ＩＬを入力する。また、ＦＡ３００ａＬは、ＦＡ３００ａ（Ｌ－１）の出力した和ビットＤ（Ｌ－１）を入力する。
　ＦＡ３００ａＬは、入力した信号ＩＬと和ビットＤ（Ｌ－１）とを加算し、繰り上げビットＣＬを演算する。ＦＡ３００ａＬは、演算した繰り上がりビットＣＬをＤラッチ６００ａＬを介して遅延させて、自ＴＩアキュムレータ２００よりも入力信号の１つ上位ビットの信号を処理するＴＩアキュムレータ２００に出力する。
　第二の入力演算部５００ｂは、複数ＸＯＲ５０１ｂと、ＸＯＲ５０２ｂと、Ｄラッチ５０３ｂと、を備える。
　複数ＸＯＲ５０１ｂは、Ｄラッチ６００ｃ１～６００ｃＬのそれぞれに入力される中盤入力Ｉ（Ｋ＋１）’～ＩＬ’と同一の入力信号を同時に入力する。複数ＸＯＲ５０１ｂは、入力した中盤入力Ｉ（Ｋ＋１）’～ＩＬ’に対して排他的論理和Ｇ２’を演算する。複数ＸＯＲ５０１ｂは、演算結果Ｇ２’をＤラッチ５０３ｂに出力する。
　Ｄラッチ５０３ｂは、複数ＸＯＲ５０１ｂから演算結果Ｇ２’を入力する。Ｄラッチ５０３ｂは、入力した演算結果Ｇ２’を遅延させた信号Ｇ２をＸＯＲ５０２ｂに出力する。
　ＸＯＲ５０２ｂは、Ｄラッチ５０３ｂから信号Ｇ２を入力する。また、ＸＯＲ５０２ｂは、ＦＡ３００ａＮの出力した和ビットＤＮがＤラッチ６００ｂにより遅延した信号Ｆ１を入力する。
　ＸＯＲ５０２ｂは、入力した信号Ｇ２と信号Ｆ１とに対して排他的論理和ＤＬを演算する。ＸＯＲ５０２ｂは、演算結果ＤＬをＦＡ３００ａ（Ｌ＋１）に出力する。
　第二のアダー列４００ｂは、（Ｎ－Ｌ）個のＦＡ３００ａ（Ｌ＋１）～３００ａＮを備える。
　ＦＡ３００ａ（Ｌ＋１）は、後半入力のうちＦＡ３００ａ（Ｌ＋１）に対応する２ビットの信号Ｉ（Ｌ＋１）’’がＤラッチ６００ｄ（Ｌ＋１）により遅延し（信号Ｉ（Ｌ＋１）’）、更に、Ｄラッチ６００ｃ（Ｌ＋１）により遅延した信号Ｉ（Ｌ＋１）を入力する。また、ＦＡ３００ａ（Ｌ＋１）は、ＸＯＲ５０２ｂから信号ＤＬを入力する。
　ＦＡ３００ａ（Ｌ＋１）は、入力した信号Ｉ（Ｌ＋１）と信号ＤＬとを加算し、和ビットＤ（Ｌ＋１）と繰り上げビットＣ（Ｌ＋１）とを演算する。ＦＡ３００ａ（Ｌ＋１）は、演算した和ビットＤ（Ｌ＋１）をＦＡ３００ａ（Ｌ＋２）に出力する。また、ＦＡ３００ａ（Ｌ＋１）は、演算した繰り上がりビットＣ（Ｌ＋１）をＤラッチ６００ａ（Ｌ＋１）を介して遅延させて、自ＴＩアキュムレータ２００よりも入力信号の１つ上位ビットの信号を処理するＴＩアキュムレータ２００に出力する。
　ＦＡ３００ａ（Ｎ－１）は、後半入力のうちＦＡ３００ａ（Ｎ－１）に対応する２ビットの信号Ｉ（Ｎ－１）’’がＤラッチ６００ｄ（Ｎ－１）により遅延し（信号Ｉ（Ｎ－１）’）、更に、Ｄラッチ６００ｃ（Ｎ－１）により遅延した信号Ｉ（Ｎ－１）を入力する。また、ＦＡ３００ａ（Ｎ－１）は、ＦＡ３００ａ（Ｎ－２）の出力した和ビットＤ（Ｎ－２）を入力する。
　ＦＡ３００ａ（Ｎ－１）は、入力した信号Ｉ（Ｎ－１）と和ビットＤ（Ｎ－２）とを加算し、和ビットＤ（Ｎ－１）と繰り上げビットＣ（Ｎ－１）とを演算する。ＦＡ３００ａ（Ｎ－１）は、演算した和ビットＤ（Ｎ－１）をＦＡ３００ａＮに出力する。また、ＦＡ３００ａ（Ｎ－１）は、演算した繰り上がりビットＣ（Ｎ－１）をＤラッチ６００ａ（Ｎ－１）を介して遅延させて、自ＴＩアキュムレータ２００よりも入力信号の１つ上位ビットの信号を処理するＴＩアキュムレータ２００に出力する。
　同様に、ＦＡ３００ａＮは、後半入力のうちＦＡ３００ａＮに対応する２ビットの信号ＩＮ’’がＤラッチ６００ｄＮにより遅延し（信号ＩＮ’）、更に、Ｄラッチ６００ｃＮにより遅延した信号ＩＮを入力する。また、ＦＡ３００ａＮは、ＦＡ３００ａ（Ｎ－１）の出力した和ビットＤ（Ｎ－１）を入力する。
　ＦＡ３００ａＮは、入力した信号ＩＮと和ビットＤ（Ｎ－１）とを加算し、和ビットＤＮと繰り上げビットＣＮとを演算する。ＦＡ３００ａＮは、演算した和ビットＤＮをＤラッチ６００ｂを介して遅延させて、ＦＡ３００ａ１、ＸＯＲ５０２ａ、ＸＯＲ５０２ｂのそれぞれに出力する。また、ＦＡ３００ａＮは、演算した繰り上がりビットＣＮをＤラッチ６００ａＮを介して遅延させて、自ＴＩアキュムレータ２００よりも入力信号の１つ上位ビットの信号を処理するＴＩアキュムレータ２００に出力する。
　第一の入力演算部５００ａは、第一のアダー列４００ａが前半入力に対して行う演算と同等の演算を行う。
　また、第二の入力演算部５００ｂは、第三のアダー列４００ｃが中盤入力に対して行う演算と同等の演算を行う。
　ＴＩアキュムレータ２００は、図１１に示すように、第二の入力演算部５００ｂで第二のアダー列４００ｂよりも１クロック早いタイミングで中盤入力Ｉ（Ｋ＋１）’～ＩＬ’についての演算を完了させる。また、第一の入力演算部５００ａで第二のアダー列４００ｂよりも２クロック早いタイミングで前半入力Ｉ１’～ＩＫ’についての演算を完了させる。そして、ＴＩアキュムレータ２００は、３回以降のクロック入力のタイミングで、第一の入力演算部５００ａによる前半入力Ｉ１～ＩＫについての演算と、第二の入力演算部５００ｂによる中盤入力Ｉ（Ｋ＋１）～ＩＬについての演算と、第二のアダー列４００ｂによる後半入力Ｉ（Ｌ＋１）～ＩＮについての演算とを並行して行う。
　ＴＩアキュムレータ２００において、第一のアダー列４００ａが備えるＦＡの数Ｋ、第二のアダー列４００ｂが備えるＦＡの数（Ｎ－Ｌ）、第三のアダー列４００ｃが備えるＦＡの数（Ｌ－Ｋ）、のそれぞれが等しい場合、第一のアダー列４００ａの演算時間、第二のアダー列４００ｂの演算時間、第三のアダー列４００ｃの演算時間のそれぞれがほぼ同一となる。また、第一のアダー列４００ａ、第二のアダー列４００ｂ、第三のアダー列４００ｃのそれぞれにおける並列処理数はＮ÷３であるため、ＴＩアキュムレータ２００における最大動作周波数をＴＩアキュムレータ１００における最大周波数の約３倍、すなわち、３Ｍにすることができる。その一方で、第一のアダー列４００ａ、第二のアダー列４００ｂ、及び、第三のアダー列４００ｃは、並列処理を行っているため、最大動作周波数３Ｍの逆数により示される時間内にＮ並列の処理を終えることができる。
　なお、入力演算部５００は、以下の図１２についての説明に基づいて、構成が考えられている。
　前半のＦＡ３００ａ１～３００ａＫが行う処理は、図１２に示すように、図１７で示したＴＩアキュムレータ１００が備えるＮ個のＦＡ３００ａ１～３００ａＮを前半のＦＡ３００ａ１～３００ａＫ、中盤のＦＡ３００ａ（Ｋ＋１）～３００ａＬ、後半のＦＡ３００ａ（Ｌ＋１）～３００ａＮに分割した場合、フィードバック信号Ｆ１についての演算を先に行っても後に行っても結果が変わらないというＦＡの演算の特徴を用いて、前半入力の排他的論理和を演算し、その演算結果とフィードバック信号との排他的論理和を演算する処理に置き換えることができる。
　ただし、第一の入力演算部５００ａ、及び、第二の入力演算部５００ｂでは、Ｄラッチ５０３ａ１、５０３ａ２、５０３ｂやＤラッチ６００を用いて、演算タイミングや演算結果の出力タイミングを正しくしている。
　なお、第三の実施形態によるＴＩアキュムレータ２００は、図１３に示すように、Ｄラッチ５０３ａ２、５０３ｂ、６００ｂの接続を変更してもよい。すなわち、Ｄラッチ５０３ａ２はＸＯＲ５０２ａの後段に接続され、Ｄラッチ５０３ｂはＸＯＲ５０２ｂの後段に接続され、Ｄラッチ６００ｂは信号Ｆ１をＦＡ３００ａ１に対してのみ遅延させる箇所に接続するものであってよい。この変更は、第一の実施形態によるＴＩアキュムレータ２００における、Ｄラッチ５０３、６００ｂの接続を変更した、第二の実施形態によるＴＩアキュムレータ２００と同様の考えに基づく変更である。なお、図１３に示すＴＩアキュムレータ２００は、図１４に示すようなタイムチャートで処理を行う。
　なお、ＴＩアキュムレータ２００における前半入力、中盤入力、及び、後半入力は、桁分割入力信号から入力されるＮ個のビット１ビット信号と、自ＴＩアキュムレータ２００よりもΔΣ変調器２０の入力信号の１つ下位ビットの信号を処理するＴＩアキュムレータ２００が出力するＮ個の１ビット信号とを２個ずつＮセットにし、セット毎に予め順序が決められた信号であり、アダー列の分割に合わせて、１～Ｋ番目の順番の信号を前半入力、Ｋ＋１～Ｌ番目の順番の信号を中盤入力、Ｌ＋１～Ｎ番目の順番の信号を後半入力として、ＦＡ３００のそれぞれに２ビットの信号として入力される入力信号である。
　以上、本発明の第三の実施形態による送信機１が備えるΔΣ変調器２０におけるＴＩアキュムレータ２００について説明した。上述のＴＩアキュムレータ２００は、それぞれ直列に接続された複数のアダーを有する第一のアダー列４００ａ及び第二のアダー列４００ｂから構成され、第二のアダー列４００ｂの結果を第一のアダー列４００ａの入力としてフィードバックするアダー列を有し、第一のアダー列４００ａの複数のアダーへ並列に供給される入力を処理して第二のアダー列４００ｂに供給する。
　このようにすれば、送信機１が備えるΔΣ変調器２０は、高速にΔΣ変調を行うことができる。
　本発明の最小構成のΔΣ変調器２０について説明する。
　本発明の最小構成のΔΣ変調器２０は、図１５に示すように、少なくとも複数の積分器２００を備える。積分器２００は、少なくとも第一のアダー列２０１と、第二のアダー列２０２と、を備える。
　第一のアダー列２０１は、それぞれ直列に接続された複数のアダーを有する。
　第二のアダー列２０２は、それぞれ直列に接続された複数のアダーを有する。
　第二のアダー列２０２は、第二のアダー列２０２の論理演算の結果を第一のアダー列２０１の入力としてフィードバックするアダー列である。
　積分器２００は、第一のアダー列２０１の複数のアダーへ並列に供給される入力を処理して第二のアダー列２０２に供給する。
　なお、本発明の実施形態によるＴＩアキュムレータ２００を備えるΔΣ変調器２０は、前半入力、後半入力のそれぞれに対応する２つのアダー列、及び、前半入力、中盤入力、後半入力のそれぞれに対応する３つのアダー列を備える場合を例に示し説明した。しかしながら、本発明の実施形態によるＴＩアキュムレータ２００を備えるΔΣ変調器２０は、それらに限定するものではない。例えば、ΔΣ変調器２０は、Ｎ個のアダーが（２Ｎ）個の１ビット入力信号を入力しＮ個の１ビット信号を出力する処理を行う場合、Ｌ個の予め順序が決められたアダーと、当該アダーに対応するＬ個の予め順序が決められた入力信号とに分割し、（Ｌ－１）個の複数ＸＯＲ部５０１と、（Ｌ－１）個のＸＯＲ部５０２とを備えるものであってよい。この場合も実施形態で説明したように、Ｌ回目のクロック信号でＬ個並列処理が適切なタイミングで正確に行われるように、分割した入力信号はＤラッチ６００のような遅延回路を用いて適切に遅延される。このとき、ΔΣ変調器２０における第Ｒ番目の複数ＸＯＲ部５０１は、Ｎセットの入力信号のうち、Ｒセット目の入力信号を（Ｒ－１）クロック分遅延させた信号と、（Ｒ－１）番目の複数ＸＯＲ部５０１の出力を１クロック分遅延させた信号を入力として、排他的論理和を論理演算する。
　なお、本発明の実施形態について説明したが、上述のΔΣ変調器２０は内部に、コンピュータシステムを有している。そして、上述した処理の過程は、プログラムの形式でコンピュータ読み取り可能な記録媒体に記憶されており、このプログラムをコンピュータが読み出して実行することによって、上記処理が行われる。ここでコンピュータ読み取り可能な記録媒体とは、磁気ディスク、光磁気ディスク、ＣＤ－ＲＯＭ、ＤＶＤ－ＲＯＭ、半導体メモリ等をいう。また、このコンピュータプログラムを通信回線によってコンピュータに配信し、この配信を受けたコンピュータが当該プログラムを実行するようにしてもよい。
　また、上記プログラムは、前述した機能の一部を実現するためのものであってもよい。さらに、前述した機能をコンピュータシステムにすでに記録されているプログラムとの組み合わせで実現できるもの、いわゆる差分ファイル（差分プログラム）であってもよい。
　本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定するものではない。また、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができるものである。
　上述のΔΣ変調器によれば、高速にΔΣ変調を行うことができる。
１　送信機
１０　ベースバンド信号生成器
２０　ΔΣ変調器
３０　Ｄ級パワーアンプ
４０　バンドパスフィルタ
５０　アンテナ
１００（１００ａ１～１００ａ１６）、２００（２００ａ１～２００ａ１６）　ＴＩアキュムレータ
３００（３００ａ１～３００ａＮ）　全加算器
５００、５００ａ、５００ｂ　入力演算部
５０１、５０１ａ、５０１ｂ　複数ＸＯＲ
５０２、５０２ａ、５０２ｂ　ＸＯＲ
５０３、５０３ａ１、５０３ａ２、５０３ｂ、６００（６００ａ１～６００ａＮ、６００ｂ、６００ｃ１～６００ｃＮ）　Ｄラッチ
２０１、４００ａ　第一のアダー列
２０２、４００ｂ　第二のアダー列

Claims (13)

  1. 　複数の積分器を用いたΔΣ変調器であって、前記積分器は、
    　それぞれ直列に接続された複数のアダーからなるアダー列を複数段備え、
    　前記複数段の初段である第一のアダー列の入力として前記複数段の最終段である第二のアダー列の結果をフィードバックし、
    　前記第一のアダー列の複数のアダーへ供給される入力を処理して前記第二のアダー列に供給するΔΣ変調器。
  2. 　前記第一のアダー列の複数のアダーへ供給される入力を処理して前記第二のアダー列に供給するパリティ演算部とＸＯＲ演算部を有しており、
    　前記パリティ演算部は、前記第一のアダー列の入力の一部を入力として用いて論理演算し、
    　前記ＸＯＲ演算部は、前記パリティ演算部の出力値と、前記第二のアダー列からのフィードバック値を入力として論理演算し、当該論理演算の結果を前記第二のアダー列に入力することにより、アダー列の演算を並列化する請求項１に記載のΔΣ変調器。
  3. 　前記第一のアダー列の複数のアダーと、前記第二のアダー列の複数のアダーの総和はＮ個であり、２Ｎ個の１ビット信号を入力するとＮ個の１ビット出力信号を出力する、
    　請求項２に記載のΔΣ変調器。
  4. 　前記第一のアダー列の複数のアダー及び前記第二のアダー列の複数のアダーは、前記２Ｎ個の１ビット信号が２個ずつＮセットの信号に分けられ、当該２個ずつＮセットの信号を予め決められた順序で入力する、請求項３に記載のΔΣ変調器。
  5. 　前記パリティ演算部は、
    　前記２個ずつＮセットの信号のうち１番目～Ｋ番目（Ｋ＜Ｎ）のセットの信号を入力する、請求項４に記載のΔΣ変調器。
  6. 　前記ＸＯＲ演算部は、
    　前記パリティ演算部の出力を１クロック分遅延させた信号と、前記総和がＮ個の前記第一のアダー列の複数のアダーと前記第二のアダー列の複数のアダーのうちのＮ番目のアダーの和ビットとの論理演算を行う、請求項３から請求項５の何れか一項に記載のΔΣ変調器。
  7. 　前記総和がＮ個の前記第一のアダー列の複数のアダーと、前記第二のアダー列の複数のアダーのうちの１番目のアダーは、
    　前記２個ずつＮセットの信号のうち１番目のセットの信号を１クロック分遅延させた信号と、前記総和がＮ個の前記第一のアダー列の複数のアダーと前記第二のアダー列の複数のアダーのうちのＮ番目のアダーの和ビットを１クロック分遅延させた信号との論理演算を行う、請求項３から請求項６の何れか一項に記載のΔΣ変調器。
  8. 　前記総和がＮ個の前記第一のアダー列の複数のアダーと、前記第二のアダー列の複数のアダーのうちの（Ｋ＋１）番目のアダーは、
    　前記２個ずつＮセットの信号のうち（Ｋ＋１）番目のセットの信号を１クロック分遅延させた信号と、前記ＸＯＲ演算部の出力信号との論理演算を行う、請求項５から請求項７の何れか一項に記載のΔΣ変調器。
  9. 　前記総和がＮ個の前記第一のアダー列の複数のアダーと、前記第二のアダー列の複数のアダーのうちのＰ番目（Ｐは２～Ｎ、Ｋ＋１を除く）のアダーは、
    　前記２個ずつＮセットの信号のうちＰ番目のセットの信号を１クロック分遅延させた信号と、前記総和がＮ個の前記第一のアダー列の複数のアダーと前記第二のアダー列の複数のアダーのうちの（Ｐ－１）番目のアダーの和ビットを１クロック分遅延させた信号との論理演算を行う、請求項３から請求項８の何れか一項に記載のΔΣ変調器。
  10. 　前記総和がＮ個の前記第一のアダー列の複数のアダーと、前記第二のアダー列の複数のアダーのそれぞれに対応するＮ個の遅延回路を備え、
    　前記総和がＮ個の前記第一のアダー列の複数のアダーと、前記第二のアダー列の複数のアダーのそれぞれは、自身が論理演算した繰り上がりビットを生成し、
    　前記遅延回路は、対応する前記総和がＮ個の前記第一のアダー列の複数のアダーと、前記第二のアダー列の複数のアダーが生成した繰り上がりビットを１クロック分遅延させ信号を生成する、請求項３から請求項９の何れか一項に記載のΔΣ変調器。
  11. 　前記ＸＯＲ演算部は、
    　前記パリティ演算部の出力と、前記総和がＮ個の前記第一のアダー列の複数のアダーと前記第二のアダー列の複数のアダーのうちのＮ番目のアダーの和ビットとの論理演算を行い、当該論理演算の結果を1クロック分遅延させた信号を生成する、請求項３から請求項１０の何れか一項に記載のΔΣ変調器。
  12. 　請求項１から請求項１１の何れか一項に記載のΔΣ変調器を備えた送信機。
  13. 　それぞれ直列に接続された複数のアダーからなるアダー列を複数段備え、
    　前記複数段の初段である第一のアダー列の入力として前記複数段の最終段である第二のアダー列の結果をフィードバックし、
    　前記第一のアダー列の複数のアダーへ供給される入力を処理して前記第二のアダー列に供給する積分器。
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