CN106656189B - 一种多级折叠内插型模数转换器及其译码方法 - Google Patents

Abstract

本发明公开了一种多级折叠内插型ADC及其译码方法，本级译码结构对上一级译码结构的折叠曲线进行折叠内插，并利用权重加法器对上一级译码结构的输出值乘以奇数倍加权，利用级间加法器对本级译码结构的译码结果和本级权重加法器的输出值求和，求和结果作为本级译码结构的输出值传输到下一级译码结构，最后一级译码结构的输出值为模数转换结果。译码方法利用自身多级流水线架构的模式，采用流水线形式的译码。每一级的译码乘以相应权重后相加，再经过一个十进制转二进制的逻辑即可完成最终的量化。本发明利用流水线节省了译码的周期，能够很大程度的简化译码电路的复杂程度，可有效解决由于奇数无法简化成2^N的形式而造成译码过于困难的问题。

Description

一种多级折叠内插型模数转换器及其译码方法

技术领域

本发明涉及集成电路数据转换器芯片技术领域，特别涉及一种多级折叠内插型模数转换器及其译码方法。

背景技术

折叠内插结构的模数转换器(ADC)以更少的比较器，更少的面积和功耗得到广泛应用。然而折叠内插结构的ADC如果要实现高精度的量化，就需要一个很高的折叠率。然而，由于被折叠的并行信号需要足够的电压范围来保证每次只有一对差分对被激活工作，其他均处于饱和区，所以单级折叠电路的折叠率不能过高。此外，由于单级高折叠率会带来很大的负载，从而导致电路的速度降低。因此当用折叠内插架构实现高精度ADC时，一般会采用多级折叠结构，而奇数折叠率相对于偶数折叠率来说相对更节省功耗一些，因此折叠率3成为了一种较为常用的折叠电路的选择，但是由于奇数无法简化成2^N的形式，因此编码的复杂程度远高于偶数折叠率。

发明内容

(一)要解决的技术问题

为解决上述问题，本发明提供了一种多级折叠内插型模数转换器及其译码方法，可以实现10-12bit的量化，用以解决传统奇数折叠率译码算法过于复杂的问题。

(二)技术方案

一种多级折叠内插型模数转换器，其特征在于，

包括参考电路、N级译码结构；第2级至第N级译码结构包括权重加法器和级间加法器；

其中，对于第n+1级译码结构，其对第n级译码结构的折叠曲线进行折叠内插而生成第n+1级译码结构的折叠曲线，其权重加法器对第n级译码结构的输出值加权，其级间加法器对第n+1级译码结构的译码结果和其权重加法器的输出值求和，求和结果作为第n+1级译码结构的输出值，1≤n≤N-1；

其中，第1级译码结构接收输入信号和参考电路的参考信号并生成折叠曲线，第1级译码结构的译码结果作为该级译码结构的输出值，第N级译码结构的输出值为模数转换结果。

上述方案中，所述译码结构的折叠率以及权重加法器的权重均为相同的奇数。

上述方案中，所述译码结构的折叠率以及权重加法器的权重为3。

上述方案中，第1级译码结构包括：第零级结构、第零级比较器、第1级折叠内插结构、第1级比较器和第1级ROM；

第零级结构包括预放大器阵列和电阻插值平均网络，预放大器阵列接收输入信号和参考电路的一组参考信号，并生成一组预放大曲线，该组预放大曲线经电阻插值平均网络传输至第1级折叠内插结构，其中的部分预放大曲线传输至第零级比较器；

第1级折叠内插结构对该组预放大曲线进行折叠内插，生成一组折叠曲线，其中的部分折叠曲线传输至第1级比较器；

第1级ROM对第零级比较器和第1级比较器的输出值译码，译码结果作为第1级译码结构的输出值。

上述方案中，第2级至第N级译码结构还包括：折叠内插结构、比较器和ROM；

第n+1级折叠内插结构对第n级折叠内插结构的折叠曲线进行折叠内插，生成第n+1级译码结构的折叠曲线，部分折叠曲线传输至第n+1级比较器，第n+1级ROM对第n+1级比较器的输出值译码，得到第n+1级译码结构的译码结果。

上述方案中，第1级至第N-1级译码结构还包括：数据同步单元，每级比较器的输出值经过数据同步单元进行数据同步后输入到ROM中。

上述方案中，所述折叠内插结构包括预放大器阵列、折叠电路和内插网络；

所述预放大器阵列对预放大曲线进行放大后传输至折叠电路，折叠电路对预放大曲线进行折叠处理，部分折叠曲线传输至比较器，全部折叠曲线传输至内插网络，内插网络对折叠曲线进行插值操作。

上述方案中，所述折叠内插结构包括预放大器阵列、折叠电路和内插网络；

所述预放大器阵列对折叠曲线进行放大后传输至折叠电路，折叠电路对折叠曲线进行折叠处理，部分折叠曲线传输至比较器，全部折叠曲线传输至内插网络，内插网络对折叠曲线进行插值操作。

上述方案中，所述权重加法器是利用二进制数左移一位再与自身相加的形式实现输出值加权的操作。

一种模数转换器的译码方法，利用上述的多级折叠内插型模数转换器，其特征在于，包括如下步骤：

S1：本级译码结构对上一级译码结构的折叠曲线进行折叠内插，并对上一级译码结构输出值译码加权；

S2：将加权后的结果与本级译码结构的译码结果译码相加；

S3：将相加后的结果作为本级译码结构的输出值输出到下一级译码结构，并将折叠内插后的折叠曲线输出到下一级译码结构；

S4：重复步骤S1～S3，直至最后一级译码结构的输出值作为模数转换器的输出结果。

(三)有益效果

本发明提供的多级折叠内插型模数转换器及其译码方法，采用多级流水线结构，对每一级的权重采取逐级相乘的处理方式，能够很大程度的简化译码电路的复杂程度，同时缩短了译码所用的时钟周期。

附图说明

图1是折叠内插ADC基本原理框图；

图2是本发明实施例的折叠率为3的折叠内插型ADC的结构示意图；

图3是本发明实施例的一个折叠内插型ADC的系统架构图；

图4是本发明实施例的译码方法的流程图；

图5是本发明实施例的折叠率为3的折叠内插型ADC的前4级量化折叠曲线图。

具体实施方式

折叠结构模数转换器(ADC)的基本结构如图1所示，包括采样保持放大器、粗量化器、参考电路、折叠放大电路、内插网络、比较器、数字编码单元。它将ADC量化器分成粗ADC量化器和细ADC量化器，粗ADC量化器负责转换ADC的高位部分，而细ADC量化器负责低位的转换。其中，细ADC量化器的输入必须要先去除输入信号中的高位成分，折叠器相当于将量化区间“折叠”若干次变成分段曲线，将折叠曲线输入一个比较器后，其输出对应了信号和若干个比较电平的比较结果，这使得比较器数目大大减小。由于折叠放大器的规模一般较大，为了减小其数目，引入了内插技术，将相邻的折叠信号输入内插网络，得到相位均匀分布的一组新的折叠曲线，这些曲线的过零点即是量化电平的所在处。当曲线的数目足够多时，过零点对应了所有的量化电平，这时只需要判断折叠曲线的正负就可以完成输入信号的量化，唯一要求的就是折叠曲线过零点的准确性，至于曲线的线性度、曲线的形状则可以忽略。

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明作进一步的详细说明。

实施例1

如图2所示为折叠率为3的多级折叠内插型ADC的系统架构图，包括：参考电路、以及顺次连接的六级译码结构，第1级译码结构、第2级译码结构、第3级译码结构、第4级译码结构、第5级译码结构、第6级译码结构。

请一并参考图3，第1级译码结构连接电阻参考网络和信号输入端，包括第零级结构和第1级折叠内插结构。

第零级结构包括：预放大器阵列和电阻插值平均网络；第1级折叠内插结构包括：预放大器阵列、折叠电路和内插网络。

第零级结构通过第零级比较器和锁存器连接第1级ROM(以下简称ROM1)，第1级折叠内插结构通过第1级比较器和锁存器连接ROM1。

第2级至第5级译码结构各自包括本级的折叠内插结构、权重加法器和级间加法器，即其分别包括第2级至第5级折叠内插结构，每级折叠内插结构通过本级比较器和锁存器连接本级ROM(ROM2至ROM5)，本级ROM连接本级级间加法器的一输入端，本级权重加法器连接本级级间加法器的另一输入端，本级级间加法器连接下一级译码结构的权重加法器输入端，其中，第2级译码结构的权重加法器的输入端连接的是ROM1。

第6级译码结构包括本级的折叠内插结构、顺次连接的两个权重加法器和级间加法器，第5级级间加法器连接前一个权重加法器的输入端，后一个权重加法器输出端连接第6级级间加法器的另一输入端，第6级级间加法器的输出端作为ADC的输出端。

在本发明中，第零级结构和各级折叠内插结构构成折叠放大电路，各级比较器组成比较器阵列，各级锁存器组成数据同步单元，各级ROM、权重加法器和级间加法器组成数据编码&组合&校准单元。

其中，比较器的输出需要经过数据同步单元进行数据同步后再输入到二进制编码电路的ROM中，每级译码结构是通过不同数目的锁存器延时来进行数据同步，因为每一级译码之间相差半个周期，所以相邻级间的锁存器数目相差1，最后一级第6级译码结构锁存器为0个，即没有锁存器，第五级及之前的译码结构包含的锁存器的数目是在后一级译码结构锁存器数目的基础上加1，即第5级译码结构包含1个锁存器，第4级译码结构包含2个锁存器，第3级译码结构包含3个锁存器，第2级译码结构包含4个锁存器，第1级译码结构包含5个锁存器，第0级译码结构包含6个锁存器。

权重加法器用于实现对前一级级间加法器输出值的二进制数乘三，乘三操作是通过将二进制数左移一位再与自身相加的形式完成，级间加法器用于将本级权重加法器输出的二进制数与本级ROM输出的二进制数相加。

本实施例中，各级折叠内插结构折叠电路的折叠率为3，内插网络的内插因子为3，预放大器阵列由27组预放大器组成，其输入信号总线数为27，第零级比较器包括两个比较器，第1级至第5级比较器包括三个比较器，第6级比较器包括九个比较器，权重加法器的权重为3，可以对输入值进行乘三操作。

本实施例的多级折叠内插型ADC，信号输入端的模拟信号分27路输入至第零级结构的预放大器阵列，参考电路产生的27路参考信号也输入至预放大器阵列，预放大器阵列比较模拟信号与参考信号，生成27条预放大曲线，将量化范围粗量化为3个部分。预放大曲线经电阻插值平均网络后输出至第1级折叠内插结构的预放大器阵列，其中第9条和第18条预放大曲线分别输出至第零级结构的两个比较器，比较器对预放大曲线进行判断，当电平大于0时，比较器输出值为1，当电平小于等于0时，比较器输出值为0，比较器输出值输出给ROM1。

第1级折叠内插结构接收第零级结构输出的27条放大曲线，经预放大器阵列放大后，经过折叠率为3的折叠电路折叠后变为9条折叠曲线，每条折叠曲线有3个过零点，再经过内插因子为3的内插网络后重新变为27条折叠曲线并输出到第2级折叠内插结构中的预放大器阵列，其中未经过内插网络内插的第3条、第6条和第9条折叠曲线输出至第1级折叠内插结构的三个比较器，同样地，比较器对折叠曲线进行判断，比较器的输出值经过锁存器延时进行数据同步后输出给ROM1。

ROM1对第零级结构和第一级折叠内插结构的比较器输出值进行译码，将比较器输出值译成相应的十进制数，然后通过逻辑组合将十进制数量化为二进制数，该二进制数作为第1级译码结构的译码结果并输出至第2级译码的权重加法器，完成第1级译码。

第2级折叠内插结构接收第1级折叠内插结构输出的27条折叠曲线，经预放大器阵列放大后，经过折叠率为3的折叠电路折叠后变为9条折叠曲线，每条折叠曲线有3²个过零点，再经过内插率为3的内插网络重新变为27条二次折叠曲线输出到第3级折叠内插结构中的预放大器阵列，其中未经过内插的第3条、第6条和第9条折叠曲线分别输出至该级折叠内插结构的三个比较器，同样地，比较器对折叠曲线进行判断，比较器的输出值经过锁存器延时进行数据同步后输出给ROM2。

ROM2对第2级折叠内插结构的比较器输出值进行译码，将比较器输出值译成相应的十进制数，然后通过逻辑组合将十进制数量化为二进制数，作为第2级译码结构的译码结果。第2级权重加法器对第1级译码结构的输出值进行乘三操作，乘三后的第1级译码结构的输出值与ROM2得到的第2级译码结构的译码结果在本级级间加法器中求和，求和结果作为第2级译码的输出值，并输出至第三级的权重加法器，完成第二级译码。

第3、4、5级译码结构与上述第2级译码结构的工作过程类似，均是利用本级折叠电路和内插网络对前1级折叠内插结构的折叠曲线进行折叠内插，将未经内插的第3条、第6条和第9条的折叠曲线分别输出至本级折叠内插结构的三个比较器，比较器输出值经过锁存器延时进行数据同步后输出给本级ROM。

本级ROM将比较器输出值译码为二进制数，作为本级译码结构的译码结果，本级权重加法器对前1级译码结构的输出值进行乘三操作，并与本级ROM得到的译码结果数在本级级间加法器中求和，求和结果作为本级译码结构的输出值，并输出至下一级权重加法器，完成本级译码。

第6级译码结构与上述译码过程类似，所不同的是，其对第5级折叠内插结构的折叠曲线进行折叠得到的折叠曲线中，未经过内插的第3条、第6条、第9条、第12条、第15条、第18条、第21条、第24条和第27条这9条折叠曲线分别输出至本级折叠内插结构的九个比较器；第5级译码结构的输出值经本级两个权重加法器的两次乘三操作后，与ROM6得到的第6即译码结构的译码结果在本级级间加法器中求和，求和结果作为第6级译码的输出值，作为ADC的输出结果，完成整个模数转换过程。

由此可见，本发明的多级折叠内插型模数转换器，采用多级流水线结构，对每一级的权重采取逐级相乘的处理方式，能够很大程度的简化译码电路的复杂程度，同时缩短了译码所用的时钟周期。

虽然本实施例的多级折叠内插型模数转换器的折叠率为3，但这只是示例性的说明，本发明不限于此，本领域技术人员可以明显看出，本发明适用于所有奇数折叠率的情况，只需选用对应折叠率的折叠电路以及对应权重的权重加法器，即可形成奇数折叠率的多级折叠内插型模数转换器。

实施例2

如图4所示，为本发明实施例的模数转换器的译码方法流程示意图，包括如下步骤：

S1：本级译码结构对上一级译码结构的折叠曲线进行折叠内插，并对上一级译码结构输出值译码加权；

S2：将加权后的结果与本级译码结构的译码结果译码相加；

S3：将相加后的结果作为本级译码结构的输出值输出到下一级译码结构，并将折叠内插后的折叠曲线输出到下一级译码结构；

S4：重复步骤S1～S3，直至最后一级译码结构的输出值作为模数转换器的输出结果。

具体译码过程如下：

以下将第1级译码结构到第6级译码结构简称为Stage1-Stage6，第零级结构简称为Stage0。

由于第1级至第5级译码结构的折叠率为3，并且连接3个比较器，无法构成2的次方的形式，或者是进行分级译码(每一级译相应bit数)，但可以确定从Stage1-Stage6的权重分别为3⁶，3⁵，3⁴，3³，3²，3⁰，因此只需要将每一级的比较器的输出译成相应的十进制数然后分别乘以相应的权重后相加即可得到正确的十进制表示，接下来需要考虑的就是如何用这种将其化为十进制的思路完成所需要的二进制转化。

为了保证每相邻两个比较器之间间隔的过零点数目相同，比较器采取了以下连接方式：Stage0的两个比较器接第9条和第18条预放大曲线，Stage1-5的每级比较器均接第3、6、9条折叠曲线(未经过内插的)，最后一级Stage6接全部的9条折叠曲线，总共能完成3⁸的量化。设Stage0的两个比较器的输出为A₂A₁(2为高位，1为低位，后面类似)，Stage1-5的三个比较器的输出为B₃B₂B₁，Stage6的九个比较器的输出为C₉C₈C₇C₆C₅C₄C₃C₂C₁，因为Stage1总共有10种状态的输出，所以可以得到表1：

表1

通过逻辑组合完成0到9的二进制量化，则可以得到以下译码形成：

表2

如图5为前四级的量化折叠曲线图，对于stagel-stage5的比较器输出，可以看出，当上一级输出为000，011，110这三种情况之一时，将会在下一级按顺序产生000，001，011，而当上一级输出为001，111，100时，将会在下一级按顺序产生111，110，100(当111为该级最后一种输出的情况时除外)，如表3所示：

表3

对应下一级产生的两种顺序，将上一级的6种状态分成三组，第N级的输出为状态1、状态3、状态5时对应第N+1级的000→001→011顺序，第N级的输出为状态2、状态4、状态6时对应第N+1级的111→110→100顺序，因此可以分成状态1和状态4、状态2和状态5、状态3和状态6三组，可以将000和111译成0，001和110译成1，011和100译成2，则可得到stage2-stage5的译码形式：

表4

而对于最后一级stage6的译码形式：

表5

为了减小延迟，采用pipeline结构的译码，即每一级的比较器结果经过ROM输出后乘3送入下一级并和下一级的ROM输出的二进制码相加，依次类推到第5级，第5级到第6级需要两次乘3的操作然后和第6级的ROM输出相加，得到一个13bit的二进制数(因为3⁸＞2¹⁰)。之所以选择流水线形式的乘3操作是因为对于二进制数来说，乘3即是将该数左移一位后和本身相加，采用加法器代替乘法器，操作起来比较简单，并且将高位的权重通过pipeline的形式分解到每一级中可以有效的利用架构本身的工作时间，从而达到减少时间延迟，并且这样操作所使用的加法器要比并行处理使用的加法器简单很多。这样，就只剩最后一步将13bit数处理成12bit的全部二进制数，因此，模数转换器还可以包括一个位数转换模块，其连接最后一级(例如第6级译码结构)，位数转换模块可以包括两个mux，分别连接第6级译码结构的级间加法器的输出端，第一mux将第6级译码结构输出值的小于0 100 000 000 000的所有数的输出合为0，第二mux将第6级译码结构输出值的高于1 011 111 111 111的所有数的输出合为1，然后将0 100 000 000 000与1 011 111 111 111之间的数的最高位舍去，次高位取反即可得到000 000 000 000到111 111 111 111的完整12位数的译码，作为12位的模数转换结果。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种多级折叠内插型模数转换器，其特征在于，

包括参考电路、N级译码结构；第2级至第N级译码结构包括权重加法器和级间加法器；

其中，对于第n+1级译码结构，其对第n级译码结构的折叠曲线进行折叠内插而生成第n+1级译码结构的折叠曲线，其权重加法器对第n级译码结构的输出值加权，其级间加法器对第n+1级译码结构的译码结果和其权重加法器的输出值求和，求和结果作为第n+1级译码结构的输出值，1≤n≤N-1，所述译码结构的折叠率以及权重加法器的权重均为相同的奇数；

其中，第1级译码结构接收输入信号和参考电路的参考信号并生成折叠曲线，第1级译码结构的译码结果作为该级译码结构的输出值，第N级译码结构的输出值为模数转换结果。

2.根据权利要求1所述的多级折叠内插型模数转换器，其特征在于，所述译码结构的折叠率以及权重加法器的权重为3。

3.根据权利要求1所述的多级折叠内插型模数转换器，其特征在于，

第1级译码结构包括：第零级结构、第零级比较器、第1级折叠内插结构、第1级比较器和第1级ROM；

第零级结构包括预放大器阵列和电阻插值平均网络，预放大器阵列接收输入信号和参考电路的一组参考信号，生成一组预放大曲线，该组预放大曲线经电阻插值平均网络传输至第1级折叠内插结构，其中的部分预放大曲线传输至第零级比较器；

第1级折叠内插结构对该组预放大曲线进行折叠内插，生成一组折叠曲线，其中的部分折叠曲线传输至第1级比较器；

第1级ROM对第零级比较器和第1级比较器的输出值译码，译码结果作为第1级译码结构的输出值。

4.根据权利要求1所述的多级折叠内插型模数转换器，其特征在于，

第2级至第N级译码结构还包括：折叠内插结构、比较器和ROM；

第n+1级折叠内插结构对第n级折叠内插结构的折叠曲线进行折叠内插，生成第n+1级译码结构的折叠曲线，部分折叠曲线传输至第n+1级比较器，第n+1级ROM对第n+1级比较器的输出值译码，得到第n+1级译码结构的译码结果。

5.根据权利要求1所述的多级折叠内插型模数转换器，其特征在于，第1级至第N-1级译码结构还包括：数据同步单元，每级比较器的输出值经过数据同步单元进行数据同步后输入到ROM中。

6.根据权利要求3所述的多级折叠内插型模数转换器，其特征在于，所述折叠内插结构包括预放大器阵列、折叠电路和内插网络；

所述预放大器阵列对预放大曲线进行放大后传输至折叠电路，折叠电路对预放大曲线进行折叠处理，部分折叠曲线传输至比较器，全部折叠曲线传输至内插网络，内插网络对折叠曲线进行插值操作。

7.根据权利要求4所述的多级折叠内插型模数转换器，其特征在于，所述折叠内插结构包括预放大器阵列、折叠电路和内插网络；

所述预放大器阵列对折叠曲线进行放大后传输至折叠电路，折叠电路对折叠曲线进行折叠处理，部分折叠曲线传输至比较器，全部折叠曲线传输至内插网络，内插网络对折叠曲线进行插值操作。

8.根据权利要求2所述的多级折叠内插型模数转换器，其特征在于，所述权重加法器是利用二进制数左移一位再与自身相加的形式实现输出值加权的操作。

9.一种模数转换器的译码方法，利用权利要求1至8任一项所述的多级折叠内插型模数转换器，其特征在于，包括如下步骤：

S1：本级译码结构对上一级译码结构的折叠曲线进行折叠内插，并对上一级译码结构输出值译码加权；

S2：将加权后的结果与本级译码结构的译码结果译码相加；

S3：将相加后的结果作为本级译码结构的输出值输出到下一级译码结构，并将折叠内插后的折叠曲线输出到下一级译码结构；

S4：重复步骤S1～S3，直至最后一级译码结构的输出值作为模数转换器的输出结果。

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