CN1859010A - 采用3级折叠内插结构的模数转换器 - Google Patents

Abstract

本发明属集成电路技术领域，具体为一种3级折叠内插结构的模数转换器。该模数转换器由参考电阻串、预放大和采样保持电路、粗模数转换器、输出同步、折叠内插电路、比较器、解码译码经电路连接构成，其中，折叠内插电路采用3级结构，它由折叠电路、电流内插电路和电压内插电路组成，折叠内插电路包含N_fold个折叠单元，每个折叠单元由放大电路和输出电路组成。本发明可大规模地降低模数转换器整体功耗。

Description

采用3级折叠内插结构的模数转换器

技术领域

本发明属集成电路技术领域，具体涉及一种采用3级折叠内插结构的模数转换器。

背景技术

为满足可携带电池供电通讯设备的需要，低功耗、低电源的模数转换器越来越多地引起人们的注意。同时，高速中等分辨率的模数转换器在高速数据通信、液晶显示驱动、数字示波器、硬盘驱动电路等方面有着广泛的应用。模数转换器是高性能混合信号系统中的最重要的核心技术之一，而CMOS高速模数转换器设计更是其中的一个技术瓶颈，始终是国际上研究的热点和重点。

与全并行模数转换器相比，折叠式模数转换器由于采用了折叠电路而大大降低了比较器的数目，减少的数量与折叠系数有关。图1是一个8比特分辨率采用了折叠结构的模数转换器示意图，折叠系数为8。

传统折叠内插模数转换器消耗功耗的主要来源包括：折叠模块、折叠前的预处理模块和比较器模块。其中，折叠模块所包含的数量不多，但每个单元消耗的功耗很大。而后两个模块由于单元数量众多导致消耗很大的功耗。考虑到内插电路可以由已有的折叠信号产生一些中间的折叠信号，而且本身所需的功耗非常小，故而可以通过加入内插电路，提高内插系数来成倍地减少折叠单元以及折叠前的预处理电路单元数量。国际上通常采用一级折叠加上一级内插2级结构来降低整体模数转换器的功耗。图2是一个8比特分辨率采用2级折叠内插结构的模数转换器示意图。然而，由于内插固有缺陷，内插系数均不能太大，否则容易造成模数转换器整体性能的下降，由于内插系数的限制，折叠内插模数转换器依然存在功耗偏大的缺陷。图3是内插的一个说明示意图。

发明内容

本发明的目的在于提供一种采用3级折叠内插结构的模数转换器，以便能进一步大规模降低折叠内插模数转换器整体功耗。

本发明提出的模数转换器，由参考电阻串40、预放大和采样保持电路41、粗模数转换器42、输出同步43、折叠内插电路44、比较器45、解码译码46经电路连接构成，其结构见图4所示。

本发明采用的改进折叠内插电路44为3级结构，由折叠电路411、电流内插电路412和电压内插电路413经电路连接组成。其中折叠内插电路包含N_fold个折叠单元。每个折叠单元由放大电路和输出电路组成，如图5所示。其中放大电路的差分输入就是模数转换器中最前面的预放大和采样保持单元的输出，分别是一个模数转换器的模拟输入信号，一个参考电压，每个单元的输入参考电压各不相同，这样它们的输出也就是折叠电路的输入，其线性范围所对应的模拟信号输入范围也各有不同。随着模数转换器的模拟输入信号电压逐渐升高，折叠电路的放大电路负责输出一对差分的折叠电流信号，输出电路最终再把电流信号转换为电压信号，输出电路由两个相同的连接成二极管结构的PMOS晶体管组成，如图5中的晶体管521和522所示，晶体管漏端接电源电压，栅端和源端相短接，并且接入放大电路。每个预放大单元和折叠单元的输入一输出转换特性曲线如图6所示

每个折叠单元会提供一组差分电流I_Fj和 I_Fj，若折叠模块有N_fold个折叠单元，则折叠信号(I_F1， I_F1)(I_F2， I_F2)……(I_FNfold， I_FNfold)会被输入到电流内插电路，电流内插电路如图7所示，它由晶体管71、72和输出电路经电路连接组成。其中晶体管71和72分别为折叠单元j和折叠单元j+1的输出单元的晶体管。电流内插电路在折叠信号(I_Fj， I_Fj)和(I_Fj+1， I_Fj+1)之间产生了P-1个等间距的中间折叠电流信号，定义P为电流内插系数。在折叠单元j和折叠单元j+1之间产生的电流内插信号可以由(1.1)式确定：

其中k＝1，2，3……P-1。电流内插电路的输出电路最终把电流信号转换为电压信号(V_{电流内插，j}，V_{电流内插，j})，该输出电路由P-1个相同的连接成二极管结构的NMOS晶体管组成。这样，电流内插电路一共输出K＝N_fold×(P-1)组中间差分折叠信号。电流内插电路适用于低电压，高速的应用。其缺点是需要的晶体管数目与内插信号个数成指数关系，消耗大量的功耗，故而选择较小的电流内插系数，一般选择P＝2～4的自然数为佳。N_fold＝2ⁿ，n＝1-5。

电流内插电路输出的多组差分电压(V_{电流内插，j}， V_{电流内插，j})输入到电压内插电路中，如图8所示，电压内插的原理是利用电阻的分压。电压内插电路在电流内插信号(V_{电流内插，j}，V_{电流内插，j})和(V_{电流内插，j+1}， V_{电流内插，j+1})之间产生了Q-1个等间距的中间折叠信号，定义Q为电压内插系数。在电流内插信号j和j+1之间产生的电压内插信号可以由(1.3)式确定：

其中k＝1，2，3……Q-1。最终，电压内插电路一共输出M＝N_fold×(P-1)×(Q-1)组中间差分折叠信号。采用电压内插的优点是需要的内插电阻数目与内插信号个数相等，不会消耗大量功耗。缺点是当所需的内插信号很多时，内插电阻增加，导致内插网络中各个信号模块之间的延时不均匀，特别是最中间的信号延时最大。

折叠电路的折叠输出信号，电流内插的中间折叠输出信号以及电压内插电路的中间折叠输出信号一起输入给比较器产生数字循环温度编码，每个码都对应着模数转换器的模拟输入信号值的大小。

一般地，在给定模数转换器分辨率N的条件下，折叠率F、总内插系数I与折叠电路的个数N_fold存在如下的关系式：

log₂(F×I×N_fold)＝N                                                (1.5)

而折叠电路之前的预放大和采样保持电路中的单元个数N_{pre_amp}与折叠率F和折叠器的个数N_fold存在如下的关系式：

N_{pre_amp}＝F×N_fold                                                  (1.6)

在给定模数转换器分辨率N的条件下，提高总内插系数I，可以降低了F×N_fold的值，也就是说预放大和采样保持电路中的单元个数N_{pre_amp}会大大降低。若同时给定折叠率F的话，提高总内插系数I还会降低折叠器的个数N_fold。由于内插电路本身所需的功耗非常小，所以可以通过提高内插系数成倍地降低折叠单元和预放大单元的个数，从而大规模地降低模数转换器的整体功耗。

然而，无论是电压内插还是电流内插，由于内插固有的缺陷，单个内插电路的内插系数均不能太大，否则容易造成折叠内插模数转换器整体性能的下降，导致单级内插电路降低功耗有限，2级折叠内插模数转换器的功耗依然偏大。

改进后的3级折叠内插结构结合了电流内插和电压内插两种内插结构，两级级联结构可以在单级电路内插系数不高的情况下，大大增加总内插系数I＝P×Q，大规模地降低模数转换器整体功耗，同时可以避免由于单级高内插系数电路带来的种种问题。

附图说明

图1显示折叠变换概念的示意图。

图2显示2级折叠内插结构的模数转换器示意图。

图3显示内插变换概念示意图。

图4显示3级折叠内插结构的模数转换器示意图。

图5显示折叠电路框图。

图6显示了预放大和采样保持电路以及折叠电路中各主要节点工作波形。其中，(a)为前者电路的工作波形，(b)为后者折叠电路的工作波形。

图7显示电流内插电路的电路连接图。

图8显示电压内插电路的电路连接图。

图9显示折叠模块工作时各单元的波形示意图。

图中标号：20为二级折叠内插模数转换器的参考电阻串，21为预放大和采样保持电路，22为粗模数转换器，23为输出同步，24为二级折叠内插电路，25为比较器，26为解码译码；40为三级折叠内插模数转换器参考电阻串，41为预放大和采样保持电路，42为粗模数转换器，43为输出同步，44为3级折叠内插电路，45为比较器，46为解码译码，51为输出电路，52为放大电路，521和522为PMOS晶体管，71和72分别为折叠单元j和折叠单元j+1的输出晶体管，91为折叠单元。

具体实施方式

以下结合附图进一步描述本发明。

模数转换器47，由参考电阻串40、预放大和采样保持电路41、粗模数转换器42、输出同步43、3级折叠内插电路44、比较器45、解码译码46构成，其电路框图见图4所示。预放大和采样保持电路41接受模拟输入信号以及由参考电阻串40产生地递增参考电压作为输入，输出W组差分信号，分别给粗模数转换器44和折叠电路411。折叠电路411产生的N_fold对折叠输出差分对经过电流内插电路412可以得到K对中间折叠输出差分对，再经过电压内插电路413可以得到M对中间折叠输出差分对。而粗模数转换器42则用来产生整个模数转换器47数字输出的高X位(MSB)。由电压内插电路新产生的M对中间折叠输出差分对，由电流内插电路产生的K对中间折叠输出差分对连同最初的N_fold对折叠差分对一起送到比较器45进行比较，输出的结果就是数字循环温度编码，最后经过解码译码46得到整个模数转换器47数字输出剩下的低(N-X)位(LSB)。粗模数转换器42的高X位输出需通过一个输出同步43调整时序与低(N-X)位同步后再最终一起输出模数转换器47所有的位数N。

其中折叠电路411由N_fold个相同单元组合构成，其框图如图9所示。每个折叠电路模块单元91输出的都是经过折叠的信号且这些信号相互之间均有一定的相移，相移的大小与折叠单元数及后面的总内插系数有关。相移是把预放大和采样保持电路41的差分输出按一定顺序相互交叉送到各折叠电路模块单元91作为输入而实现。

常用的2级折叠内插模数转换器27，由参考电阻串20、预放大和采样保持电路21、粗模数转换器22、输出同步23、2级折叠内插电路24、比较器25、解码译码26构成，其电路框图见图2所示。预放大和采样保持电路21接受模拟输入信号以及由参考电阻串20产生地递增参考电压作为输入，输出W组差分信号，分别给粗模数转换器22和折叠电路211。折叠电路211产生的L对折叠输出差分对经过内插电路212可以得到R对中间折叠输出差分对。而粗模数转换器22则用来产生整个模数转换器27数字输出的高X位(MSB)。由电压内插电路新产生的R对中间折叠输出差分对连同最初的L对折叠差分对一起送到比较器25进行比较，输出的结果就是数字循环温度编码，最后经过解码译码26得到整个模数转换器27数字输出剩下的低(N-X)位(LSB)。粗模数转换器22的高X位输出需通过一个输出同步23调整时序与低(N-X)位同步后再最终一起输出模数转换器27所有的位数N。

Claims (3)

1、一种采用3级折叠内插结构的模数转换器，其特征在于由参考电阻串40、预放大和采样保持电路(41)、粗模数转换器(42)、输出同步(43)、折叠内插电路(44)、比较器(45)、解码译码(46)经电路连接构成，其中，折叠内插电路(44)为3级结构，它由折叠电路(411)、电流内插电路(412)和电压内插电路(413)经电路连接组成；这里，折叠内插电路包含N_fold个折叠单元，N_fold＝2ⁿ，n为1-5的自然数，每个折叠单元由放大电路和输出电路组成；预放大采样和保持电路的输出为折叠电路的输入。

2、根据权利要求1所述的模数转换器，其特征在于所述折叠单元的输出电路由2个相同的连接成二极管结构的PMOS晶体管组成。

3、根据权利要求1所述的模数转换器，其特征在于所述电流内插电路的输出电路由P-1个相同的连结成二极管结构的NMOS晶体管组成，P为2-4的自然数。

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