CN1561000A

CN1561000A - 抑制输入共模漂移的流水线结构模数转换器

Info

Publication number: CN1561000A
Application number: CNA2004100166732A
Authority: CN
Inventors: 任俊彦; 王照纲; 施宇锋; 许俊; 李宁; 陈诚; 毛静文; 李联; 郑增钰
Original assignee: Fudan University
Current assignee: Fudan University
Priority date: 2004-03-02
Filing date: 2004-03-02
Publication date: 2005-01-05
Anticipated expiration: 2024-03-02
Also published as: CN1561000B

Abstract

本发明为一种可抑制输入共模漂移的流水线结构模数转换器。它由输入采样保持电路、6级余量增益流水线、7个子模数转换器、6个子数模转换器、流水线输出同步电路和数字校正电路经电路连接构成。其中，采样保持电路采用栅压自举的开关技术和独立的内部输入输出共模电压结构，放在整个流水线的最前端；7个子模数转换器共产生14位的数据输出经过同步电路后，再经数字校正电路，得到最后8位量化数字输出。本模数转换器能有效抑制输入信号的直流飘移，从而降低了对输入共模信号的严格要求，减少了系统的设计难度。

Description

抑制输入共模漂移的流水线结构模数转换器

技术领域

本发明属集成电路技术领域，具体涉及一种可抑制输入信号共模电压漂移的流水线结构模数转换器。

背景技术

高速模数转换器的设计是混合信号系统芯片设计中的一个瓶颈，它消耗大量的芯片面积，功耗和设计时间。同时，高速中等分辨率的模数转换器在高速数据通信、液晶显示驱动、数字示波器、硬盘驱动电路、高清晰度电视(HDTV)等方面有着广泛的应用。早期这类结构的模数转换器都是用双击型工艺或者BiCOMS工艺实现的。在90年代中期后，由于CMOS工艺的发展和设计技术的提高，用CMOS工艺实现的模数转换器开始出现。其优势在于面积小且利于与其它电路特别是数字电路一起集成，制造成本低。

全并行模数转换器是速度最快的模数转换器结构。模拟输入信号和由电阻串产生的逐渐增加的参考电压分别输入到比较器的输入端，N位分辨率的模数转换器需要2^N-1个比较器。比较器的输出为温度码，它可以经过编码为二进制码或其它码输出。全并行模数转换器的优点是只需要单相时钟，结构设计简单，高频性能好。缺点是所需要的比较器数目与分辨率成指数关系，因此它消耗的功耗，占有的芯片面积和输入电容也是与分辨率成指数关系。另一个缺点是比较器的输入失调限制了全并行模数转换器所能达到的分辨率。因此全并行模数转换器对于实现8位分辨率以上的模数转换器难度非常大，且成本高。

流水线结构模数转换器相对于全并行模数转换器而言，在相同的精度下面积小很多，它所消耗的芯片面积和功耗与该模数转换器的分辨率成线性关系。流水线结构的基本思想就是把总体上要求的转换精度平均分配到每一级，每一级的转换结果合并在一起就可以得到最终的转换结果。图1是一个每级1.5位的流水线结构模数转换器的结构示意图，流水线每一级的结构相同，功能一致。每一级的功能都是接受前一级的输出作为本级子模数转换器的输出，得出2位的数字信号。这些数字信号一方面作为本级的输出，另一方面作为数模转换器(DAC)的输入，使得DAC的输出产生对应于这2位数字信号的模拟信号。然后从本级的输入信号中减去DAC的输出信号，在乘以2作为本级的输出，也就是下一级的输入。每级的传输曲线，有两个量化阈值电压分别位正负参考电压的1/4(+VR/4和-VR/4)，通过两个比较器产生两位的数字输出，级间增益是2，如图2所示，这样有1位冗余。这1位冗余数字输出用于校正比较器的输入失调，提高模数转换器的精度。

目前的模数转换器对输入信号的共模电压都有严格的要求，增加了系统应用的额外开销，同时加大了正确测试评估模数转换器的难度，尤其是输入端没有采样保持电路的模数转换器。如在快速和千兆以太网(100/1000BaseT)物理层接收通路中就需要设计一个精确控制的直流漂移补偿电路，用以调整接收到的信号到模数转换器的共模电平范围内，如“DP83861VQM-3 EN Gig PHYTER 10/100/1000 Ethernet Physical Layer”，NationalSemiconductor Application Data Sheet；James Everitt，James F.Parker，Paul Hurs，et al，“A CMOS Transceiver for 10-Mb/s and 100-Mb/s Ethernet，”IEEE J.Solid-State Circuits，vol.33，pp.2169-2177，DEC.1998。这一对输入信号共模电压的严格要求提增加了设计难度与成本。

发明内容

本发明的目的在于提供一种可以抑制输入共模直流漂移的流水线结构模数转换器，以克服现有模数转换器对输入信号共模电压的严格要求，降低整个系统的设计难度，减小成本。

本发明设计的抑制输入共模漂移的流水线结构模数转换器，由输入采样保持电路10，6级余量增益流水线11～13，7个子模数转换器14～17，6个子数模转换器18～20，流水线输出同步电路21和数字校正电路22经电路连接构成，其结构见图3所示。其中采样保持电路10放在整个流水线的最前端，其目的是使整个模数转换器处理高频信号的能力不受后级余量增益电路采样速度的限制，而基本上由最前端的采样保持电路决定，同时调整信号的幅度与范围至适当的范围以便于后级量化。最后一个子模数转换器17是标准的2位全并行模数转换器，其余子模数转换器均只有两个阈值电压，2位的数字输出需要后级的高位数据进行校正。7个子模数转换器共产生14位的数据输出经过同步电路21后得到14位同步数据23，这14位的数据经过数字校正电路22，进行校正，得到最后8位量化数字输出。

本发明中，采样保持电路10采用了栅压自举的开关技术与独立的内部输入输出共模电压结构，抑制了输入信号的直流漂移。图4是采样保持电路结构示意图，电路在双相非交叠时钟CK1与CK2控制下工作，如图5所示。时钟相位CK1有效(高电平)，CK2无效(低电平)时，开关26、27、29～32导通，开关28、33、34关闭，通过开关26、27采样输入信号，电荷存储到电容35、36上；时钟相位Ck2有效(高电平)，Ck1无效时(低电平)时，开关26、27、29～32关闭，开关28、33、34导通，理想运放25的输入端为高阻，在闭环情况下，正负输入端电压相等，所以存储在电容35、36上的电荷将全部转移到电容37、38，如果电容35、36与电容37、38大小相等，那么在运放输出端保持的差分电压与电容35、36采样的输入差分电压相同。

实际电路实现时，运放25的增益与带宽是有限的，而且这一有限的带宽和增益由运放的直流工作点决定，工作点包括运放的输入端和输出端共模电压，如果这两个共模电压随输入信号共模电压而变化，运放的性能也就跟着发生波动，甚至不工作，而通常情况下，输入信号的共模电压是难以确定的，通常前级增加直流补偿电路来保证后级的模数转换器能正常工作，加大了系统的设计难度与成本。本发明中，通过相互独立的内部输入共模电压与输出共模电压设置运放的输入端与输出端的共模电压，稳定运放的工作；同时结合栅压自举技术，减小了输入信号共模电压对采样开关导通电阻与线性度的影响，这样，输入信号共模电压在大范围内变化，电路都能正常工作。

时钟相位CK1有效时，内部产生的输入共模电压通过开关29、30与运放25的输入端连接，设置输入的共模电压VCMI；内部产生的输出共模电压VCMO通过开关31、32与电容37、38的极板相连，这样在电容35、36存储输入采样信号的同时，电容37、38存储了输出端与输入端的共模电压差。时钟相位CK2有效时，运放输出端连接到电容37、38的极板，由于电容的另一极板电压为输入共模电压，电容上存有输出端与输入端的共模电压差，所以此时输出端的共模电压为CK1有效时设置的输出共模电压VCMO。为了提高了运放的共模范围，此设计中的输入共模电压VCMI与输出共模电压VCMO分别设置。

采样保持电路中的开关一般由MOSFET晶体管来实现，当MOS晶体管的栅源电压超过晶体管的阈值电压时，晶体管导通，相反则关闭，实现开关功能。但是，晶体管导通时，输入信号经源极通过沟道流至漏极，晶体管的导通沟道有一定的电阻。在低电压设计时，由于栅极电压低，这一导通电阻往往很大，而且与输入信号的幅度有很大关系，当输入信号增大时，栅源电压减小，导通电阻变大，甚至关断。所以使用MOSFET晶体管作为开关对输入信号的范围限制很大。本发明中的采样开关采用了栅压自举的技术，作为开关的n沟道MOSFET晶体管栅极电压随输入电压(源极电压)的变化而变化，由一自举电路保证栅源电压差恒定为电源电压，这样极大地晶体管导通时的电阻，同时电阻几乎也不随输入电压变化而改变，线性度很好，对整个模数转换器的性能的提高有很大的帮助。

本模数转换器可有效抑制输入信号的直流飘移，从而大大降低了对输入共模信号的严格要求，减少了系统的设计难度。

附图说明

图1流水线模数转换器概念的结构框图。

图2流水线模数转换的转换曲线。

图3本发明中的流水线模数转换器结构图。

图4本发明中流水线模数器的工作时序简图。

图5本发明中流水线模数转换器的采样保持电路。

图6采样保持电路中使用的栅压自举的采样开关。

图中标号：10为采样保持电路，11-13为余量增益电路，14-17为子模数转换器，18-20为子数模转换器，21为输出同步电路，22为数字校正电路，23为同步数据线，24为量化数据线，26-34为开关，35、36为采样电容，37、38为保持电容，39、40为反相器，42、43、44为电容，41、45、46、47、48、50、51、52、53、57为晶体管，49为反向信号，54为采样开关，55为时钟信号，56为反向信号，83为倍压电路，84为自举电路。

具体实施方式

下面结合附图进一步描述本发明。

模数转换器由输入采样保持电路10，6级余量增益流水线11～13，子模数转换器14～17，子数模转换器18～20，流水线输出同步电路21和数字校正电路22构成。其电路框图如图3所示。位于输入端的采样保持电路10采用输入信号后保持，其输出由子模数转换器14量化产生两位数字输出；同时余量增益电路11也采样这一输出，将采样电压放大两倍后与子数模转换器18的转换结构相减作为余量增益电路12和子模数转换器的输入。子模数转换器14在产生两位量化数字输出的同时还生成3位的控制信号用以选择子模数转换器的转换电压。之后4级流水线结构与与前面完全相同。最后一级的子模数转换器17有三个阈值电压，是标准的两位全并行模数转换器，产生的两位输出无需再校正，而前面各级的子模数转换器则只有两个阈值电压，产生的两位输出有部分是冗余信息。在整个流水线工作时，奇数级采样时则偶数级保持，相邻两级相差半个时钟周期，所以7个子模数转换器产生14位数据需要对齐，由数据同步电路21实现。最后对齐好的数据23由数字校正电路22得到最终8位数据24。

其中，采样保持电路10由开关26～34，采样电容35、36，保持电容37、38，运算放大器25经电路连接构成。其结构框图如图5所示。时钟相位CK1有效时，内部产生的输入共模电压通过开关29、30与运放25的输入端连接，设置输入的共模电压VCMI；内部产生的输出共模电压VCMO通过开关31、32与电容37、38的极板相连，这样在电容35、36存储输入采样信号的同时，电容37、38存储了输出端与输入端的共模电压差。时钟相位CK2有效时，运放25输出端连接到电容37、38的极板，由于电容的另一极板电压为输入共模电压，电容上存有输出端与输入端的共模电压差，所以此时输出端的共模电压为CK1有效时设置的输出共模电压VCMO。输入共模电压VCMI与输出共模电压VCMO分别设置，均有模数转换器内部产生与输入信号无关，输入共模电压较输出共模电压低。

采样开关26、27是栅压自举的开关，具体见图6所示。栅压自举开关由倍压电路83，自举电路84和n沟道MOS晶体管54构成。整个自举开关在单个时钟55的控制下实现开关。倍压电路83由MOS晶体管45、46，电容42、43，反相器39、40构成，晶体管45、46漏极与电源向量，栅极和源极耦合相连后分别与电容42、43相连，电容42、43的另外一个极板分别接到反相器39、40的输出，反相器39把输入时钟信号55反向得到信号56后接到反相器40的输入。该电路产生一个低电平为Vdd(电源电压)，高电平为2倍Vdd的方波，去控制自举电路中MOS晶体管47的导通。自举电路84中的电容44两端分别通过晶体管47、41接到电源与地，晶体管47栅电压由倍压电路产生的倍压信号控制，晶体管41栅电压由时钟的反相信号57控制。时钟55为低电平时，其反相信号56为高电平，晶体管53导通，而晶体管52一直处于导通状态，所以晶体管54的栅极通过串接的晶体管52、53放电至零电平，采样开关54关闭，同时，晶体管41、47导通，电容44两端电压充电至电源电压。时钟信号55为高电平时，p沟道MOS晶体管51栅电压为低电平，该晶体管导通，同时晶体管57导通，晶体管41、47、56断开，这样电容44上保持的电压加到采样开关54的栅源两端，使得开关54的栅源电压等于电源电压，不受输入信号的影响。为了克服寄生电容及开关54的栅电容的影响，电容44要取足够大的电容值，为其它电容总和的6倍以上。晶体管50和52是基于器件可靠性的考虑而加入的，不影响电路的功能。晶体管53的沟道长度可以适当的取较大的值，增大放电通路的电阻，减小晶体管52由于漏源电压过大而击穿的可能性。

Claims

1、一种抑制输入共模漂移的流水线结构模数转换器，其特征在于由输入采样保持电路(10)，6级余量增益流水线(11)～(13)，7个子模数转换器(14)～(17)，6个子数模转换器(18)～(20)，流水线输出同步电路(21)和数字校正电路(22)经电路连接构成，其中采样保持电路(10)放在整个流水线的最前端，最后一个子模数转换器(17)是标准的2位全并行模数转换器，其余子模数转换器均只有两个阈值电压，2位的数字输出需要后级的高位数据进行校正；7个子模数转换器共产生14位的数据输出经过同步电路(21)后得到14位同步数据，这14位的数据经数字校正电路22进行校正，得到最后8位量化数字输出。

2、根据权利要求1所述的模数转换器，其特征在于采样保持电路由开关(26)～(34)，采样电容(35)、(36)，保持电容(37)、(38)，运算放大器(25)经电路连接构成，时钟相位CK1有效时，内部产生的输入共模电压通过开关(29)、(30)与运放(25)的输入端连接，设置输入的共模电压VCMI；内部产生的输出共模电压VCMO通过开关(31)、(32)与电容(37)、(38)的极板相连，时钟相位CK2有效时，运放(25)输出端连接到电容(37)、(38)的极板，此时输出端的共模电压为CK1有效时设置的输出共模电压VCMO。

3、根据权利要求1所述的模数转换器，其特征在于采样开关(26)、(27)采用栅压自举开关，该开关由倍压电路(83)、自举电路(84)和n沟道MOS晶体管(54)电路连接构成，整个自举开关受单个时钟(55)控制。