CN1877999A - 适用于欠采样输入的流水线模数转换器 - Google Patents

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尹文婧
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Abstract

本发明属于集成电路技术领域，具体为一种适用于欠采样输入的流水线结构模数转换器。它由输入采样保持电路，8级余量增益流水线，1级2位全并行模数转换器，8个子模数转换器，8个子数模转换器，流水线输出时钟同步电路和数字校正电路经电路连接构成；其中采样保持电路采用栅压自举开关技术和电容翻转式采样保持结构。本发明克服了现有模数转换器的输入信号带宽不高的限制，提高了信号输入带宽范围，使模数转换器适用于更大频率范围内的信号转换。

Description

适用于欠采样输入的流水线模数转换器
技术领域
本发明属集成电路技术领域，具体涉及一种适用于欠采样输入情况的流水线结构模数转换器。
背景技术
高速度、高精度、低功耗模数转换器的设计是如今混合信号系统芯片设计中的总体发展趋势，它在数据通信、液晶显示驱动、SOC系统、高清晰数字电视(HDTV)等方面都有着广泛的应用。在众多种类的模数转换器电路结构中，流水线结构以其在速度、精度和功耗方面的折衷优势而成为首要选择。
流水线结构的基本思想是把总体的转换精度要求平均分配到每一级，再将每级输出合并成为最终的转换结果。图1是一个每级1.5位的流水线结构模数转换器的结构示意图，流水线每一级的结构和功能都相同。每一级子模块都将前一级的输出作为本级子模数转换器的输入，得出2位的数字信号。这些数字信号一方面作为本级的输出，另一方面作为数模转换器(DAC)的输入，使得DAC的输出产生对应于这2位数字信号的模拟信号，然后从本级的输入信号中减去DAC的输出信号，再乘以2倍因子作为本级输出，也即下一级的输入。每级的传输曲线有两个量化阈值电压，分别为正负参考电压的1/4倍(+VR/4和-VR/4)，通过两个比较器产生两位的数字输出，级间增益是2，如图2所示。2位输出数据中有1位冗余，这1位冗余数字输出用于校正比较器的输入失调，提高模数转换器的精度。
在大多数模数转换器的设计中，往往只考虑了奈奎斯特(Nyquist)频率以下的信号输入范围，而对于更高输入频率，如基带在奈奎斯特频率以上、具有一定信号带宽的欠采样输入情况则较少涉及，或者所得到的结果会随着输入频率的升高而降低。而具有较大带宽范围的欠采样输入情况在实际应用中有一定优势，在相同的输入信号下，可以降低时钟采样频率，降低对模数转换器的高速要求。
如在HDTV的设计中，QAM信道解调方式经过射频前端和IF AGC反馈到达Tuner的信号频率为36-44MHz，而PLL产生的采样时钟频率为30.4MHz，因此需要用到基带在奈奎斯特频率以上、具有较高信号带宽的欠采样输入设计。如“DMB-T Demodulator ASICLGS-8222-A1”，Legend Silicon Corp.Application Data Sheet；Zhi-Xing Yang，Meng Han，Chang-Yong Pan，Jun Wang，Lin Yang，and Ai-Dong Menl，“A Coding and Modulation Scheme forHDTV Services in DMB-T，”IEEE Transactions on Broadcasting，vol.50，pp.26-31，MAR.2004。进行适用于欠采样输入情况的模数转换器的设计增加了对采样开关的带宽和线性度的要求，增加了设计难度和成本。
发明内容
本发明的目的在于提供一种可以适用于欠采样输入情况的流水线模数转换器，以克服现有模数转换器的输入信号带宽不高的限制，提高信号输入带宽范围，使模数转换器适用于更大频率范围内的信号转换。
本发明设计的模数转换器，由输入采样保持电路，8级余量增益流水线，1级2位全并行模数转换器，8个子模数转换器，8个子数模转换器，流水线输出时钟同步电路和数字校正电路经电路连接构成，其结构见图3所示。其中，采用保持电路10依次与余量增益电路1-余量增益电路8连接，最后与2位全并行模数转换器13连接；8个子数模转换器和8个子模数转换器分别依次与8级余量增益电路1-余量增益电路8连接，且各子模数转换器还分别与余量增益电路1-余量增益电路8的输入端连接；8个子模数转换器均有两个阈值电压，得到2位数字输出，经过后级数据校正，从而得到实际结果。8个子模数转换器共产生16位需校正的数据，然后经同步数据线21与最后一级全并行模数转换器13的2位输出一起经过时钟同步电路19后得到同步数据，进入数字校正电路20，对这18位数据再进行数字校正，得到最后的10位量化输出。流水线结构最前端的采样保持电路10对输入信号进行采样，可提高模数转换器处理高频信号的能力，保持信号成为阶梯的稳定值，从而降低对第1级余量增益电路和比较器的要求，同时调整信号幅度以便于后级量化。
本发明中，采样保持电路10采用栅压自举的采样开关技术和电容翻转式采样保持结构，以提高信号带宽范围，实现高频信号的欠采样输入情况。图4是采样保持电路结构图示，电路在双相非交叠时钟下工作。它由开关23-28、电容29和30、以及运算放大器31构成，采样开关23和24，分别经过电容29和30后与运算放大器31的输入端连接；运算放大器31的输出分别接开关27和28，开关25和26分别与运算放大器31的输入端连接。在前半周期时钟内，开关23～26导通，开关27、28断开，通过开关23、24对输入信号进行采样，电荷存储到电容29、30上；后半周期时钟内，开关23～26断开，开关27、28导通，电容29、30的底极板由输入端翻转至输出端，存储在电容上的电荷使运放为闭环工作状态，对输入信号进行保持处理。
采样开关23、24(采用MOS管)的性能决定了信号的采样精度和输入带宽，也是能否达到欠采样设计的重要因素之一。对于输入信号频率高于奈奎斯特频率的欠采样情况，需要保证足够大的RC输入带宽，以及高频输入信号下的采样线性度。MOS管开关导通时，输入信号经源极通过沟道流至漏极，其导通电阻与栅源电压有关；当输入信号幅度变化时，栅源电压会随之发生改变，导通电阻不恒定，引起信号的非线性失真，会影响电路性能。因此，本发明在采样电路中的采样开关采用栅压自举结构，如图5所示。该栅压自举开关由电荷泵电路、栅压导通开关和采样开关46经电路连接而成。其中，电荷泵电路由电容32、32，NMOS管34、35、37、38，PMOS管36经电路连接组成；栅压导通开关由PMOS管39、41和NMOS管40、42～45经电路连接组成。通过电荷泵自举使得采样开关46的栅极电压跟随着输入电压(源极电压)而变化，保持栅源电压的恒定，使得导通电阻几乎不随输入电压变化而改变，减小电路的非线性失真，极大改进了高频输入信号的动态性能。
运算放大器31的增益和带宽决定了信号的保持精度。本发明中，运放31采用全差分输入的增益自举套筒式共源共栅结构，在较低功耗下可以达到大带宽、高增益、稳定的频率特性以及半周期内的建立时间和建立精度等性能要求。该运算放大器31由差分输入对管、层叠共栅管和负载管电路连接而成。其中，差分输入对管由NMOS管50、51组成，其栅端连接到差分输入信号；层叠共栅管由NMOS管52、53和PMOS管54、55连接组成；负载管由NMOS负载管49和PMOS负载管56～59连接组成。MOS管56～59为对传统套筒式共源共栅结构的改进，将栅极连接至共模反馈电压的管子分成了两管并联，负载管49的输入端64、负载管56和57的输入端65分别接至固定偏置电压，负载管58和59的输入端66分别接共模反馈电压，从而可得到更快的共模反馈响应。当输入信号变化时，反馈电压只需调整局部的电流即可得到灵敏的微调值，快速达到稳定的工作状态，对整个模数转换器的性能提高有很大的帮助。
附图说明
图1流水线模数转换器概念的结构框图。
图2流水线模数转换的转换曲线。
图3本发明中的流水线模数转换器结构图。
图4本发明中流水线模数转换器的采样保持电路。
图5采样保持电路中使用的栅压自举的采样开关。
图6采样保持电路中使用的套筒式共源共栅运放。
图中标号：10为输入采样保持电路，11、12为余量增益电路，13为两位全并行模数转换电路，14～16为子模数转换器，17、18为子数模转换器，19为时钟同步电路，20为数字校正电路，21为同步数据线，22为量化数据线，23～28为开关，29、30、32、33为电容，34～46、49～59为MOS管，47～48为时钟信号，60～63为增益自举电路，64为管49的输入端，65为管56和57的输入端，分别连接固定偏置电压，66为管58和59的输入端，连接共模反馈电压。
具体实施方式
下面结合附图进一步描述本发明。
模数转换器由输入采样保持电路10，8级余量增益流水线11～12，1级两位全并行模数转换器13，8个子模数转换器14～16，8个子数模转换器17～18，流水线输出同步电路19和数字校正电路20构成，其电路框图如图3所示。位于输入端的采样保持电路10通过栅压自举开关采样输入信号，采用闭环增益为1的运放进行信号保持，其输出由子模数转换器14量化产生两位数字输出；同时余量增益电路11也采样这一输出，将采样电压放大两倍后与子数模转换器17的转换结构相减作为下一级余量增益电路和子模数转换器的输入。子模数转换器14在产生两位量化数字输出的同时还生成3位的控制信号用以选择子模数转换器的转换电压。后面7级流水线结构与第一级子电路结构和功能均相同。最后一级为标准的两位全并行模数转换器13，包括三个阈值电压，产生两位不带校正的输出；而前面各级的子模数转换器只有两个阈值电压，产生的两位输出，其中有一位是冗余量，用以进行数字校正。产生的18位数据通过时钟同步电路19实现同步数据。最后，同步数据经数据线21进入数字校正电路20，得到最终10位数据22。
其中，采样保持电路由开关23～28，电容29、30，运算放大器31经电路连接构成。其结构框图如图4所示。前半时钟相位有效时，输入共模电压通过开关25、26与运放31的输入端连接，并同时连接电容29、30的顶极板，输入信号通过开关23、24输入，将电荷存储在电容35、36上；开关25、26比开关23、24提早关断，使得电容29、30的顶极板悬空，这样可以消除MOS开关固有的电荷注入和时钟馈通效应。后半时钟相位有效时，开关23～26断开，电容37、38通过导通的开关27、28将底极板翻转至运放31的输出端，从而进行信号的保持处理。
采样开关23、24是栅压自举的开关，如图5所示。它由电容32和33、MOS管34～46、时钟47和48经电路连接组成。其中，47、48为与采样保持电路相同的双相不交叠时钟。在时钟47有效时，开关34、35导通，将电容32充电至VDD；时钟48有效时，开关34断开，开关36、37导通，通过电容32将38管的栅极电压自举到两倍VDD，使38管导通，从而在电容33的两极板间累积VDD的电压；在下一个时钟47有效时，MOS管45导通，将输入信号VIN加在电容33的底极板，再通过导通的P管41将采样MOS管46的栅极电压抬高到VIN+VDD，从而保证栅源电压值基本恒定在VDD，不受输入信号的影响。为了克服MOS管38、41的寄生电容及采样管46的栅电容影响，MOS管44要取较大的电容值以保证足够的自举电压。MOS管42、43是基于器件可靠性的考虑而加入的，不影响电路的功能。MOS管44的沟道长度可以取较大值以增大放电通路的导通电阻，减小MOS管43由于漏源电压过大而击穿的可能性。
增益自举的套筒式共源共栅运放31由N型负载管49、差分输入对管50～51、共栅管52～55、改进的P型负载管56～59以及自举电路60～63经电路连接组成，见图6所示，负载管49的输入端64、负载管56和57的输入端65分别连接固定偏置电压，负载管58和59的输入端66分别连接共模反馈电压。共栅管52～55通过电流放大器反馈的自举电路60～63进行静态工作点的设定，并通过增加该电路进一步增加输出阻抗，使得总运放以较低功耗实现了高增益和大带宽的要求，保证了整体电路的采样保持精度。

Claims (6)

1.一种适用于欠采样输入的流水线模数转换器，其特征在于由输入采样保持电路，8级余量增益流水线，1级2位全并行模数转换器，8个子模数转换器，8个子数模转换器，流水线输出时钟同步电路和数字校正电路经电路连接构成；其中，采用保持电路(10)依次与余量增益电路(1)-余量增益电路(8)连接，最后与2位全并行模数转换器(13)连接；8个子数模转换器和8个子模数转换器分别依次与8级余量增益电路(1)-余量增益电路(8)连接，且各子模数转换器还分别与余量增益电路(1)-余量增益电路(8)的输入端连接；8个子模数转换器均有两个阈值电压，得到2位数字输出；8个子模数转换器共产生16位需校正的数据，然后经同步数据线(21)与最后一级全并行模数转换器(13)的2位输出一起经过时钟同步电路(19)后得到同步数据，进入数字校正电路(20)，对这(18)位数据再进行数字校正，得到最后的10位量化输出。
2.根据权利要求1所述的适用于欠采样输入的流水线模数转换器，其特征在于所述采样电路由开关(23)-(28)、电容(29)和(30)、以及运算放大器(31)构成，采样开关(23)和(24)，分别经过电容(29)和(30)后与运算放大器(31)的输入端连接；运算放大器(31)的输出分别接开关(27)和(28)，开关(25)和(26)也分别与运算放大器(31)的输入端连接；在前半周期时钟内，开关(23)～(26)导通，开关(27)、(28)断开，通过开关(23)、(24)对输入信号进行采样，电荷存储到电容(29)、(30)上；后半周期时钟内，开关(23)～(26)断开，开关(27)、(28)导通，电容(29)、(30)的底极板由输入端翻转至输出端，存储在电容上的电荷使运放为闭环工作状态，对输入信号进行保持处理。
3.根据权利要求2所述的适用于欠采样输入的流水线模数转换器，其特征在于所述的采样开关(23)和(24)采用栅压自举结构。
4.根据权利要求2所述的适用于欠采样输入的流水线模数转换器，其特征在于所述的运算放大器(31)采用全差分输入的增益自举套筒式共源共栅结构。
5.根据权利要求3所述的适用于欠采样输入的流水线模数转换器，其特征在于所述的采样开关(23)或(24)由电容(32)和(33)、MOS管(34)～(46)、时钟(47)和(48)经电路连接组成，在时钟(47)有效时，开关(34)、(35)导通，将电容(32)充电至VDD；时钟(48)有效时，开关(34)断开，开关(36)、37导通，通过电容(32)将(38)管的栅极电压自举到两倍VDD，使(38)管导通，从而在电容(33)的两极板间累积VDD的电压；在下一个时钟(47)有效时，MOS管(45)导通，将输入信号VIN加在电容(33)的底极板，再通过导通的P管(41)将采样MOS管(46)的栅极电压抬高到VIN+VDD，从而保证栅源电压值基本恒定在VDD，不受输入信号的影响。
6.根据权利要求4所述的适用于欠采样输入的流水线模数转换器，提特征在于所述的运算放大器(31)由N型负载管(49)、差分输入对管(50)～(51)、共栅管(52)～(55)、改进的P型负载管(56)～(59)以及自举电路(60)～(63)经电路连接组成，负载管(49)的输入端(64)、负载管(56)和(57)的输入端(65)分别连接固定偏置电压，负载管(58)和(59)的输入端(66)分别连接共模反馈电压；共栅管(52)～(55)通过电流放大器反馈的自举电路(60)～(63)进行静态工作点的设定，并通过增加该电路进一步增加输出阻抗，使得总运放以较低功耗实现了高增益和大带宽的要求，保证了整体电路的采样保持精度。
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