CN111865319A - 一种基于四输入比较器的超低功耗逐次逼近型模数转换器 - Google Patents
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Abstract
本发明涉及低功耗集成电路技术领域，一种基于四输入比较器的超低功耗逐次逼近型模数转换器，包括两个两倍自举采样保持（S/H）开关、两个可变精度二进制电容DAC阵列、两个C‑2C电容DAC阵列、一个四输入亚阈值动态比较器、一个异步SAR控制逻辑电路；所述两个两倍自举采样保持（S/H）开关将输入差分模拟信号采样至可变精度二进制MSB‑split电容DAC阵列的上极板；所述两个可变精度二进制电容DAC阵列和两个C‑2C电容DAC阵列由单位电容并联构成。本发明采用两倍自举采样保持（S/H）开关，在采样过程中保持了电阻值的恒定，提高了线性度的同时也提高了ADC整体的精度。
Description
技术领域
本发明涉及低功耗集成电路技术领域，尤其涉及一种应用于便携式传感器芯片的基于四输入比较器的超低功耗逐次逼近型（SAR）模数转换器（ADC）。
背景技术
随着集成电路工艺尺寸的不断减小使得片上系统(SoC)也向着低功耗的方向发展，这对ADC的性能提出了更为严格的要求。而其中的逐次逼近寄存器型（SAR）模数转换器（ADC）在生物电子和便携式传感器等低功耗领域大放异彩。工艺尺寸的进步在快速推动数字电路发展的同时也增加了高性能模拟电路的设计难度。作为应用最为广泛的一种ADC类型，逐次逼近寄存器型（SAR）模数转换器（ADC）具有结构简单、功耗低、面积小等优点，在纳米级CMOS工艺下既面临着挑战也充满了机遇。超低电源电压的应用下，系统和电路通常可以由能量受限的电池或小尺寸的能量收集设备来供电，因此模拟电路的性能以及设备的寿命面临着诸多挑战。因此，在这些应用中设计高能效的系统结构和电路是非常有必要的。
工艺尺寸的缩小可以显著的降低SAR ADC中数字部分的功耗，因此ADC整体功耗中占据主导地位的是由电容构成的DAC阵列所引入的开关功耗。在现有的结构中，例如Tong（Tong, X., and Ghovanloo, M. (2015). Energy-efficient switching scheme in SARADC for biomedical electronics, Electron. Letters, 51 (9), 676–678.），Xie（Xie,L., Wang, Y., Su, J., Liu, J., and Wen, G. (2017). Switching scheme with98.4% switching energy reduction and high accuracy for SAR ADCs. AnalogIntegrated Circuits and Signal Processing, 90(3), 681–686.），Zhu（Ding, Z.,Bai, W., and Zhu, Z. (2015). Trade-off between energy and linearity switchingscheme for SAR ADC. Analog Integrated Circuits and Signal Processing, 86(1),121–125.）将电容DAC阵列平均功耗分别降低了98.8%, 98.4%, 和98.05%，然而他们的功耗计算中忽略的复位功耗带来的影响且面积并没有得到较大的降低。
发明内容
本发明的目的在于提供了一种应用于便携式传感器芯片的基于四输入比较器的超低功耗逐次逼近型模数转换器，旨在解决现有的逐次逼近寄存器型模数转换器在面积大，功耗高，线性度差的问题。
本发明是这样实现的，一种基于四输入比较器的超低功耗逐次逼近型模数转换器，包括两个两倍自举采样保持（S/H）开关、两个可变精度二进制电容DAC阵列、两个C-2C电容DAC阵列、一个四输入亚阈值动态比较器、一个异步SAR控制逻辑电路；所述两个两倍自举采样保持（S/H）开关将输入差分模拟信号采样至可变精度二进制MSB-split电容DAC阵列的上极板；所述两个可变精度二进制电容DAC阵列和两个C-2C电容DAC阵列由单位电容并联构成，通过异步SAR控制逻辑电路实现数字信号到模拟信号的转换过程；所述四输入亚阈值动态比较器比较两个可变精度二进制电容DAC阵列的上极板电压Vp和Vn以及两个C-2C电容DAC阵列电压(Vp+VDACp)和(Vn+VDACn)，其输出异步SAR控制逻辑电路，所述异步SAR控制逻辑电路产生控制信号，控制电容DAC阵列中的连接开关以及电容下极板电平的切换。
进一步，所述可变精度二进制电容DAC阵列的开关方法：
在采样阶段，连接电容阵列DACPH上极板和电容阵列DACPL上极板的开关Sp2以及连接电容阵列DACNH上极板和电容阵列DACNL上极板的开关Sn2闭合，可变精度二进制电容DAC阵列中的所有电容的上极板对模拟信号进行采样，可变精度二进制电容DAC阵列中的所有电容下极板连接Vcm；在转换阶段，四输入亚阈值动态比较器对可变精度二进制电容DAC阵列DACPL和DACNL上极板电压Vp和Vn进行比较得到最高位数字码D1，MSB代表最高位数字码，可以用D1表示，MSB-1代表次高位数字码，可以用D2表示，依此类推D3~D7分别代表对应位数字码，输入信号Vip＞Vin与Vin＞Vip的工作原理相同，故此处我们只对Vip＞Vin这一种情况进行详细的分析，根据最高位比较结果，Vp＞Vn则表示最高位D1=1，将正端一侧电容阵列DACPL的下极板切换为GND，DACNL的下极板保持不变，然后四输入亚阈值动态比较器再次进行比较得到第二位D2，根据第二位的比较结果，当Vp＞Vn表示次高位D2=1，将正端一侧电容阵列DACPH最高位电容切换到GND，负端一侧电容阵列DACNL下极板切换到Vref，DACNH的最高位电容下极板切换到Vref，然后开关Sp2和Sn2闭合，当Vp＜Vn则表示次高位D2=0，将正端一侧电容阵列DACPL的下极板电压切换为Vcm，DACPH的最高位电容下极板切换GND，负端一侧电容阵列DACNH的最高为电容下极板切换到Vref，然后开关Sp2和Sn2闭合，然后比较器再次进行比较得到第三位D3，根据第三位比较结果，当Vp＞Vn表示D3=1，将正端一侧电容阵列DACPH次高位电容下极板切换到GND，负端一侧电容阵列DACNH次高位电容下极板切换到Vref，当Vp＜Vn则表示D3=0，将正端一侧电容阵列DACPH次高位电容下极板切换到Vref，负端一侧电容阵列DACNH次高位电容下极板切换到GND，然后比较器再次进行比较得到第四位D4，其余位可以类推产生，直到得到D6，当Vp＞Vn表示D6=1，将负端一侧DACNH的最低位电容下极板切换到Vref，当Vp＜Vn则表示D6=0，将正端一侧DACPH的最低位电容下极板切换到Vref，然后比较器再次进行比较得到第七位D7，此时电容阵列DACPL和DACPH的上极板的最终电平以及DACNL和DACNH的上极板的最终电平将会分别保留在Vp、Vn端。
进一步，所述C-2C电容DAC阵列的开关方法：
所述C-2C电容DAC阵列在采样阶段，连接开关Sn1和Sp1保持闭合以使C-2C电容DAC阵列的上极板连接到Vcm，同时C-2C电容阵列中下极板也连接到Vcm，在转换阶段，当最高位D1=1时，连接开关Sn1将保持闭合，使得VDACN一侧的C-2C电容DAC阵列不参与整个转换工作，而连接开关Sp1断开，使得VDACP一侧的C-2C电容DAC阵列参与细量化过程，当D7=1时，则C-2C电容DAC阵列中的2C电容下极板由Vcm切换到地，否则若D7=0，则2C电容下极板电平由Vcm切换为Vref，，依次类推进行比较最后比较器进行比较得到D8。
本发明中采用两种开关电容DAC阵列相结合的方式，实现了10位精度下相较传统开关时序平均开关能耗可以下降99.84%，占用面积相比较传统的开关时序要减少84.38%，而且没有复位功耗，可以实现我们所需要的纳瓦级功耗应用场景。
进一步，所述两倍自举采样保持（S/H）开关包括：4个PMOS管，9个NMOS管，2个电容，其中连接关系为：
NMOS管M1的源极接地，NMOS管M1的漏极连接电容C1的负极和NMOS管M9的漏极，NMOS管M1的栅极与PMOS管M3的栅极相连，接采样时钟信号CLK的反向信号CLKS，NMOS管M9的栅极连接PMOS管M3的漏极、PMOS管M2的栅极、NMOS管M4的漏极、电容C2的负极，NMOS管M9的源极连接输入信号VIN、NMOS管M11的源极、NMOS管M10的漏极，PMOS管M3的源极连接电容C1的正极和PMOS管M2的漏极和衬底，PMOS管M2的源极连接电源VDD、PMOS管M5的源极、NMOS管M7的栅极，NMOS管M4的源极接地，NMOS管M4的栅极与PMOS管M6的栅极相连，接采样时钟信号CLK的反向信号CLKS，PMOS管M6的源极连接PMOS管M5的漏极与衬底和电容C2的正极，NMOS管M11的漏极连接NMOS管M12的漏极及M10的衬底，NMOS管M11的栅极连接NMOS管M10的栅极、PMOS管M6的漏极、NMOS管M7的漏极、PMOS管M5的栅极，NMOS管M10的源极作为输出VOUT（即与可变精度二进制电容DAC阵列上极板相连），连接电容CP的正极、电容CS的正极和NMOS管M10_D的源极，电容CP的负极和电容CS的负极接地，其中电容CS为负载电容，电容CP为寄生负载电容，为了便于分析我们将其在原理图中加入，NMOS管M10_D的栅极连接地，NMOS管M10_D的漏极连接输入信号VIP，NMOS管M12的栅极连接CLKS，NMOS管M12的源极接地，NMOS管M7的源极接NMOS管M8的漏极，NMOS管M8的源极接地，NMOS管M8的栅极接CLKS，其余未说明的PMOS管衬底接源极，NMOS管衬底接地。采用这种两倍自举开关对输入信号进行采样可以在低电源电压应用下保证采样信号良好的线性度和恒定的导通电阻。
进一步，所述四输入亚阈值动态比较器包括：8个PMOS管，6个NMOS管，其中连接关系为：
PMOS管Mb的栅极与外部控制信号Vbias相连，PMOS管Mb的源极与电源电压VDD、PMOS管M10的源极、PMOS管M11的源极相连，PMOS管Mb的漏极与PMOS管M7的源极相连，PMOS管M7的栅极与比较器时钟信号CLK相连，PMOS管M7的漏极与PMOS管M1a的源极、PMOS管M1的源极、PMOS管M2的源极、PMOS管M2a的源极相连，PMOS管M1a的栅极与PMOS管M11的栅极、PMOS管M9的栅极、PMOS管M2a的漏极、PMOS管M2的漏极、NMOS管M4的漏极、NMOS管M6的漏极、PMOS管M1的栅极、NMOS管M3的栅极相连，PMOS管M1a的衬底与输入信号VDACp相连，即与正端C-2C电容DAC阵列的上极板相连，PMOS管M2a的栅极与PMOS管M10的栅极、NMOS管M8的栅极、PMOS管M1a的漏极、PMOS管M1的漏极、NMOS管M5的漏极、NMOS管M3的漏极、PMOS管M2的栅极、NMOS管M4的栅极相连，PMOS管M2a的衬底与输入信号VDACn相连，即与负端C-2C 电容DAC阵列的上极板相连，PMOS管M1的衬底与输入信号Vp相连，即与正端可变精度二进制电容DAC阵列上极板相连，PMOS管M2的衬底与输入信号VN相连，即与正端可变精度二进制电容DAC阵列上极板相连，NMOS管M5的栅极与比较器的时钟信号CLK相连，NMOS管M6的栅极与比较器的时钟信号CLK相连，PMOS管M10的漏极与NMOS管M8的漏极相连作为输出CMPP，PMOS管M11的漏极与NMOS管M9的漏极相连作为输出CMPN，NMOS管M8的源极与NMOS管M5的源极、NMOS管M3的源极、NMOS管M4的源极、NMOS管M6的源极、NMOS管M9的源极相连后接地，其余未说明的PMOS管衬底接源极，NMOS管衬底接地。基于平衡状态分析，在亚阈值动态比较器中采用共源共栅电路来抑制衬底驱动差分对的总失调电压（平均值+3std）变化。因此，在0.6V电源下当输入共模电压从300mV升到600mV时，总失调电压的波动仅为0.28mV。同时，所有的晶体管都工作在亚阈值区域，从而在0.6V电源电压下可以显著降低功耗。
进一步，所述可变精度二进制电容DAC阵列电路包括：二进制权重电容，其中连接关系为：
二进制权重电容由单位电容C并联而成，由于采用MSB-split技术将MSB电容进行拆分，使得拆分后的MSB电容构成的电容阵列DACPH和DACNH与低位电容构成的DACPL和DACNL阵列结构相同，均由单位电容C并联而成，并且Ci+1=2Ci,i＝2~4, C2=C1=C，其中i＝1~4，C5为最高位电容。DACPL和DACNL电容阵列的上极板分别与连接开关Sp2和Sn2、两倍自举采样保持开关、四输入亚阈值动态比较器的Vp和Vn输入端相连，DACPH和DACNH电容阵列的上极板分别与连接开关Sp2和Sn2相连，所有电容的下极板由异步控制逻辑产生的控制信号控制CMOS连接开关连接到GND、VCM或者Vref，电容下极板的具体连接关系由权利要求2中的开关方法决定，由异步SAR控制逻辑电路控制。
进一步，所述C-2C电容DAC阵列电路包括：混合权重电容，其中连接关系为：
混合权重电容由单位电容C并联而成，其中C1=C，C2=2C，C3=124C，C4由C-2C结构组成，C-2C结构中的2C电容上极板与其余电容上极板、连接开关、四输入亚阈值动态比较器的VDACP或VDACn输入端相连，C-2C结构中的2C电容下极板与两个并联的单位电容上极板相连，两个并联的单位电容下极板和其余电容的下极板由异步控制逻辑产生的控制信号控制CMOS连接开关连接到GND、VCM或者Vref，电容下极板的具体连接关系由权利要求3中的开关方法决定，由异步SAR控制逻辑电路控制。
本发明所述应用于便携式传感器芯片的基于四输入比较器的超低功耗逐次逼近型模数转换器，通过采用上述技术在0.18um工艺，0.6V电源电压，采样速率是1MS/s的情况下，信噪比为61.53dB，无杂散动态范围为70.8dB，信噪失真比为59.69 dB，电路总功耗仅为8.7uw，计算出的有效位数ENOB为9.62bit，信号带宽计算出SAR ADC的功耗优值为12.4 fJ/conversion-step。
本发明与现有技术相比具有如下优点：
1）本发明采用两倍自举采样保持（S/H）开关，在采样过程中保持了电阻值的恒定，提高了线性度的同时也提高了ADC整体的精度。
2）本发明通过采用可变精度二进制电容DAC阵列和C-2C电容DAC阵列相结合的方式设计了一种全新的开关时序方法，大幅度的优化了开关能量和功耗，实现了10位精度下相较传统开关时序平均开关能耗可以下降99.84%，占用面积相比较传统的开关时序要减少84.38%，而且没有复位功耗。
3）本发明对传统动态比较器进行改进，采用四输入衬底驱动的技术，扩展了输入信号范围的同时，大幅度降低了动态功耗和失调电压。
4）本发明采用的异步SAR控制逻辑电路，降低了输出端的泄漏电流，减小了决断误差，同时大幅度降低了功耗。
5）本发明中对各个模块进行了针对性设计使他们可以在较低的电源电压下正常工作，因此我们的电源电压选择为0.6V，这样将大幅度降低功耗。
在我们的工作中，通过对电容DAC阵列的重新设计，使得平均开关能耗可以下降99.84%，占用面积相比较传统的开关时序要减少84.38%，此外所提出的开关方案复位能量为0。
在我们所设计的可变精度二进制电容DAC阵列和C-2C电容DAC阵列中，单位电容外的所有电容均由单位电容并联构成，而单位电容Cu的大小和种类通常取决于SAR ADC所采用的工艺，KT/C热噪声，匹配性要求和工作速度。在工作速度，线性度和功耗之间存在平衡。如果选择大的单位电容，SAR ADC将具有可靠的线性度，但会存在建立时间慢，功耗高和面积大等缺点。在我们的设计中，无需任何校准技术就可以通过配置DAC网络的电容来实现匹配的要求，从而降低了ADC整体架构的设计复杂性和功耗。
比较器失调对ADC的性能影响也很大，因为它缩小了输入范围，同时降低了输入共模电压变化引起的转换线性。在本文中，我们利用衬底驱动和共源共栅电路技术的四输入亚阈值动态比较器来减轻电源开销和失调电压。为了验证所提出的结构，已经在晶体管级别对比较器的总失调电压（平均值+3std）和延迟进行了分析和优化。仿真结果表明，通过Monte Carlo分析，当输入共模点从1/2VDD上升到VDD时，总失调电压的波动仅为0.28mV。同时，由于比较器内部存在更加有效的正反馈，所以比较器的运行速度可以满足要求。
附图说明
图1是本发明实施例提供的应用于便携式传感器芯片的基于四输入比较器的超低功耗逐次逼近型模数转换器电路结构示意图。
图2是本发明实施例提供的工作时序图。
图3是本发明实施例提供的可变精度二进制电容DAC阵列开关方法的5位展示。
图4是本发明实施例提供的C-2C电容DAC阵列开关方法的3位展示。
图5是本发明实施例提供的两倍自举采样保持开关电路的电路图。
图6是本发明实施例提供的四输入亚阈值动态比较器电路的电路图。
图7是本发明实施例提供的异步SAR控制逻辑电路的电路图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
本发明针对传统的超低功耗异步逐次逼近寄存器型模数转换器的缺点，在现有技术上做出改进，即本发明提供了一种应用于便携式传感器芯片的基于四输入比较器的超低功耗逐次逼近型（SAR）模数转换器（ADC），在保证了线性度和性能指标要求的情况下实现了纳瓦级功耗。
如图1所示，本发明实施例提供的应用于便携式传感器芯片的基于四输入比较器的超低功耗逐次逼近型模数转换器，包括：两个两倍自举采样保持（S/H）开关，两个可变精度二进制电容DAC阵列，两个C-2C电容DAC阵列，一个四输入亚阈值动态比较器，一个异步SAR控制逻辑电路。所述两倍自举采样保持（S/H）开关将输入差分模拟信号采样至可变精度二进制电容DAC阵列的上极板；所述两个可变精度二进制电容DAC阵列和两个C-2C电容DAC阵列由单位电容并联构成，通过异步控制逻辑实现数字信号到模拟信号的转换过程；所述四输入亚阈值动态比较器比较电容阵列DAC的上极板电压Vp和Vn以及(Vp+VDACp)和(Vn+VDACn)，其输出控制异步SAR控制逻辑；所述异步SAR控制逻辑电路产生控制信号，控制电容DAC阵列中的连接开关以及电容下极板电平的切换。
如图2所示，本发明实施例提供的一种应用于便携式传感器芯片的基于四输入比较器的超低功耗逐次逼近型模数转换器的工作时序：在采样阶段（CLKS/H=1），四输入亚阈值动态比较器将被复位，两倍自举采样保持开关对模拟信号进行采样。比较器根据转换阶段的差分DAC输出（CLKS/H=0）进行比较，并将结果反馈给异步SAR动态控制逻辑电路。最后，差分电容DAC网络，根据电荷再分配原理，实现一个众所周知的二进制搜索算法。
如图3所示，在图中以将可变精度二进制电容DAC阵列开关方法运用于3位ADC时呈现，以展示本发明实施例所提供的工作时序。在采样阶段，连接电容阵列DACPH上极板和电容阵列DACPL上极板的开关Sp2以及连接电容阵列DACNH上极板和电容阵列DACNL上极板的开关Sn2闭合，可变精度二进制电容DAC阵列中的所有电容的上极板对模拟信号进行采样，可变精度二进制电容DAC阵列中的所有电容下极板连接Vcm；在转换阶段，四输入亚阈值动态比较器对可变精度二进制电容DAC阵列DACPL和DACNL上极板电压Vp和Vn进行比较得到最高位数字码D1，MSB代表最高位数字码，可以用D1表示，MSB-1代表次高位数字码，可以用D2表示，依此类推D3~D7分别代表对应位数字码，输入信号Vip＞Vin与Vin＞Vip的工作原理相同，故此处我们只对Vip＞Vin这一种情况进行详细的分析，根据最高位比较结果，Vp＞Vn则表示最高位D1=1，将正端一侧电容阵列DACPL的下极板切换为GND，DACNL的下极板保持不变，然后四输入亚阈值动态比较器再次进行比较得到第二位D2，根据第二位的比较结果，当Vp＞Vn表示次高位D2=1，将正端一侧电容阵列DACPH最高位电容切换到GND，负端一侧电容阵列DACNL下极板切换到Vref，DACNH的最高位电容下极板切换到Vref，然后开关Sp2和Sn2闭合，当Vp＜Vn则表示次高位D2=0，将正端一侧电容阵列DACPL的下极板电压切换为Vcm，DACPH的最高位电容下极板切换GND，负端一侧电容阵列DACNH的最高为电容下极板切换到Vref，然后开关Sp2和Sn2闭合，然后比较器再次进行比较得到第三位D3，根据第三位比较结果，当Vp＞Vn表示D3=1，将正端一侧电容阵列DACPH次高位电容下极板切换到GND，负端一侧电容阵列DACNH次高位电容下极板切换到Vref，当Vp＜Vn则表示D3=0，将正端一侧电容阵列DACPH次高位电容下极板切换到Vref，负端一侧电容阵列DACNH次高位电容下极板切换到GND，然后比较器再次进行比较得到第四位D4，其余位可以类推产生，直到得到D6，当Vp＞Vn表示D6=1，将负端一侧DACNH的最低位电容下极板切换到Vref，当Vp＜Vn则表示D6=0，将正端一侧DACPH的最低位电容下极板切换到Vref，然后比较器再次进行比较得到第七位D7，此时电容阵列DACPL和DACPH的上极板的最终电平以及DACNL和DACNH的上极板的最终电平将会分别保留在Vp、Vn端。
如图4所示，本发明C-2C电容DAC阵列。在采样阶段，连接开关Sn1和Sp1保持闭合以使C-2C电容DAC阵列的上极板连接到Vcm，同时C-2C电容阵列中下极板也连接到Vcm，在转换阶段，当最高位D1=1时，连接开关Sn1将保持闭合，使得VDACN一侧的C-2C电容DAC阵列不参与整个转换工作，而连接开关Sp1断开，使得VDACP一侧的C-2C电容DAC阵列参与细量化过程，当D7=1时，则C-2C电容DAC阵列中的2C电容下极板由Vcm切换到地，否则若D7=0，则2C电容下极板电平由Vcm切换为Vref，比较器进行比较得到D8，依次类推得到D9、D10。C-2C电容DAC阵列与可变精度二进制电容DAC阵列相结合，构成了本发明SAR ADC中的DAC开关电容整体模块。与现有的SAR ADC开关电容方案相比，本发明具有四点重要的优势。首先，极大的降低了DAC开关电容模块的总电容，即节约了大量的面积。第二，通过合理的电平切换时序设计，极大地降低了整体功耗，同时复位功耗为0。第三，MSB-split技术的采用，使得整体功耗得到了更大程度的降低。第四，在电容DAC阵列的实际布局过程中，通过合理的选择电容尺寸，可以有效的提升线性度，在实际的布局布线过程中，通过共质心布局以及添加dummy电容的方式，可有效抑制电容失配带来的影响。
如图5所示，本发明所述两倍自举开关包括：4个PMOS管，9个NMOS管，2个电容，其中连接关系为：NMOS管M1的源极接地，NMOS管M1的漏极连接电容C1的负极和NMOS管M9的漏极，NMOS管M1的栅极与PMOS管M3的栅极相连，接采样时钟信号CLK的反向信号CLKS，NMOS管M9的栅极连接PMOS管M3的漏极、PMOS管M2的栅极、NMOS管M4的漏极、电容C2的负极，NMOS管M9的源极连接输入信号VIN、NMOS管M11的源极、NMOS管M10的漏极，PMOS管M3的源极连接电容C1的正极和PMOS管M2的漏极和衬底，PMOS管M2的源极连接电源VDD、PMOS管M5的源极、NMOS管M7的栅极，NMOS管M4的源极接地，NMOS管M4的栅极与PMOS管M6的栅极相连，接采样时钟信号CLK的反向信号CLKS，PMOS管M6的源极连接PMOS管M5的漏极与衬底和电容C2的正极，NMOS管M11的漏极连接NMOS管M12的漏极及M10的衬底，NMOS管M11的栅极连接NMOS管M10的栅极、PMOS管M6的漏极、NMOS管M7的漏极、PMOS管M5的栅极，NMOS管M10的源极作为输出VOUT，连接电容CP的正极、电容CS的正极和NMOS管M10_D的源极，电容CP的负极和电容CS的负极接地，其中电容CS为负载电容，电容CP为寄生负载电容，为了便于分析我们将其在原理图中加入，NMOS管M10_D的栅极连接地，NMOS管M10_D的漏极连接输入信号VIP，NMOS管M12的栅极连接CLKS，NMOS管M12的源极接地，NMOS管M7的源极接NMOS管M8的漏极，NMOS管M8的源极接地，NMOS管M8的栅极接CLKS，其余未说明的PMOS管衬底接源极，NMOS管衬底接地。当CLK为高电平时(CLK的反向信号CLKS为低电平)，M1、M4、M8管断开，M3、M6管导通，VG=2VDD，M9、M10管导通。此时电容C1的左极板电压变为输入电压VIN,由于电容C1和C2依旧保持前一时刻的电荷量，故电容C1的右极板电压变为VIN+VDD，电容C2的右极板电压变为VIN+2VDD，即对于M10管来说，其栅极电压为VIN+2VDD，源极电压为VIN，栅源电压VGS始终等于2VDD，Vout跟随VIN的变化而变化，电路为采样模式。晶体管M11和M12用于抑制M10的衬底偏置效应。当时钟信号CLK为低电平时，M1、M4管导通，C1、C2的左极板电压被拉低到GND，从而M2管导通，C1的右极板电压充电到VDD。同时M8管导通，VG=0，从而M5导通，C2的右极板电压充电到VDD，且M10管断开，输入无法传到输出，采样信号保持在Cs中，电路为保持模式。但此时输入信号可以通过采样晶体管M10的源漏电容和布线寄生电容构成的Cds耦合到采样电容。不过，差分自举开关结构可以显著抑制时钟馈通和电荷注入效应。同时通过应用交叉耦合技术，降低了输入信号经由Cds寄生电容耦合对采样信号的影响，同时M10_D管的加入有效消除了在保持阶段M10管Cds对采样信号的影响。由于M10管的栅源电压VGS始终等于2VDD，所以MOS管的导通电阻Ron为定值，与栅源电压无关，电路的线性度大大提高。而且在此状态下，无论输入电压VIN为何值，M10管的栅源电压VGS始终等于2VDD，也即是M10管始终导通，提高了输入电压的摆幅。线性度和输入摆幅的提高，使得ADC的精度提高，是该采样保持电路的最主要的优点。
如图6所示，所述四输入亚阈值动态比较器包括：8个PMOS管，6个NMOS管，其中连接关系为：
PMOS管Mb的栅极与外部控制信号Vbias相连，PMOS管Mb的源极与电源电压VDD、PMOS管M10的源极、PMOS管M11的源极相连，PMOS管Mb的漏极与PMOS管M7的源极相连，PMOS管M7的栅极与比较器时钟信号CLK相连，PMOS管M7的漏极与PMOS管M1a的源极、PMOS管M1的源极、PMOS管M2的源极、PMOS管M2a的源极相连，PMOS管M1a的栅极与PMOS管M11的栅极、PMOS管M9的栅极、PMOS管M2a的漏极、PMOS管M2的漏极、NMOS管M4的漏极、NMOS管M6的漏极、PMOS管M1的栅极、NMOS管M3的栅极相连，PMOS管M1a的衬底与输入信号VDACp相连，即与正端C-2C电容DAC阵列的上极板相连，PMOS管M2a的栅极与PMOS管M10的栅极、NMOS管M8的栅极、PMOS管M1a的漏极、PMOS管M1的漏极、NMOS管M5的漏极、NMOS管M3的漏极、PMOS管M2的栅极、NMOS管M4的栅极相连，PMOS管M2a的衬底与输入信号VDACn相连，即与负端C-2C 电容DAC阵列的上极板相连，PMOS管M1的衬底与输入信号Vp相连，即与正端可变精度二进制电容DAC阵列上极板相连，PMOS管M2的衬底与输入信号VN相连，即与正端可变精度二进制电容DAC阵列上极板相连，NMOS管M5的栅极与比较器的时钟信号CLK相连，NMOS管M6的栅极与比较器的时钟信号CLK相连，PMOS管M10的漏极与NMOS管M8的漏极相连作为输出CMPP，PMOS管M11的漏极与NMOS管M9的漏极相连作为输出CMPN，NMOS管M8的源极与NMOS管M5的源极、NMOS管M3的源极、NMOS管M4的源极、NMOS管M6的源极、NMOS管M9的源极相连后接地，其余未说明的PMOS管衬底接源极，NMOS管衬底接地。当CLK电平为1时，输出节点CMPN和CMPP被复位至VDD电平。当CLK电平为1时，在粗量化过程中，假设电压VP比VN大，节点ON的充电速度比OP快，故当ON节点电压升至阈值电压以上时，锁存结构会通过正反馈将ON节点更加快速的拉升为VDD电位，而OP节点则迅速降至GND电位，经由一个反向器缓冲后输出CMPP和CMPN的值，完成一次比较。重复此过程直至完成第7位的比较，之后Vp和Vn节点电平将保持不变。在接下来的量化阶段，通过引入C-2C电容DAC阵列的正负端电平VDACp和VDACn，比较器通过将(VP+VDACp)和(VN+VDACn)进行比较以获得剩余的3位，进而完成整个数字码的转换中电平的比较过程。基于平衡状态分析，在亚阈值动态比较器中采用共源共栅电路来抑制衬底驱动差分对的总失调电压（平均值+3std）变化。因此，在0.6V电源下当输入共模电压从300mV升到600mV时，总失调电压的波动仅为0.28mV。同时，所有的晶体管都工作在亚阈值区域，从而在0.6V电源电压下可以显著降低功耗。
所述可变精度二进制电容DAC阵列电路包括：二进制权重电容，其中连接关系为：
由于采用MSB-split技术将MSB电容进行拆分，使得拆分后的MSB电容构成的电容阵列DACPH和DACNH与低位电容构成的DACPL和DACNL阵列结构相同，均由单位电容C并联而成，并且Ci+1=2Ci,i＝2~4, C2=C1=C，其中i＝1~4，C5为最高位电容。DACPL和DACNL电容阵列的上极板分别与连接开关Sp2和Sn2、两倍自举采样保持开关、四输入亚阈值动态比较器的Vp和Vn输入端相连，DACPH和DACNH电容阵列的上极板分别与连接开关Sp2和Sn2相连，所有电容的下极板由异步控制逻辑产生的控制信号控制CMOS连接开关连接到GND、VCM或者Vref，电容下极板的具体连接关系由权利要求2中的开关方法决定，由异步SAR控制逻辑电路控制。
所述C-2C电容DAC阵列电路包括：混合权重电容，连接开关，其中连接关系为：
混合权重电容由单位电容C并联而成，其中C1=C，C2=2C，C3=124C，C4由C-2C结构组成。C-2C结构中的2C电容上极板与其余电容上极板、连接开关、四输入亚阈值动态比较器的VDACP或VDACn输入端相连，C-2C结构中的2C电容下极板与两个并联的单位电容上极板相连，两个并联的单位电容下极板和其余电容的下极板由异步控制逻辑产生的控制信号控制CMOS连接开关连接到GND、VCM或者Vref，电容下极板的具体连接关系由权利要求3中的开关方法决定，由异步SAR控制逻辑电路控制。
如图7（a）所示，所述异步SAR控制逻辑电路包括：10个Bit-Slice电路、一个或非门，其中连接关系为：比较器输出信号CMPP,CMPN作为异步SAR控制逻辑电路的输入信号，经或非门产生Valid信号，串行连接的10个Bit-Slice电路（前一个电路的输出端Q与下一个电路的输入端D相连，第一个电路的D端接采样时钟的反信号CLKS，最后一个电路的Q端作为一次转换的结束）经Valid信号及CMPP,CMPN控制产生数字码Pi，Ni，i＝1~10（即ADC转换输出结果）。Pi，Ni，i＝1~10经过简单逻辑门（与非门或或非门）产生连接开关或者DAC网络中CMOS开关的控制逻辑。
如图7（b）所示，其核心电路Bit-Slice电路的连接关系为：
PMOS管M1的栅极与NMOS管M3的栅极相连接输入信号D，PMOS管M1的漏极与NMOS管M2的漏极、PMOS管M4的栅极、NMOS管M6的栅极相连，PMOS管M1的源极与PMOS管M4、M7、M9、M12、M16的源极相连接电源电压VDD，NMOS管M2的栅极与PMOS管M5的栅极相连接输入信号Valid，NMOS管M2的源极与NMOS管M3的漏极相连，NMOS管M3的源极与NMOS管M6、M15的源极相连，PMOS管M4的漏极与PMOS管M5的源极相连，PMOS管M5的漏极与NMOS管M6的漏极、PMOS管M7、M16的栅极、NMOS管M15的栅极相连作为输出Q，PMOS管M7的漏极与反相器1的输入端、NMOS管M8的漏极、PMOS管M9的漏极、NMOS管M10的漏极、PMOS管M12的栅极、NMOS管M14的栅极相连，NMOS管M8的栅极与反相器1的输出端相连作为输出P，NMOS管M8的源极与NMOS管M10的源极、NMOS管M11的漏极相连，PMOS管M16的漏极与反相器2的输入端、NMOS管M17的漏极、PMOS管M12的漏极、NMOS管M13的漏极、PMOS管M9c的栅极、NMOS管M11的栅极相连，NMOS管M17的栅极与反相器2的输出端相连作为输出N，NMOS管M17的源极与NMOS管M13的源极、NMOS管M14的漏极相连，NMOS管M11的源极与NMOS管M14的源极、NMOS管M15的漏极相连，NMOS管M10的栅极接输入信号CMPP，NMOS管M13的栅极接输入信号CMPN，其余未说明的PMOS管衬底接源极，NMOS管衬底接地。当D为低电平时，Q被拉至地，然后点P和N被复位到低电平。此时，M15被关断，所以所提出的动态控制逻辑可以降低功耗，因为在复位阶段每个支路都不流过电流。当D为高电平且Valid上升沿到达时，Q将变为高电平。然后，当比较器输出CMPP和CMPN准备就绪时，正反馈再生（M9〜M14）开始工作并强制锁存输出。即使之后CMPP或CMPN随着较小的泄漏电流而改变，点P和N也被M8或M17锁存。这种动态锁存逻辑消除了由泄露电流造成的决断误差，提高了ADC整体的精度，同时静态功耗为0。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、同等替换和改进等，均应包含在本发明的保护范围之内。
Claims (7)
1.一种基于四输入比较器的超低功耗逐次逼近型模数转换器，其特征在于：包括两个两倍自举采样保持S/H开关、两个可变精度二进制电容DAC阵列、两个C-2C电容DAC阵列、一个四输入亚阈值动态比较器、一个异步SAR控制逻辑电路；所述两个两倍自举采样保持S/H开关将输入差分模拟信号采样至可变精度二进制电容DAC阵列的上极板；所述两个可变精度二进制电容DAC阵列和两个C-2C电容DAC阵列由单位电容并联构成，通过异步SAR控制逻辑电路实现数字信号到模拟信号的转换过程；所述四输入亚阈值动态比较器比较两个可变精度二进制电容DAC阵列的上极板电压Vp和Vn以及两个C-2C电容DAC阵列电压Vp+VDACp和Vn+VDACn，其输出异步SAR控制逻辑电路，所述异步SAR控制逻辑电路产生控制信号，控制电容DAC阵列中的连接开关以及电容下极板电平的切换。
2.如权利要求1所述的基于四输入比较器的超低功耗逐次逼近型模数转换器，其特征在于：所述可变精度二进制电容DAC阵列，在采样阶段，连接电容阵列DACPH上极板和电容阵列DACPL上极板的开关Sp2以及连接电容阵列DACNH上极板和电容阵列DACNL上极板的开关Sn2闭合，可变精度二进制电容DAC阵列中的所有电容的上极板对模拟信号进行采样，可变精度二进制电容DAC阵列中的所有电容下极板连接Vcm；在转换阶段，四输入亚阈值动态比较器对可变精度二进制电容DAC阵列DACPL和DACNL上极板电压Vp和Vn进行比较得到最高位数字码D1，MSB代表最高位数字码，可以用D1表示，MSB-1代表次高位数字码，可以用D2表示，依此类推D3~D7分别代表对应位数字码，输入信号Vip＞Vin与Vin＞Vip的工作原理相同，故此处我们只对Vip＞Vin这一种情况进行详细的分析，根据最高位比较结果，Vp＞Vn则表示最高位D1=1，将正端一侧电容阵列DACPL的下极板切换为GND，DACNL的下极板保持不变，然后四输入亚阈值动态比较器再次进行比较得到第二位D2，根据第二位的比较结果，当Vp＞Vn表示次高位D2=1，将正端一侧电容阵列DACPH最高位电容切换到GND，负端一侧电容阵列DACNL下极板切换到Vref，DACNH的最高位电容下极板切换到Vref，然后开关Sp2和Sn2闭合，当Vp＜Vn则表示次高位D2=0，将正端一侧电容阵列DACPL的下极板电压切换为Vcm，DACPH的最高位电容下极板切换GND，负端一侧电容阵列DACNH的最高为电容下极板切换到Vref，然后开关Sp2和Sn2闭合，然后比较器再次进行比较得到第三位D3，根据第三位比较结果，当Vp＞Vn表示D3=1，将正端一侧电容阵列DACPH次高位电容下极板切换到GND，负端一侧电容阵列DACNH次高位电容下极板切换到Vref，当Vp＜Vn则表示D3=0，将正端一侧电容阵列DACPH次高位电容下极板切换到Vref，负端一侧电容阵列DACNH次高位电容下极板切换到GND，然后比较器再次进行比较得到第四位D4，其余位可以类推产生，直到得到D6，当Vp＞Vn表示D6=1，将负端一侧DACNH的最低位电容下极板切换到Vref，当Vp＜Vn则表示D6=0，将正端一侧DACPH的最低位电容下极板切换到Vref，然后比较器再次进行比较得到第七位D7，此时电容阵列DACPL和DACPH的上极板以及DACNL和DACNH的上极板的最终电平将会分别保留在Vp、Vn端。
3.如权利要求2所述的基于四输入比较器的超低功耗逐次逼近型模数转换器，其特征在于：所述C-2C电容DAC阵列，在采样阶段，连接开关Sn1和Sp1保持闭合以使C-2C电容DAC阵列的上极板连接到Vcm，同时C-2C电容阵列中下极板也连接到Vcm，在转换阶段，当最高位D1=1时，连接开关Sn1将保持闭合，使得VDACN一侧的C-2C电容DAC阵列不参与整个转换工作，而连接开关Sp1断开，使得VDACP一侧的C-2C电容DAC阵列参与细量化过程，当D7=1时，则C-2C电容DAC阵列中的2C电容下极板由Vcm切换到地，否则若D7=0，则2C电容下极板电平由Vcm切换为Vref，比较器进行比较得到D8，依次类推得到D9、D10。
4.如权利要求1所述的基于四输入比较器的超低功耗逐次逼近型模数转换器，其特征在于：所述两倍自举采样保持（S/H）开关包括：4个PMOS管、9个NMOS管、2个电容，NMOS管M1的源极接地，NMOS管M1的漏极连接电容C1的负极和NMOS管M9的漏极，NMOS管M1的栅极与PMOS管M3的栅极相连，接采样时钟信号CLK的反向信号CLKS，NMOS管M9的栅极连接PMOS管M3的漏极、PMOS管M2的栅极、NMOS管M4的漏极、电容C2的负极，NMOS管M9的源极连接输入信号VIN、NMOS管M11的源极、NMOS管M10的漏极，PMOS管M3的源极连接电容C1的正极和PMOS管M2的漏极和衬底，PMOS管M2的源极连接电源VDD、PMOS管M5的源极、NMOS管M7的栅极，NMOS管M4的源极接地，NMOS管M4的栅极与PMOS管M6的栅极相连，接采样时钟信号CLK的反向信号CLKS，PMOS管M6的源极连接PMOS管M5的漏极与衬底和电容C2的正极，NMOS管M11的漏极连接NMOS管M12的漏极及M10的衬底，NMOS管M11的栅极连接NMOS管M10的栅极、PMOS管M6的漏极、NMOS管M7的漏极、PMOS管M5的栅极，NMOS管M10的源极作为输出VOUT，连接电容CP的正极、电容CS的正极和NMOS管M10_D的源极，电容CP的负极和电容CS的负极接地，其中电容CS为负载电容，电容CP为寄生负载电容，为了便于分析我们将其在原理图中加入，NMOS管M10_D的栅极连接地，NMOS管M10_D的漏极连接输入信号VIP，NMOS管M12的栅极连接CLKS，NMOS管M12的源极接地，NMOS管M7的源极接NMOS管M8的漏极，NMOS管M8的源极接地，NMOS管M8的栅极接CLKS，其余未说明的PMOS管衬底接源极，NMOS管衬底接地。
5.如权利要求1所述的基于四输入比较器的超低功耗逐次逼近型模数转换器，其特征在于：所述四输入亚阈值动态比较器包括8个PMOS管和6个NMOS管，PMOS管Mb的栅极与外部控制信号Vbias相连，PMOS管Mb的源极与电源电压VDD、PMOS管M10的源极、PMOS管M11的源极相连，PMOS管Mb的漏极与PMOS管M7的源极相连，PMOS管M7的栅极与比较器时钟信号CLK相连，PMOS管M7的漏极与PMOS管M1a的源极、PMOS管M1的源极、PMOS管M2的源极、PMOS管M2a的源极相连，PMOS管M1a的栅极与PMOS管M11的栅极、PMOS管M9的栅极、PMOS管M2a的漏极、PMOS管M2的漏极、NMOS管M4的漏极、NMOS管M6的漏极、PMOS管M1的栅极、NMOS管M3的栅极相连，PMOS管M1a的衬底与输入信号VDACp相连，即与正端C-2C电容DAC阵列的上极板相连，PMOS管M2a的栅极与PMOS管M10的栅极、NMOS管M8的栅极、PMOS管M1a的漏极、PMOS管M1的漏极、NMOS管M5的漏极、NMOS管M3的漏极、PMOS管M2的栅极、NMOS管M4的栅极相连，PMOS管M2a的衬底与输入信号VDACn相连，即与负端C-2C 电容DAC阵列的上极板相连，PMOS管M1的衬底与输入信号Vp相连，即与正端可变精度二进制电容DAC阵列上极板相连，PMOS管M2的衬底与输入信号VN相连，即与正端可变精度二进制电容DAC阵列上极板相连，NMOS管M5的栅极与比较器的时钟信号CLK相连，NMOS管M6的栅极与比较器的时钟信号CLK相连，PMOS管M10的漏极与NMOS管M8的漏极相连作为输出CMPP，PMOS管M11的漏极与NMOS管M9的漏极相连作为输出CMPN，NMOS管M8的源极与NMOS管M5的源极、NMOS管M3的源极、NMOS管M4的源极、NMOS管M6的源极、NMOS管M9的源极相连后接地，其余未说明的PMOS管衬底接源极，NMOS管衬底接地。
6.如权利要求1所述的基于四输入比较器的超低功耗逐次逼近型模数转换器，其特征在于：所述可变精度二进制电容DAC阵列电路包括二进制权重电容，由于采用MSB-split技术将MSB电容进行拆分，使得拆分后的MSB电容构成的电容阵列DACPH和DACNH与低位电容构成的DACPL和DACNL阵列结构相同，均由单位电容C并联而成，并且Ci+1=2Ci,i＝2~4, C2=C1=C，其中i＝1~4，C5为最高位电容，DACPL和DACNL电容阵列的上极板分别与连接开关Sp2和Sn2、两倍自举采样保持开关、四输入亚阈值动态比较器的Vp和Vn输入端相连，DACPH和DACNH电容阵列的上极板分别与连接开关Sp2和Sn2相连，所有电容的下极板由异步控制逻辑产生的控制信号控制CMOS连接开关连接到GND、VCM或者Vref，电容下极板的具体连接关系由权利要求2中的开关方法决定，由异步SAR控制逻辑电路控制。
7.如权利要求1所述的基于四输入比较器的超低功耗逐次逼近型模数转换器，其特征在于：所述C-2C电容DAC阵列电路包括混合权重电容，混合权重电容由单位电容C并联而成，其中C1=C，C2=2C，C3=124C，C4由C-2C结构组成，C-2C结构中的2C电容上极板与其余电容上极板、连接开关、四输入亚阈值动态比较器的VDACP或VDACn输入端相连，C-2C结构中的2C电容下极板与两个并联的单位电容上极板相连，两个并联的单位电容下极板和其余电容的下极板由异步控制逻辑产生的控制信号控制CMOS连接开关连接到GND、VCM或者Vref，电容下极板的具体连接关系由权利要求3中的开关方法决定，由异步SAR控制逻辑电路控制。
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