CN112564709A - 一种基于误差反馈式的噪声整形逐次逼近模数转换器 - Google Patents

一种基于误差反馈式的噪声整形逐次逼近模数转换器 Download PDF

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Abstract

本发明公开了一种基于误差反馈式的噪声整形逐次逼近模数转换器。本发明由正端第一核心电路、正端第二核心电路、负端第一核心电路、负端第二核心电路、比较器、逻辑控制与寄存器模块组成。正端第一核心电路采样保存和反馈VINP，向比较器输出VCOM+，向正端第二核心电路输出VRES+；正端第二核心电路采样VRES+，对VINP反馈VRES+；负端第一核心电路采样保存和反馈VINN，向比较器输出VCOM‑，向负端第二核心电路输出VRES‑；负端第二核心电路采样VRES‑，对VINN反馈VRES‑；的大小；逻辑控制与寄存器模块根据比较器对VCOM+和VCOM‑判断结果进行运算，向正端第一核心电路、负端第一核心电路分别输出Ctrl+、Ctrl‑，输出量化结果。采用本发明可提高模数转换器的信噪比和量化精度，抑制频带噪声。

Description

一种基于误差反馈式的噪声整形逐次逼近模数转换器
技术领域
本发明涉及一种模拟数字信号转换器(analog-to-digital converter,ADC)电路结构，适用于例如物联网、可穿戴设备以及生物传感器等要求高精度、低功耗的场合。
背景技术
自然界中存在的信号大多数为模拟信号，例如声音、光线、温度和压力等，而计算机等电子设备处理、计算、传输、存储的多为数字信号。因此，需要一种将模拟信号转换为数字信号的模数转换器，模数转换器在电子设备中具有不可替代的重要作用。尤其随着物联网、可穿戴智能产品和人工智能等相关产业的高速发展，要求模数转换器朝着更高精度、更快速度和更低功耗的方向发展。传统的模数转换器可以分为四类：(1)快闪型模数转换器、(2)流水线型模数转换器、(3)逐次逼近型模数转换器和(4)增量-累加型模数转换器。不同种类的模数转换器因为自身性能特点优势不同，所以应用的场合也不同。其中，逐次逼近型(successive approximation register,SAR)ADC电路主要由数字电路组成，具有功耗低、电路简单、对工艺演进兼容性好的特点，特别适合应用在低功耗、中等精度的器件设备。当有效位数低于10位时，能够获得能效品质因数(Walden FoM)<10fJ/conv.-step。随着SARADC对模拟信号量化精度有效位数的提高，需要的电容阵列规模呈指数型增长，同时比较器噪声、热噪声等非理想噪声接近量化误差大小，逐次逼近型模数转换器的各项性能明显衰减，能效品质因数急剧上升，通常大于30fJ/conv.-step，不适用在高精度的场合。应用于高精度模数转换场合的传统ADC主要是流水线型(pipeline)和增量-累加型(∑-Δ)ADC。它们的电路规模较大，含有运算放大器等模拟电路。这两类模数转换器的量化精度对模拟电路性能的依赖程度很高。随着半导体工艺演进晶体管特征尺寸缩小，设计出高增益宽摆幅的运算放大器难度变大，此外模拟电路产生的功耗远大于电路的其他数字模块，与集成电路和集成系统追求高性能低功耗的发展方向不符。
混合型模数转换器是在经典模数转换器发展基础上，揉合两种以上经典模数转换器的结构特点和工作原理，做到不同种类模数转换器性能取长补短集成到一个器件上的设计。SAR ADC是数字化程度最高、结构最简化、功耗最低的一种经典模数转换器，因此非常适合作为混合型模数转换器的基础结构，在此基础上开展混合型设计研究。例如：基于逐次逼近型的流水线型模数转换器、基于逐次逼近型的噪声整形模数转换器等。
噪声整形(noise-shaping,NS)技术通过在ADC的闭环反馈环路中施加对噪声的环路滤波器，结合过采样技术可以大幅度地降低信号带宽内的噪声，提高ADC的精度。SAR ADC是一种闭环的ADC结构，SARADC电路中的数模转换电容阵列可以同时用做逐次比较和反馈回路，保证余量电压采样精度，具有实施噪声整形工作的天然优势。NS-SARADC是一种SARADC和∑-DADC的混合结构，将∑-ΔADC的噪声整形技术应用到SARADC中。这种混合结构模数转换器可以保持高度数字化的电路结构，同时对信号带宽内的量化噪声、比较器噪声等非理想噪声进行整形，提高ADC信噪比，实现高精度量化。NS-SARADC的基本工作原理是：1、对输入差分信号逐次逼近比较并保存每次比较结果量化数字电平；2、比较完成后输出量化数字电平；3、对输入信号量化编码后的余量电压采样；4、对余量电压积分处理，并反馈至下一周期，参与量化编码。目前，对NS-SAR ADC的设计主要有两种结构，分别是cascaded-integrator-feed-forward(CIFF)结构和error-feedback(EF)结构。CIFF结构的NS-SARADC电路可以分为信号通路和余量反馈回路，信号通路指由电容阵列至比较器的信号通路，余量反馈通路是处理量化余量的若干条支路，通常由有源或无源积分器构成的环路滤波器实现。但是CIFF结构存在一定的缺陷，1、噪声整形效果对滤波器积分效率依赖强烈，提高积分效率的有效方法是增大采样电容或增大环路增益，增大采样电容造成电路面积变大，增大环路增益导致电路功耗变大；2、信号通路和反馈回路需要用多输入比较器实现信号加法，多输入比较器容易引起输入晶体管阈值电压失配和增大功耗的问题；3、高阶整形需要多个时间相位，导致工作周期拉长信号衰减严重。基于EF的NS-SARADC电路结构更加简单，对噪声整形的效果也更加明显直接。基于EF的NS-SARADC主要针对信号转换过程中的量化误差整形积分，设计多个延时单元实现一阶或多阶噪声整形。EFNS-SARADC的环路滤波器同样可以采用有源或者无源积分器实现。无源EFNS-SARADC的环路滤波器是利用开关电容电路的电荷分享原理，实现余量电压积分，这种方法的电路结构简单、功耗低，不过电荷分享是一种衰减化的积分方式工作效率有限，噪声整形能力比较弱；有源EFNS-SARADC以运算放大器为基础设计环路滤波器，该方法能够有效降低输入参考噪声，提供很强的噪声整形能力。
NS-SARADC抑制了信号带宽内非理想噪声的功率，缓解了非理想噪声对传统SARADC量化精度的影响，同时具有电路结构简单和数字化程度高的优点，受到研究者们的青睐，逐渐成为高精度应用领域的候选者。然而，目前NS-SARADC技术仍存在各种各样的问题，主要表现在：噪声整形能力与电路功耗矛盾突出。整形能力强的NS-SARADC一般静态功耗高，且电路包含一定有源模块，工艺兼容性不好；功耗低、电路简单的NS-SARADC，虽然电路稳定，受工艺、电压、温度(process voltage temperature,PVT)波动影响较小，但是噪声整形能力弱，滤波环路中存在一定信号衰减的问题，导致整形效率较低，对提高量化精度效果不够明显。因此，设计开发出整形能力强、功耗低、PVT稳定性好的模数转换器是本领域技术人员的研究重点。
发明内容
本发明要解决的技术问题是：既解决传统NS-SARADC量化精度受量化噪声、热噪声和比较器噪声等非理想因素限制，难以进一步得到更高量化精度的问题，又解决现有NS-SARADC的噪声整形结构中存在的信号衰减问题，在不消耗过多功耗的前提下有效提高ADC量化精度。
本发明由正端第一核心电路、正端第二核心电路、负端第一核心电路、负端第二核心电路、比较器(COMP)、逻辑控制与寄存器模块组成。正端第一核心电路对从外部接收的正端差分信号VINP进行采样保存和反馈处理，向比较器输出正端逐次逼近差分信号VCOM+，向正端第二核心电路输出正端余量信号VRES+；正端第二核心电路从正端第一核心电路接收VRES+，对VRES+进行采样处理，在下一个量化周期对正端差分信号VINP反馈本周期VRES+，即在VINP上叠加VRES+；负端第一核心电路对从外部接收的负端差分信号VINN进行采样保存和反馈处理，向比较器输出负端逐次逼近差分信号VCOM-，向负端第二核心电路输出负端余量信号VRES-；负端第二核心电路从负端第一核心电路接收VRES-，对VRES-进行采样处理，在下一个量化周期对负端差分信号VINN反馈本周期VRES-，即在VINN上叠加VRES-；比较器用于判断VCOM+和VCOM-的大小，并把判断结果传送给逻辑控制与寄存器模块；逻辑控制与寄存器模块根据从比较器接收的判断结果进行数字逻辑运算，向正端第一核心电路输出正端逐次逼近逻辑控制信号Ctrl+，向负端第一核心电路输出负端逐次逼近逻辑控制信号Ctrl-，逻辑控制与寄存器模块保存从比较器接收的判断结果(因为是1或0，所以也称为量化结果)，等待所有的量化结果都收到后统一输出量化结果DOUT。
正端第一核心电路与比较器、正端第二核心电路、逻辑控制与寄存器模块相连；正端第一核心电路的输入端I1+从外部接收正端差分信号VINP，将VINP采样保存；正端第一核心电路输入端I2+连接逻辑控制与寄存器模块输出端O2+，从逻辑控制与寄存器模块接收正端逐次逼近逻辑控制信号Ctrl+；当Ctrl+有效时，正端第一核心电路对VINP进行反馈处理，生成正端逐次逼近差分信号VCOM+，将VCOM+从输出端O1+发送给比较器的正输入端，当Ctrl+复位时，正端第一核心电路生成正端余量信号VRES+，将VRES+从输出端O1+发送给正端第二核心电路。
负端第一核心电路与比较器、负端第二核心电路、逻辑控制与寄存器模块相连，负端第一核心电路的输入端I1-从外部接收负端差分信号VINN，将VINN采样保存；负端第一核心电路输入端I2-连接逻辑控制与寄存器模块输出端O2-，从逻辑控制与寄存器模块接收负端逐次逼近逻辑控制信号Ctrl-；当Ctrl-有效时，负端第一核心电路对VINN进行反馈处理，生成负端逐次逼近差分信号VCOM-，将VCOM-从输出端O1-发送给比较器负输入端；当Ctrl-复位时，负端第一核心电路生成负端余量信号VRES-，将VRES-从输出端O1-发送给负端第二核心电路。
正端第二核心电路与正端第一核心电路、比较器相连；正端第二核心电路对从正端第一核心电路接收的VRES+进行采样处理，将VRES+保存于正端第二核心电路，直到下一周期将VRES+反馈回VINP。反馈的含义是对VINP产生影响，使得VCOM+＝VINP+VRES+，即初始的比较信号等于VINP加上上一周期正端余量信号VRES+。
负端第二核心电路与负端第一核心电路、比较器相连；负端第二核心电路对从负端第一核心电路接收的VRES-进行采样处理，将VRES-保存于负端第二核心电路，直到下一周期将VRES-反馈回VINN。反馈的含义是对VINN产生影响，使得VCOM-＝VINN+VRES-，即初始的比较信号等于VINN加上上一周期负端余量信号VRES-。
比较器与正端第一核心电路、正端第二核心电路、负端第一核心电路、负端第二核心电路、逻辑控制与寄存器模块相连；
比较器的正输入端从正端第一核心电路接收VCOM+，比较器的负输入端从负端第一核心电路接收VCOM-；判断VCOM+和VCOM-信号大小；比较器的触发端从外部接收时序信号
Figure BDA0002825120210000041
当
Figure BDA0002825120210000042
为高电平时，比较器进行比较工作，若VCOM+大于VCOM-，比较器向逻辑控制与寄存器模块输出比较结果(此时为1)；若VCOM+小于VCOM-，比较器向逻辑控制与寄存器模块输出比较结果(此时为0)；当
Figure BDA0002825120210000043
为低电平时，比较器输出为高阻态。
逻辑控制与寄存器模块和比较器、正端第一核心电路、负端第一核心电路相连；逻辑控制与寄存器模块根据从比较器接收的比较结果，对比较结果进行数字逻辑运算，生成正端逐次逼近逻辑控制信号Ctrl+和负端逐次逼近逻辑控制信号Ctrl-；逻辑控制与寄存器模块输出端O2+将Ctrl+输出至正端第一核心电路，逻辑控制与寄存器模块输出端O2-将Ctrl-输出至负端第一核心电路；逻辑控制与寄存器模块保存比较器逐次比较量化结果，等待所有量化结果完成后向外输出最终模数转换结果DOUT(即多次量化结果形成的量化数字码，量化数字码的位数等于量化位数)。
正端第一核心电路由第一开关管M1、正端栅压自举开关单元、正端电容阵列和正端第三核心电路组成。
第一开关管M1为NMOS管，与正端栅压自举开关单元、正端电容阵列和正端第三核心电路相连；第一开关管M1源极从外部接收VINP；第一开关管M1漏极连接正端电容阵列和正端第三核心电路；第一开关管M1栅极连接正端栅压自举开关单元，在正端栅压自举开关单元的控制下开启和关闭。第一开关管M1开启时将VINP发送给正端电容阵列。
正端栅压自举开关单元与第一开关管M1栅极连接，从外部接收时序控制信号
Figure BDA0002825120210000051
当
Figure BDA0002825120210000052
为高电平时，正端栅压自举开关控制第一开关管M1开启，第一开关管M1将VINP发送给正端电容阵列，由正端电容阵列上极板采样；当
Figure BDA0002825120210000053
为低电平时，正端栅压自举开关单位控制第一开关管M1关闭。
正端电容阵列与第一开关管M1、正端第三核心电路、逻辑控制与寄存器模块、正端第二核心电路相连，正端电容阵列根据量化精度有效位数需求确定，若量化有效位数为j位，j为正整数，则正端电容阵列由j位电容组成，j位电容的大小以2的指数次幂方式排列，最低位电容大小为单位电容C0，最高位电容大小为2j-1·C0；C0大小根据流片工艺参数确定，受采样热噪声和线性度限制，本发明所采用单位电容大小为5.63fF；第一开关管M1开启时，正端电容阵列上极板对VINP采样，下极板从外部接受参考共模信号VCM，使得正端电容阵列上下极板初始电压差为VINP-VCM；第一开关管M1关闭时，正端电容阵列向正端第三核心电路输出正端电容阵列信号VCAP+，VCAP+初始值等于VINP。当从逻辑控制与寄存器模块接收的Ctrl+有效时，正端电容阵列下极板从外部接收参考高电平信号VREF或者参考低电平信号GND，正端电容阵列上极板受下极板电位影响发生变化，向正端第三核心电路输出正端电容阵列信号VCAP+，(此时VCAP+不等于VINP)当Ctrl+复位时，正端电容阵列下极板电位稳定。正端电容阵列接收并存储正端第二核心电路保存的上一量化周期VRES+。
正端第三核心电路与第一开关管M1、正端电容阵列、比较器、正端第二核心电路相连；正端第三核心电路从正端电容阵列接收VCAP+，对VCAP+进行反馈处理，生成正端逐次逼近差分信号VCOM+，向比较器正输入端输出VCOM+；当比较完成后，正端第三核心电路生成正端余量信号VRES+，将VRES+传输至正端第二核心电路。
负端第一核心电路由第二开关管M2、负端栅压自举开关单元、负端电容阵列和负端第三核心电路组成。
第二开关管M2为NMOS管，与负端栅压自举开关单元、负端电容阵列和负端第三核心电路相连；第二开关管M2源极从外部接收负端差分信号VINN；第二开关管M2漏极连接负端电容阵列和负端第三核心电路；第二开关管M2栅极连接负端栅压自举开关单元，在负端栅压自举开关单元控制下开启和关闭，第一开关管M2开启时将VINN发送给负端电容阵列。
负端栅压自举开关单元与从外部接收时序控制信号
Figure BDA0002825120210000054
当
Figure BDA0002825120210000055
为高电平时，负端栅压自举开关控制第二开关管M2开启，第二开关管M2将VINN发送给负端电容阵列，由负端电容阵列上极板采样；当
Figure BDA0002825120210000061
为低电平时，负端栅压自举开关单位控制第二开关管M2关闭。
负端电容阵列与第二开关管M2、负端第三核心电路、逻辑控制与寄存器模块、负端第二核心电路相连，负端电容阵列根据量化精度有效位数需求确定，若量化有效位数为j位，则由j位电容组成，j位电容的大小以2的指数次幂方式排列，最低位电容大小为单位电容C0，最高位电容大小为2j-1·C0；第二开关管M2开启时，负端电容阵列上极板对VINN采样，下极板从外部接受参考共模信号VCM，使得负端电容阵列上下极板初始电压差为VINN-VCM，第二开关管M2关闭时，负端电容阵列向负端第三核心电路输出负端电容阵列信号VCAP-，该信号初始值等于VINN。当从逻辑控制与寄存器模块接收的Ctrl-有效时，负端电容阵列下极板从外部接收参考高电平信号VREF或者参考低电平信号GND，负端电容阵列上极板受下极板电位影响发生变化，向负端第三核心电路输出负端电容阵列信号VCAP-(此时VCAP-不等于VINN)，当Ctrl-复位时，负端电容阵列下极板电位稳定。负端电容阵列接收并存储负端第二核心电路保存的上一量化周期VRES-。
负端第三核心电路与第二开关管M2、负端电容阵列、比较器、负端第二核心电路相连；负端第三核心电路从负端电容阵列接收VCAP-，对VCAP-进行反馈处理，生成负端逐次逼近差分信号VCOM-，向比较器负输入端输出VCOM-；当比较完成后，负端第三核心电路生成负端余量信号VRES-，将VRES-传输至负端第二核心电路。
正端第三核心电路由四个传输门开关(即第一传输门开关S1+、第二传输门开关S2+、第三传输门开关S5+、第四传输门开关S6+)和第一电容C1组成。第一传输门开关S1+、第二传输门开关S2+、第三传输门开关S5+、第四传输门开关S6+分别由外部时序信号
Figure BDA0002825120210000062
Figure BDA0002825120210000063
控制，时序信号为高电平时传输门开关开启，时序信号为低电平时传输门关闭；第一传输门开关S1+输入端与正端电容阵列上极板相连，从正端电容阵列接收VCAP+，第一传输门开关S1+输出端与第一电容C1下极板相连，当
Figure BDA0002825120210000064
为高电平时，向第一电容C1输出VCAP+；第二传输门开关S2+输入端与第一电容C1上极板相连，第二传输门开关S2+输出端与比较器正输入端、正端第二核心电路相连，当
Figure BDA0002825120210000065
为高电平，第二传输门开关S2+开启，向比较器正输入端输出正端逐次逼近信号VCOM+；比较完成后，第一电容C1上级板电压即为余量电压VRES+，VRES+通过第二传输门开关S2+向正端第二核心电路输出；第三传输门开关S5+输入端接收外部共模电平信号VCM，第三传输门开关S5+输出端与第一电容C1下极板相连，当
Figure BDA0002825120210000067
为高电平时，向第一电容C1下极板输出共模电平VCM；第四传输门开关S6+输入端与正端第二核心电路相连，第四传输门开关S6+输出端与第一电容C1上极板相连，第四传输门开关S6+从正端第二核心电路接收正端余量信号VRES+，当
Figure BDA0002825120210000066
为高电平时，向第一电容C1输出VRES+；
负端第三核心电路由四个传输门开关(即第五传输门开关S1-、第六传输门开关S2-、第七传输门开关S5-、第八传输门开关S6-)和第二电容C2组成。第五传输门开关S1-、第六传输门开关S2-、第七传输门开关S5-、第八传输门开关S6-分别由外部时序信号
Figure BDA0002825120210000071
Figure BDA0002825120210000072
控制，时序信号为高电平时传输门开关开启，时序信号为低电平时传输门关闭；第五传输门开关S1-输入端与负端电容阵列上极板相连，第五传输门开关S1-输出端与第二电容C2下极板相连，第五传输门开关S1-从负端电容阵列接收VCAP-，当
Figure BDA00028251202100000710
为高电平时，向第二电容C2输出VCAP-；第六传输门开关S2-输入端与第二电容C2上极板相连，第六传输门开关S2-输出端与比较器负输入端、负端第二核心电路相连，当
Figure BDA0002825120210000073
为高电平，第六传输门开关S2-开启，向比较器负输入端输出正端逐次逼近信号VCOM-；比较完成后，第二电容C2上级板电压即为负端余量电压VRES-，VRES-通过第六传输门开关S2-向负端第二核心电路输出；第七传输门开关S5-输入端从外部接收共模电平信号VCM，第七传输门开关S5-输出端与第二电容C2下极板相连，当
Figure BDA0002825120210000074
为高电平时，向第二电容C2下极板输出共模电平VCM；第八传输门开关S6-输入端与负端第二核心电路相连，第八传输门开关S6-输出端与第二电容C2上极板相连，从负端第二核心电路接收VRES-；当
Figure BDA0002825120210000075
为高电平时，向第二电容C2输出VRES-。
正端第二核心电路由五个传输门开关(即第九传输门开关S9+、第十传输门开关S3+、第十一传输门开关S4+、第十二传输门开关S7+、第十三传输门开关S8+)、第一运算放大器AMP+和第三电容C3组成。第九传输门开关S9+、第十传输门开关S3+、第十一传输门开关S4+、第十二传输门开关S7+、第十三传输门开关S8+分别由外部时序信号
Figure BDA0002825120210000076
Figure BDA0002825120210000077
控制，时序信号为高电平时传输门开关开启，时序信号为低电平时传输门开关关闭。
第九传输门开关S9+与正端第一核心电路、第一运算放大器AMP+相连，第九传输门开关S9+从正端第一核心电路接收正端余量信号VRES+，当
Figure BDA0002825120210000078
为高电平时，第九传输门开关S9+开启，将从正端第一核心电路接收的VRES+传输至第一运算放大器AMP+。
第一运算放大器AMP+为两级运算放大器，增益要求达到60dB，与第九传输门开关S9+、第十传输门开关S3+相连，第一运算放大器AMP+的负向输入端连接第一运算放大器AMP+输出端，以单位增益闭环方式连接，第一运算放大器AMP+正向输入端连接第九传输门开关S9+，接收正端余量信号VRES+；第一运算放大器AMP+利用负反馈，对接收的VRES+以单位增益方式(即增益为1的传输方式)传输给第十传输门开关S3+，避免电压损耗保证信号采样效率。
第十传输门开关S3+与第一运算放大器AMP+输出端、第三电容C3上极板相连，从第一运算放大器AMP+接收VRES+，当时序控制信号
Figure BDA0002825120210000079
为高电平时，第十传输门开关S3+向第三电容C3上极板输出VRES+。
第十一传输门开关S4+输出端与第三电容C3下极板相连，输入端从外部接收共模电平VCM；当
Figure BDA0002825120210000081
为高电平时，第十一传输门开关S4+向第三电容C3下级板输出共模电平VCM。
第十二传输门开关S7+输出端与比较器和正端第二核心电路相连，输入端与第三电容C3上极板相连，当
Figure BDA0002825120210000082
为高电平时，第十二传输门开关S7+开启，向比较器输出正端逐次逼近差分信号VCOM+；当
Figure BDA0002825120210000083
为高电平且
Figure BDA0002825120210000084
为高电平时，向正端第二核心电路输出正端余量信号VRES+。
第十三传输门开关S8+输入端与正端电容阵列上极板相连，输出端与第三电容C3下级板相连，从正端电容阵列接收VCAP+，当
Figure BDA0002825120210000085
高电平时，第十三传输门开关S8+开启，向第三电容C3下级板输出VCAP+。
第三电容C3与第十传输门开关S3+、第十一传输门开关S4+、第十二传输门开关S7+、第十三传输门开关S8+相连。
正端第三核心电路的第一电容C1和正端第二核心电路的第三电容C3互为正端乒乓工作电容；第一电容C1、第三电容C3大小为正端电容阵列大小1/14。当时序控制信号
Figure BDA0002825120210000086
Figure BDA0002825120210000087
为高电平时，第一传输门开关S1+、第二传输门开关S2+、第十传输门开关S3+、第十一传输门开关S4+开启；第一电容C1作为余量反馈电容，从第一传输门开关S1+接收正端电容阵列信号VCAP+，对VCAP+做反馈处理(发生第一次逐次逼近比较时，VCAP+＝VINP)，生成正端逐次逼近差分信号VCOM+；当比较完成时，VCOM+作为正端余量信号VRES+，通过第二传输门开关S2+送至比较器和第一运算放大器；第三电容C3也作为余量采样电容，通过第十传输门开关S3+对从第一运算放大器传来的正端余量信号VRES+做采样保存，用于下一周期反馈；当时序控制信号
Figure BDA0002825120210000088
为高电平时，第三传输门开关S5+、第四传输门开关S6+、第十二传输门开关S7+、第十三传输门开关S8+导通；第三电容C3作为余量反馈电容，从第十三传输门开关S8+接收正端电容阵列信号VCAP+，对VCAP+做反馈处理(发生第一次逐次逼近比较时，VCAP+＝VINP)，生成正端逐次逼近差分信号VCOM+；当比较完成时，VCOM+作为正端余量信号VRES+，通过第十二传输门开关S7+送至正端第二核心电路；第一电容C1也作为余量采样电容，通过第四传输门开关S6+对从第一运算放大器传来的VRES+做采样保存处理，用于下一周期反馈。
负端第二核心电路由五个传输门开关(即第十四传输门开关S9-、第十五传输门开关S3-、第十六传输门开关S4-、第十七传输门开关S7-、第十八传输门开关S8-)、第二运算放大器AMP-和第四电容C4组成。第十四传输门开关S9-、第十五传输门开关S3-、第十六传输门开关S4-、第十七传输门开关S7-、第十八传输门开关S8-分别由时序信号
Figure BDA0002825120210000089
Figure BDA0002825120210000091
控制，时序信号为高电平时传输门开关开启，时序信号为低电平时传输门开关关闭。
第十四传输门开关S9-与负端第一核心电路、第二运算放大器AMP-相连，第十四传输门开关S9-从负端第一核心电路接收负端余量信号VRES-，当
Figure BDA0002825120210000092
为高电平时，第十四传输门开关S9-开启，将从负端第一核心电路接收的负端余量信号VRES-传输至第二运算放大器AMP-。
第二运算放大器AMP-为两级运算放大器，增益要求达到60dB，与第十四传输门开关S9-、第十五传输门开关S3-相连，第二运算放大器AMP-的负向输入端连接第二运算放大器AMP-输出端，以单位增益闭环方式连接，第二运算放大器AMP-正向输入端连接第十四传输门开关S9-，接收负端余量信号VRES-；第二运算放大器AMP-对接收的VRES-利用负反馈，以单位增益方式传输给第十五传输门开关S3-，避免电压损耗保证信号采样效率。
第十五传输门开关S3-与第二运算放大器AMP-输出端、第四电容C4上极板相连，从第二运算放大器AMP-接收负端余量信号VRES-，当时序控制信号
Figure BDA0002825120210000093
为高电平时，第十五传输门开关S3-向第四电容C4上极板输出负端余量信号VRES-。
第十六传输门开关S4-输出端与第四电容C4下极板相连，输入端从外部接收共模电平VCM；当
Figure BDA0002825120210000094
为高电平时，第十六传输门开关S4-向第四电容C4下级板输出共模电平VCM。
第十七传输门开关S7-输出端与比较器和负端第二核心电路相连，输入端与第四电容C4上极板相连，当
Figure BDA0002825120210000095
为高电平时第十七传输门开关S7-开启，向比较器输出负端逐次逼近差分信号VCOM-，当
Figure BDA0002825120210000096
为高电平且
Figure BDA0002825120210000097
为高电平时，向负端第二核心电路输出负端余量信号VRES-。
第十八传输门开关S8-输入端与负端电容阵列上极板相连，输出端与第四电容C4下级板相连，从负端电容阵列接收VCAP-，当
Figure BDA0002825120210000098
为高电平时，第十八传输门开关S8-开启，向第四电容C4下级板输出VCAP-。
第二电容C2和第四电容C4互为负端乒乓工作电容；第二电容C2、第四电容C4大小为负端电容阵列大小1/14。当时序控制信号
Figure BDA0002825120210000099
为高电平时，第五传输门开关S1-、第六传输门开关S2-、第十五传输门开关S3-、第十六传输门开关S4-开启；第二电容C2作为余量反馈电容，从第五传输门开关S1-接收负端电容阵列信号VCAP-，对VCAP-做反馈处理(发生第一次逐次逼近比较时，VCAP-＝VINN)，生成负端逐次逼近差分信号VCOM-，当比较完成时VCOM-作为负端余量信号VRES-，通过第六传输门开关S2-送至比较器和第二运算放大器；第四电容C4也作为余量采样电容，通过第十五传输门开关S3-对从第二运算放大器传来的负端余量信号VRES-做采样保存处理用于下一周期反馈；当时序控制信号
Figure BDA00028251202100000910
Figure BDA00028251202100000911
为高电平时，第七传输门开关S5-、第八传输门开关S6-、第十七传输门开关S7-、第十八传输门开关S8-导通；第四电容C4作为余量反馈电容，从第十八传输门开关S8-接收负端电容阵列信号VCAP-，对VCAP-做反馈处理(发生第一次逐次逼近比较时，VCAP-＝VINN)，生成负端逐次逼近差分信号VCOM-，通过第十七传输门开关S7-送至比较器，当比较完成时，VCOM-作为负端余量信号VRES-，通过第十七传输门开关S7-送至负端第二核心电路；第二电容C2也作为余量采样电容，通过第八传输门开关S6-对从第二运算放大器传来的负端余量信号VRES-做采样保存处理，用于下一周期反馈。
比较器为业界常见的两级全动态比较器，参考文献：J.Doernberg,H.-S.Lee,D.A.Hodges.“Full-speed testing of A/D converters”.IEEE J.Solid-StateCircuits,Dec.1984,19(6),820-827。
逻辑控制与寄存器模块是一个实现了经典VCM-based逻辑算法的数字组合逻辑电路。(参见参考文献：Zhu,Y.,Chan,C.H.,Chio,U.F.,Sin,S.W.,U,S.P.,Martins,R.P.,andMaloberti,F.“A 10-bit 100-MS/s reference-free SAR ADC in 90nm CMOS”.IEEEJ.Solid-State Circuits,Jun.2010,45(6),1111–1121.诸嫣等，一种利用90纳米CMOS工艺的10-bit 100MS/s无参考逐次逼近型模数转换器，DOI：10.1109/JSSC.2010.2048498)逻辑控制与寄存器模块根据比较器量化结果运算产生Ctrl+和Ctrl-，Ctrl+和Ctrl-控制电容阵列下极板连接参考高电平VREF或参考低电平GND，使得VCOM+和VCOM-完成逐次量化比较。具体为：当逻辑控制与寄存器模块从比较器接收到第i位逐次逼近比较生成结果时，逻辑控制与寄存器模块根据比较器输出结果，生成Ctrl+和Ctrl-信号：若VCOM+>VCOM-，生成的Ctrl+控制正端电容阵列第i位电容下极板接收GND，生成的Ctrl-控制负端电容阵列第i位电容下极板接收VREF；若VCOM+<VCOM-，生成的Ctrl+控制正端电容阵列第i位电容下极板接收VREF，生成的Ctrl-控制负端电容阵列第i位电容下极板接收GND；以此类推，直至逐次比较完成。
本发明工作时，需要从外部接收时序控制信号
Figure BDA0002825120210000101
控制第一传输门开关S1+、第二传输门开关S2+、第三传输门开关S5+、第四传输门开关S6+、第五传输门开关S1-、第六传输门开关S2-、第七传输门开关S5-、第八传输门开关S6-、第十传输门开关S3+、第十一传输门开关S4+、第十二传输门开关S7+、第十三传输门开关S8+、第十五传输门开关S3-、第十六传输门开关S4-、第十七传输门开关S7-、第十八传输门开关S8-周期性开启闭合，使正端乒乓工作电容C1、C3和负端乒乓工作电容C2、C4交替实现余量反馈、余量采样功能。当上一周期余量信号反馈至本周期输入信号上时，从模数转换器的信号传输函数可以推导出：
DOUT(z)＝VIN(z)+(1–z-1)Q(z)
z是信号在离散域z域的一种表达方式，DOUT(z)为模数转换器输出信号，VIN(z)为模数转换器输入信号，Q(z)为信号频带内噪声，通过传输门开关连接正端电容阵列和C1或C3(通过传输门开关连接负端电容阵列和C2或C4)，能够在输入差分信号上无损反馈上一周期余量信号，实现一阶噪声整形。
本发明需要从外部引入参考高电平VREF、参考低电平GND、共模电平VCM信号，VREF为电源电压，GND为地信号，VCM＝0.5VREF。本发明所需要的时序信号除
Figure BDA0002825120210000111
外，均由异步时钟电路产生，
Figure BDA0002825120210000113
由外部电路引入，
Figure BDA0002825120210000112
和
Figure BDA0002825120210000114
由内部电路设计产生，当比较完成之后生成
Figure BDA0002825120210000115
信号，有利于简化电路设计降低功耗。
采用本发明可以取得以下有益效果：
1、采用本发明可以在一阶噪声整形下最大程度抑制信号频带内噪声，提高模数转换器的信噪比和量化精度。
2、采用正端电容阵列串联余量反馈电容即“输入信号+量化误差”串联的方式连接，可以避免量化误差反馈过程中造成的信号衰减问题，有利于提高误差反馈效率，将噪声传输函数1-z-1的零点推向z＝1(z是信号在离散域的表达)，无限接近理想噪声整形。
3、对量化误差采样时，单位增益运算放大器能够对余量信号无损传输，避免积分过程中的信号损失，提高积分效率。
本发明针对现有噪声整形方法，采样、积分和反馈工作过程，提出了一种基于有源误差反馈的噪声整形结构(包括正端第二核心电路、正端第三核心电路、负端第二核心电路、负端第三核心电路)，该结构整形效率接近于理想整形效果，有效提高ADC量化精度且不消耗过多功耗，适用于传感器、可穿戴设备等要求高精度、可持续低功耗的应用场合。
综上所述，本发明提出的一种基于误差反馈的NS-SARADC的新型系统架构，主要面对量化误差开展噪声整形和误差反馈工作。利用本发明可以最大效率对量化误差积分和反馈，在此过程中不存在信号衰减问题，同时避免提供环路增益和使用多输入比较器，有助于改善目前噪声整形数模转化器中存在积分效率不高，电路设计复杂的问题，提高模数转换器量化精度和能效品质因数。
附图说明
图1是本发明一种基于误差反馈式的噪声整形逐次逼近型模数转换器总体逻辑结构图；
图2是本发明正端第一核心电路和负端第一核心电路逻辑结构图，图2(a)为正端第一核心电路逻辑结构图，图2(b)为负端第一核心电路逻辑结构图。
图3是本发明正端第三核心电路和负端第三核心电路逻辑结构图，图3(a)是正端第三核心电路逻辑结构图，图3(b)是负端第三核心电路逻辑结构图。
图4是本发明正端第二核心电路和负端第二核心电路逻辑结构图，图4(a)是正端第二核心电路逻辑结构图，图4(b)是负端第二核心电路逻辑结构图。
图5是本发明工作时序图。
具体实施方式
为了进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及具体实施方式，对依据本发明提出的一种基于误差反馈式的噪声整形逐次逼近模数转换器电路进行详细说明。
如图1所示，本发明由正端第一核心电路、正端第二核心电路、负端第一核心电路、负端第二核心电路、比较器(COMP)、逻辑控制与寄存器模块组成。正端第一核心电路对从外部接收的正端差分信号VINP进行采样保存和反馈处理，向比较器输出正端逐次逼近差分信号VCOM+，向正端第二核心电路输出正端余量信号VRES+；正端第二核心电路从正端第一核心电路接收VRES+，对VRES+进行采样处理，在下一个量化周期对正端差分信号VINP反馈本周期VRES+，即在VINP上叠加VRES+；负端第一核心电路对从外部接收的负端差分信号VINN进行采样保存和反馈处理，向比较器输出负端逐次逼近差分信号VCOM-，向负端第二核心电路输出负端余量信号VRES-；负端第二核心电路从负端第一核心电路接收VRES-，对VRES-进行采样处理，在下一个量化周期对负端差分信号VINN反馈本周期VRES-，即在VINN上叠加VRES-；比较器用于判断VCOM+和VCOM-的大小，并把判断结果传送给逻辑控制与寄存器模块；逻辑控制与寄存器模块根据从比较器接收的判断结果进行数字逻辑运算，向正端第一核心电路输出正端逐次逼近逻辑控制信号Ctrl+，向负端第一核心电路输出负端逐次逼近逻辑控制信号Ctrl-，逻辑控制与寄存器模块保存从比较器接收的判断结果，等待所有的量化结果都收到后统一输出量化结果DOUT。
正端第一核心电路与比较器、正端第二核心电路、逻辑控制与寄存器模块相连；正端第一核心电路的输入端I1+从外部接收正端差分信号VINP，将VINP采样保存；正端第一核心电路输入端I2+连接逻辑控制与寄存器模块输出端O2+，从逻辑控制与寄存器模块接收正端逐次逼近逻辑控制信号Ctrl+；当Ctrl+有效时，正端第一核心电路对VINP进行反馈处理，生成正端逐次逼近差分信号VCOM+，将VCOM+从输出端O1+发送给比较器的正输入端，当Ctrl+复位时，正端第一核心电路生成正端余量信号VRES+，将VRES+从输出端O1+发送给正端第二核心电路。
负端第一核心电路与比较器、负端第二核心电路、逻辑控制与寄存器模块相连，负端第一核心电路的输入端I1-从外部接收负端差分信号VINN，将VINN采样保存；负端第一核心电路输入端I2-连接逻辑控制与寄存器模块输出端O2-，从逻辑控制与寄存器模块接收负端逐次逼近逻辑控制信号Ctrl-；当Ctrl-有效时，负端第一核心电路对VINN进行反馈处理，生成负端逐次逼近差分信号VCOM-，将VCOM-从输出端O1-发送给比较器负输入端；当Ctrl-复位时，负端第一核心电路生成负端余量信号VRES-，将VRES-从输出端O1-发送给负端第二核心电路。
正端第二核心电路与正端第一核心电路、比较器相连；正端第二核心电路对从正端第一核心电路接收的VRES+进行采样处理，将VRES+保存于正端第二核心电路，直到下一周期将VRES+反馈回VINP。反馈的含义是对VINP产生影响，使得VCOM+＝VINP+VRES+，即初始的比较信号等于VINP加上上一周期正端余量信号VRES+。
负端第二核心电路与负端第一核心电路、比较器相连；负端第二核心电路对从负端第一核心电路接收的VRES-进行采样处理，将VRES-保存于负端第二核心电路，直到下一周期将VRES-反馈回VINN。反馈的含义是对VINN产生影响，使得VCOM-＝VINN+VRES-，即初始的比较信号等于VINN加上上一周期负端余量信号VRES-。
比较器与正端第一核心电路、正端第二核心电路、负端第一核心电路、负端第二核心电路、逻辑控制与寄存器模块相连；
比较器的正输入端从正端第一核心电路接收VCOM+，比较器的负输入端从负端第一核心电路接收VCOM-；判断VCOM+和VCOM-信号大小；比较器的触发端从外部接收时序信号
Figure BDA0002825120210000131
当
Figure BDA0002825120210000132
为高电平时，比较器进行比较工作，若VCOM+大于VCOM-，比较器向逻辑控制与寄存器模块输出比较结果(此时为1)；若VCOM+小于VCOM-，比较器向逻辑控制与寄存器模块输出比较结果(此时为0)；当
Figure BDA0002825120210000133
为低电平时，比较器输出为高阻态。
逻辑控制与寄存器模块和比较器、正端第一核心电路、负端第一核心电路相连；逻辑控制与寄存器模块根据从比较器接收的比较结果，对比较结果进行数字逻辑运算，生成正端逐次逼近逻辑控制信号Ctrl+和负端逐次逼近逻辑控制信号Ctrl-；逻辑控制与寄存器模块输出端O2+将Ctrl+输出至正端第一核心电路，逻辑控制与寄存器模块输出端O2-将Ctrl-输出至负端第一核心电路；逻辑控制与寄存器模块保存比较器逐次比较量化结果，等待所有量化结果完成后向外输出最终模数转换结果DOUT(即多次量化结果形成的量化数字码，量化数字码的位数等于量化位数)。
如图2(a)所示，所示，正端第一核心电路由第一开关管M1、正端栅压自举开关单元、正端电容阵列和正端第三核心电路组成。
第一开关管M1为NMOS管，与正端栅压自举开关单元、正端电容阵列和正端第三核心电路相连；第一开关管M1源极从外部接收VINP；第一开关管M1漏极连接正端电容阵列和正端第三核心电路；第一开关管M1栅极连接正端栅压自举开关单元，在正端栅压自举开关单元的控制下开启和关闭。第一开关管M1开启时将VINP发送给正端电容阵列。
正端栅压自举开关单元与第一开关管M1栅极连接，从外部接收时序控制信号
Figure BDA0002825120210000141
当
Figure BDA0002825120210000142
为高电平时，正端栅压自举开关控制第一开关管M1开启，第一开关管M1将VINP发送给正端电容阵列，由正端电容阵列上极板采样；当
Figure BDA0002825120210000143
为低电平时，正端栅压自举开关单位控制第一开关管M1关闭。
正端电容阵列与第一开关管M1、正端第三核心电路、逻辑控制与寄存器模块、正端第二核心电路相连，正端电容阵列根据量化精度有效位数需求确定，若量化有效位数为j位，j为正整数，则正端电容阵列由j位电容组成，j位电容的大小以2的指数次幂方式排列，最低位电容大小为单位电容C0，最高位电容大小为2j-1·C0；C0大小根据流片工艺参数确定，受采样热噪声和线性度限制，本发明所采用单位电容大小为5.63fF；第一开关管M1开启时，正端电容阵列上极板对VINP采样，下极板从外部接受参考共模信号VCM，使得正端电容阵列上下极板初始电压差为VINP-VCM；第一开关管M1关闭时，正端电容阵列向正端第三核心电路输出正端电容阵列信号VCAP+，VCAP+初始值等于VINP。当从逻辑控制与寄存器模块接收的Ctrl+有效时，正端电容阵列下极板从外部接收参考高电平信号VREF或者参考低电平信号GND，正端电容阵列上极板受下极板电位影响发生变化，向正端第三核心电路输出正端电容阵列信号VCAP+，(此时VCAP+不等于VINP)当Ctrl+复位时，正端电容阵列下极板电位稳定。正端电容阵列接收并存储正端第二核心电路保存的上一量化周期VRES+。
正端第三核心电路与第一开关管M1、正端电容阵列、比较器、正端第二核心电路相连；正端第三核心电路从正端电容阵列接收VCAP+，对VCAP+进行反馈处理，生成正端逐次逼近差分信号VCOM+，向比较器正输入端输出VCOM+；当比较完成后，正端第三核心电路生成正端余量信号VRES+，将VRES+传输至正端第二核心电路。
如图2(b)所示，所示，负端第一核心电路由第二开关管M2、负端栅压自举开关单元、负端电容阵列和负端第三核心电路组成。
第二开关管M2为NMOS管，与负端栅压自举开关单元、负端电容阵列和负端第三核心电路相连；第二开关管M2源极从外部接收负端差分信号VINN；第二开关管M2漏极连接负端电容阵列和负端第三核心电路；第二开关管M2栅极连接负端栅压自举开关单元，在负端栅压自举开关单元控制下开启和关闭，第一开关管M2开启时将VINN发送给负端电容阵列。
负端栅压自举开关单元与从外部接收时序控制信号
Figure BDA0002825120210000144
当
Figure BDA0002825120210000145
为高电平时，负端栅压自举开关控制第二开关管M2开启，第二开关管M2将VINN发送给负端电容阵列，由负端电容阵列上极板采样；当
Figure BDA0002825120210000151
为低电平时，负端栅压自举开关单位控制第二开关管M2关闭。
负端电容阵列与第二开关管M2、负端第三核心电路、逻辑控制与寄存器模块、负端第二核心电路相连，负端电容阵列根据量化精度有效位数需求确定，若量化有效位数为j位，则由j位电容组成，j位电容的大小以2的指数次幂方式排列，最低位电容大小为单位电容C0，最高位电容大小为2j-1·C0；第二开关管M2开启时，负端电容阵列上极板对VINN采样，下极板从外部接受参考共模信号VCM，使得负端电容阵列上下极板初始电压差为VINN-VCM，第二开关管M2关闭时，负端电容阵列向负端第三核心电路输出负端电容阵列信号VCAP-，该信号初始值等于VINN。当从逻辑控制与寄存器模块接收的Ctrl-有效时，负端电容阵列下极板从外部接收参考高电平信号VREF或者参考低电平信号GND，负端电容阵列上极板受下极板电位影响发生变化，向负端第三核心电路输出负端电容阵列信号VCAP-(此时VCAP-不等于VINN)，当Ctrl-复位时，负端电容阵列下极板电位稳定。负端电容阵列接收并存储负端第二核心电路保存的上一量化周期VRES-。
负端第三核心电路与第二开关管M2、负端电容阵列、比较器、负端第二核心电路相连；负端第三核心电路从负端电容阵列接收VCAP-，对VCAP-进行反馈处理，生成负端逐次逼近差分信号VCOM-，向比较器负输入端输出VCOM-；当比较完成后，负端第三核心电路生成负端余量信号VRES-，将VRES-传输至负端第二核心电路。
如图3(a)所示，正端第三核心电路由四个传输门开关(即第一传输门开关S1+、第二传输门开关S2+、第三传输门开关S5+、第四传输门开关S6+)和第一电容C1组成。第一传输门开关S1+、第二传输门开关S2+、第三传输门开关S5+、第四传输门开关S6+分别由外部时序信号
Figure BDA0002825120210000152
控制，时序信号为高电平时传输门开关开启，时序信号为低电平时传输门关闭；第一传输门开关S1+输入端与正端电容阵列上极板相连，从正端电容阵列接收VCAP+，第一传输门开关S1+输出端与第一电容C1下极板相连，当
Figure BDA0002825120210000153
为高电平时，向第一电容C1输出VCAP+；第二传输门开关S2+输入端与第一电容C1上极板相连，第二传输门开关S2+输出端与比较器正输入端、正端第二核心电路相连，当
Figure BDA0002825120210000154
为高电平，第二传输门开关S2+开启，向比较器正输入端输出正端逐次逼近信号VCOM+；比较完成后，第一电容C1上级板电压即为余量电压VRES+，VRES+通过第二传输门开关S2+向正端第二核心电路输出；第三传输门开关S5+输入端接收外部共模电平信号VCM，第三传输门开关S5+输出端与第一电容C1下极板相连，当
Figure BDA0002825120210000155
为高电平时，向第一电容C1下极板输出共模电平VCM；第四传输门开关S6+输入端与正端第二核心电路相连，第四传输门开关S6+输出端与第一电容C1上极板相连，第四传输门开关S6+从正端第二核心电路接收正端余量信号VRES+，当
Figure BDA0002825120210000156
为高电平时，向第一电容C1输出VRES+；
如图3(b)所示，负端第三核心电路由四个传输门开关(即第五传输门开关S1-、第六传输门开关S2-、第七传输门开关S5-、第八传输门开关S6-)和第二电容C2组成。第五传输门开关S1-、第六传输门开关S2-、第七传输门开关S5-、第八传输门开关S6-分别由外部时序信号
Figure BDA0002825120210000161
控制，时序信号为高电平时传输门开关开启，时序信号为低电平时传输门关闭；第五传输门开关S1-输入端与负端电容阵列上极板相连，第五传输门开关S1-输出端与第二电容C2下极板相连，第五传输门开关S1-从负端电容阵列接收VCAP-，当
Figure BDA0002825120210000162
为高电平时，向第二电容C2输出VCAP-；第六传输门开关S2-输入端与第二电容C2上极板相连，第六传输门开关S2-输出端与比较器负输入端、负端第二核心电路相连，当
Figure BDA0002825120210000163
为高电平，第六传输门开关S2-开启，向比较器负输入端输出正端逐次逼近信号VCOM-；比较完成后，第二电容C2上级板电压即为负端余量电压VRES-，VRES-通过第六传输门开关S2-向负端第二核心电路输出；第七传输门开关S5-输入端从外部接收共模电平信号VCM，第七传输门开关S5-输出端与第二电容C2下极板相连，当
Figure BDA0002825120210000164
为高电平时，向第二电容C2下极板输出共模电平VCM；第八传输门开关S6-输入端与负端第二核心电路相连，第八传输门开关S6-输出端与第二电容C2上极板相连，从负端第二核心电路接收VRES-；当
Figure BDA0002825120210000165
为高电平时，向第二电容C2输出VRES-。
如图4(a)所示，正端第二核心电路由五个传输门开关(即第九传输门开关S9+、第十传输门开关S3+、第十一传输门开关S4+、第十二传输门开关S7+、第十三传输门开关S8+)、第一运算放大器AMP+和第三电容C3组成。第九传输门开关S9+、第十传输门开关S3+、第十一传输门开关S4+、第十二传输门开关S7+、第十三传输门开关S8+分别由外部时序信号
Figure BDA0002825120210000166
Figure BDA0002825120210000167
控制，时序信号为高电平时传输门开关开启，时序信号为低电平时传输门开关关闭。
第九传输门开关S9+与正端第一核心电路、第一运算放大器AMP+相连，第九传输门开关S9+从正端第一核心电路接收正端余量信号VRES+，当
Figure BDA0002825120210000168
为高电平时，第九传输门开关S9+开启，将从正端第一核心电路接收的VRES+传输至第一运算放大器AMP+。
第一运算放大器AMP+为两级运算放大器，增益要求达到60dB，与第九传输门开关S9+、第十传输门开关S3+相连，第一运算放大器AMP+的负向输入端连接第一运算放大器AMP+输出端，以单位增益闭环方式连接，第一运算放大器AMP+正向输入端连接第九传输门开关S9+，接收正端余量信号VRES+；第一运算放大器AMP+利用负反馈，对接收的VRES+以单位增益方式(即增益为1的传输方式)传输给第十传输门开关S3+，避免电压损耗保证信号采样效率。
第十传输门开关S3+与第一运算放大器AMP+输出端、第三电容C3上极板相连，从第一运算放大器AMP+接收VRES+，当时序控制信号
Figure BDA0002825120210000171
为高电平时，第十传输门开关S3+向第三电容C3上极板输出VRES+。
第十一传输门开关S4+输出端与第三电容C3下极板相连，输入端从外部接收共模电平VCM；当
Figure BDA0002825120210000172
为高电平时，第十一传输门开关S4+向第三电容C3下级板输出共模电平VCM。
第十二传输门开关S7+输出端与比较器和正端第二核心电路相连，输入端与第三电容C3上极板相连，当
Figure BDA0002825120210000173
为高电平时，第十二传输门开关S7+开启，向比较器输出正端逐次逼近差分信号VCOM+；当
Figure BDA0002825120210000174
为高电平且
Figure BDA0002825120210000175
为高电平时，向正端第二核心电路输出正端余量信号VRES+。
第十三传输门开关S8+输入端与正端电容阵列上极板相连，输出端与第三电容C3下级板相连，从正端电容阵列接收VCAP+，当
Figure BDA0002825120210000176
高电平时，第十三传输门开关S8+开启，向第三电容C3下级板输出VCAP+。
第三电容C3与第十传输门开关S3+、第十一传输门开关S4+、第十二传输门开关S7+、第十三传输门开关S8+相连。
正端第三核心电路的第一电容C1和正端第二核心电路的第三电容C3互为正端乒乓工作电容；第一电容C1、第三电容C3大小为正端电容阵列大小1/14。当时序控制信号
Figure BDA0002825120210000177
Figure BDA0002825120210000178
为高电平时，第一传输门开关S1+、第二传输门开关S2+、第十传输门开关S3+、第十一传输门开关S4+开启；第一电容C1作为余量反馈电容，从第一传输门开关S1+接收正端电容阵列信号VCAP+，对VCAP+做反馈处理(发生第一次逐次逼近比较时，VCAP+＝VINP)，生成正端逐次逼近差分信号VCOM+；当比较完成时，VCOM+作为正端余量信号VRES+，通过第二传输门开关S2+送至比较器和第一运算放大器；第三电容C3也作为余量采样电容，通过第十传输门开关S3+对从第一运算放大器传来的正端余量信号VRES+做采样保存，用于下一周期反馈；当时序控制信号
Figure BDA0002825120210000179
为高电平时，第三传输门开关S5+、第四传输门开关S6+、第十二传输门开关S7+、第十三传输门开关S8+导通；第三电容C3作为余量反馈电容，从第十三传输门开关S8+接收正端电容阵列信号VCAP+，对VCAP+做反馈处理(发生第一次逐次逼近比较时，VCAP+＝VINP)，生成正端逐次逼近差分信号VCOM+；当比较完成时，VCOM+作为正端余量信号VRES+，通过第十二传输门开关S7+送至正端第二核心电路；第一电容C1也作为余量采样电容，通过第四传输门开关S6+对从第一运算放大器传来的VRES+做采样保存处理，用于下一周期反馈。
如图4(b)所示，负端第二核心电路由五个传输门开关(即第十四传输门开关S9-、第十五传输门开关S3-、第十六传输门开关S4-、第十七传输门开关S7-、第十八传输门开关S8-)、第二运算放大器AMP-和第四电容C4组成。第十四传输门开关S9-、第十五传输门开关S3-、第十六传输门开关S4-、第十七传输门开关S7-、第十八传输门开关S8-分别由时序信号
Figure BDA0002825120210000181
控制，时序信号为高电平时传输门开关开启，时序信号为低电平时传输门开关关闭。
第十四传输门开关S9-与负端第一核心电路、第二运算放大器AMP-相连，第十四传输门开关S9-从负端第一核心电路接收负端余量信号VRES-，当
Figure BDA0002825120210000182
为高电平时，第十四传输门开关S9-开启，将从负端第一核心电路接收的负端余量信号VRES-传输至第二运算放大器AMP-。
第二运算放大器AMP-为两级运算放大器，增益要求达到60dB，与第十四传输门开关S9-、第十五传输门开关S3-相连，第二运算放大器AMP-的负向输入端连接第二运算放大器AMP-输出端，以单位增益闭环方式连接，第二运算放大器AMP-正向输入端连接第十四传输门开关S9-，接收负端余量信号VRES-；第二运算放大器AMP-对接收的VRES-利用负反馈，以单位增益方式传输给第十五传输门开关S3-，避免电压损耗保证信号采样效率。
第十五传输门开关S3-与第二运算放大器AMP-输出端、第四电容C4上极板相连，从第二运算放大器AMP-接收负端余量信号VRES-，当时序控制信号
Figure BDA0002825120210000183
为高电平时，第十五传输门开关S3-向第四电容C4上极板输出负端余量信号VRES-。
第十六传输门开关S4-输出端与第四电容C4下极板相连，输入端从外部接收共模电平VCM；当
Figure BDA0002825120210000184
为高电平时，第十六传输门开关S4-向第四电容C4下级板输出共模电平VCM。
第十七传输门开关S7-输出端与比较器和负端第二核心电路相连，输入端与第四电容C4上极板相连，当
Figure BDA0002825120210000185
为高电平时第十七传输门开关S7-开启，向比较器输出负端逐次逼近差分信号VCOM-，当
Figure BDA0002825120210000186
为高电平且
Figure BDA0002825120210000187
为高电平时，向负端第二核心电路输出负端余量信号VRES-。
第十八传输门开关S8-输入端与负端电容阵列上极板相连，输出端与第四电容C4下级板相连，从负端电容阵列接收VCAP-，当
Figure BDA0002825120210000188
为高电平时，第十八传输门开关S8-开启，向第四电容C4下级板输出VCAP-。
第二电容C2和第四电容C4互为负端乒乓工作电容；第二电容C2、第四电容C4大小为负端电容阵列大小1/14。当时序控制信号
Figure BDA0002825120210000189
为高电平时，第五传输门开关S1-、第六传输门开关S2-、第十五传输门开关S3-、第十六传输门开关S4-开启；第二电容C2作为余量反馈电容，从第五传输门开关S1-接收负端电容阵列信号VCAP-，对VCAP-做反馈处理(发生第一次逐次逼近比较时，VCAP-＝VINN)，生成负端逐次逼近差分信号VCOM-，当比较完成时VCOM-作为负端余量信号VRES-，通过第六传输门开关S2-送至比较器和第二运算放大器；第四电容C4也作为余量采样电容，通过第十五传输门开关S3-对从第二运算放大器传来的负端余量信号VRES-做采样保存处理用于下一周期反馈；当时序控制信号
Figure BDA0002825120210000191
Figure BDA0002825120210000192
为高电平时，第七传输门开关S5-、第八传输门开关S6-、第十七传输门开关S7-、第十八传输门开关S8-导通；第四电容C4作为余量反馈电容，从第十八传输门开关S8-接收负端电容阵列信号VCAP-，对VCAP-做反馈处理(发生第一次逐次逼近比较时，VCAP-＝VINN)，生成负端逐次逼近差分信号VCOM-，通过第十七传输门开关S7-送至比较器，当比较完成时，VCOM-作为负端余量信号VRES-，通过第十七传输门开关S7-送至负端第二核心电路；第二电容C2也作为余量采样电容，通过第八传输门开关S6-对从第二运算放大器传来的负端余量信号VRES-做采样保存处理，用于下一周期反馈。
比较器为两级全动态比较器。
逻辑控制与寄存器模块是一个实现了VCM-based逻辑算法的数字组合逻辑电路。逻辑控制与寄存器模块根据比较器量化结果运算产生Ctrl+和Ctrl-，Ctrl+和Ctrl-控制电容阵列下极板连接参考高电平VREF或参考低电平GND，使得VCOM+和VCOM-完成逐次量化比较。具体为：当逻辑控制与寄存器模块从比较器接收到第i位逐次逼近比较生成结果时，逻辑控制与寄存器模块根据比较器输出结果，生成Ctrl+和Ctrl-信号：若VCOM+>VCOM-，生成的Ctrl+控制正端电容阵列第i位电容下极板接收GND，生成的Ctrl-控制负端电容阵列第i位电容下极板接收VREF；若VCOM+<VCOM-，生成的Ctrl+控制正端电容阵列第i位电容下极板接收VREF，生成的Ctrl-控制负端电容阵列第i位电容下极板接收GND；以此类推，直至逐次比较完成。
本发明工作时，需要从外部接收时序控制信号
Figure BDA0002825120210000193
控制第一传输门开关S1+、第二传输门开关S2+、第三传输门开关S5+、第四传输门开关S6+、第五传输门开关S1-、第六传输门开关S2-、第七传输门开关S5-、第八传输门开关S6-、第十传输门开关S3+、第十一传输门开关S4+、第十二传输门开关S7+、第十三传输门开关S8+、第十五传输门开关S3-、第十六传输门开关S4-、第十七传输门开关S7-、第十八传输门开关S8-周期性开启闭合，使正端乒乓工作电容C1、C3和负端乒乓工作电容C2、C4交替实现余量反馈、余量采样功能。当上一周期余量信号反馈至本周期输入信号上时，从模数转换器的信号传输函数可以推导出：
DOUT(z)＝VIN(z)+(1–z-1)Q(z)
z是信号在离散域z域的一种表达方式，DOUT(z)为模数转换器输出信号，VIN(z)为模数转换器输入信号，Q(z)为信号频带内噪声，通过传输门开关连接正端电容阵列和C1或C3(通过传输门开关连接负端电容阵列和C2或C4)，能够在输入差分信号上无损反馈上一周期余量信号，实现一阶噪声整形。
本发明需要从外部引入参考高电平VREF、参考低电平GND、共模电平VCM信号，VREF为电源电压，GND为地信号，VCM＝0.5VREF。本发明所需要的时序信号除
Figure BDA0002825120210000201
外，均由异步时钟电路产生，
Figure BDA0002825120210000202
由外部电路引入，
Figure BDA0002825120210000203
和
Figure BDA0002825120210000204
由内部电路设计产生，当比较完成之后生成
Figure BDA0002825120210000205
信号，有利于简化电路设计降低功耗。
图5是本发明工作时序图，本发明的工作过程是：
第N-1量化周期(即实现一次模数转换的工作周期)，当
Figure BDA0002825120210000206
为高电平时，正端栅压自举开关单元控制第一开关管M1开启，第N-1量化周期的VINP信号VINP[N-1]通过M1被正端电容阵列采样并保存，负端栅压自举开关单元控制第二开关管M2开启，第N-1量化周期的VINN信号VINN[N-1]通过M2被负端电容阵列采样并保存。第N-1量化周期，时钟控制信号
Figure BDA0002825120210000207
为高电平，
Figure BDA0002825120210000208
为低电平，第一传输门开关S1+、第二传输门开关S2+、第五传输门开关S1-、第六传输门开关S2-、第十传输门开关S3+、第十一传输门开关S4+、第十五传输们开关S3-、第十六传输门开关S4-开启，VINP[N-1]与第一电容C1电容信号串联相加，即C1保存的上一周期正端余量电压VRES+[N-2]对VINP[N-1]反馈，使得正端第一核心电路的VCOM+[N-1]＝VINP[N-1]+VRES-[N-2]；负端电容阵列采样电压VINN[N-1]与第二电容C2电容信号串联相加，即C2保存的上一周期负端余量电压VRES-[N-2]对VINN[N-1]反馈，使得负端第一核心电路的VCOM-[N-1]＝VINN[N-1]+VRES-[N-2]；当比较器控制时序信号
Figure BDA0002825120210000209
为高电平时，比较器对输入端的VCOM+[N-1]和VCOM-[N-1]进行比较，并将比较结果传给时序逻辑控制和寄存器模块；时序逻辑控制和寄存器模块根据接受的比较结果进行逻辑运算，生成正端逐次逼近逻辑控制信号Ctrl+和负端逐次逼近逻辑控制信号Ctrl-，Ctrl+和Ctrl-通过控制正端电容阵列和负端电容阵列下级板接收GND信号或VREF信号，使VCOM+和VCOM-完成逐次逼近比较直至比较量化完成输出比较结果，此时正端第一核心电路剩余电压为正端余量电压VRES+[N-1]，负端第一核心电路剩余电压为负端余量电压VRES-[N-1]。当比较完成
Figure BDA00028251202100002014
跳变为低电平，
Figure BDA00028251202100002015
为高电平，第九传输门开关S9+、第十四传输门开关S9-开启，VRES+[N-1]通过第一运算放大器AMP+被第三电容C3采样并保存，VRES-[N-1]通过第二运算放大器AMP-被第四电容C4采样并保存。
第N量化周期，当
Figure BDA00028251202100002010
为高电平时，正端栅压自举开关单元控制第一开关管M1开启，VINP[N]通过M1被正端电容阵列采样并保存，负端栅压自举开关单元控制第二开关管M2开启，VINN[N]通过M2被负端电容阵列采样并保存。第N量化周期，时钟控制信号
Figure BDA00028251202100002012
Figure BDA00028251202100002013
为高电平，
Figure BDA00028251202100002011
为低电平，第三传输门开关S5+、第四传输门开关S6+、第七传输门开关S5-、第八传输门开关S6-、第十二传输门开关S7+、第十三传输们开关S8+、第十七输门开关S7-、第十八传输门开关S8-开启，正端电容阵列采样电压VINP[N]与第三电容C3电压串联相加，即C3保存的上一周期正端余量电压VRES+[N-1]对VINP[N]反馈，使得正端第一核心电路的VCOM+[N]＝VINP[N]+VRES-[N-1]；负端电容阵列采样电压VINN[N]与第四电容C4电压串联相加，即C4保存的上一周期负端余量电压VRES-[N-1]对VINN[N]反馈，使得负端第一核心电路的VCOM-[N]＝VINN[N]+VRES-[N-1]；当比较器控制时序信号
Figure BDA0002825120210000211
为高电平时，比较器对输入端的VCOM+[N]和VCOM-[N]进行比较，并将比较结果传给时序逻辑控制和寄存器模块；时序逻辑控制和寄存器模块根据接受的比较结果进行逻辑运算，生成正端逐次逼近逻辑控制信号Ctrl+和负端逐次逼近逻辑控制信号Ctrl-，Ctrl+和Ctrl-通过控制正端电容阵列和负端电容阵列下级板接收GND信号或VREF信号，使VCOM+和VCOM-完成逐次逼近比较直至比较量化完成输出比较结果，此时正端第一核心电路剩余电压为正端余量电压VRES+[N]，负端第一核心电路剩余电压为负端余量电压VRES-[N]。当比较完成
Figure BDA0002825120210000212
跳变为低电平
Figure BDA0002825120210000213
为高电平，第九传输门开关S9+、第十四传输门开关S9-开启，VRES+[N]通过第一运算放大器AMP+被第一电容C1采样并保存，VRES-[N]通过第二运算放大器AMP-被第四电容C4采样并保存。通过对本发明的工作过程进行说明可以得到，可以推导出系统传输函数：
DOUT(N)＝VIN(N)+VRES(N-1)+Q(N)
由于VRES(N-1)＝-Q(N-1)(比较器输入端的余量信号为量化噪声的反向信号，大小上正负相反)，系统传输函数的z域表达式为DOUT(z)＝VIN(z)+(1-z-1)Q(z)，与未进行噪声整形的SARADC比较，本发明的量化噪声Q(z)被一阶理想高通滤波函数1-z-1整形，信号带宽内噪声功率被有效抑制。此外，由于VRES+和VRES-通过单位增益运放被电容采样保存，余量信号未收到衰减，采样效率和整形效率较高。由于本发明是一种基于SARADC的噪声整形ADC，主要由数字电路组成，通过时序逻辑控制实现采样、反馈电容乒乓工作模式，因此本发明具有较高的品质因素。

Claims (10)

1.一种基于误差反馈式的噪声整形逐次逼近模数转换器，其特征在于基于误差反馈式的噪声整形逐次逼近模数转换器由正端第一核心电路、正端第二核心电路、负端第一核心电路、负端第二核心电路、比较器即COMP、逻辑控制与寄存器模块组成；正端第一核心电路对从外部接收的正端差分信号VINP进行采样保存和反馈处理，向比较器输出正端逐次逼近差分信号VCOM+，向正端第二核心电路输出正端余量信号VRES+；正端第二核心电路从正端第一核心电路接收VRES+，对VRES+进行采样处理，在下一个量化周期对正端差分信号VINP反馈本周期VRES+，即在VINP上叠加VRES+；负端第一核心电路对从外部接收的负端差分信号VINN进行采样保存和反馈处理，向比较器输出负端逐次逼近差分信号VCOM-，向负端第二核心电路输出负端余量信号VRES-；负端第二核心电路从负端第一核心电路接收VRES-，对VRES-进行采样处理，在下一个量化周期对负端差分信号VINN反馈本周期VRES-，即在VINN上叠加VRES-；比较器用于判断VCOM+和VCOM-的大小，并把判断结果传送给逻辑控制与寄存器模块；逻辑控制与寄存器模块根据从比较器接收的判断结果进行数字逻辑运算，向正端第一核心电路输出正端逐次逼近逻辑控制信号Ctrl+，向负端第一核心电路输出负端逐次逼近逻辑控制信号Ctrl-，逻辑控制与寄存器模块保存从比较器接收的判断结果即量化结果，等待所有的量化结果都收到后统一输出量化结果DOUT；
正端第一核心电路与比较器、正端第二核心电路、逻辑控制与寄存器模块相连；正端第一核心电路的输入端I1+从外部接收正端差分信号VINP，将VINP采样保存；正端第一核心电路输入端I2+连接逻辑控制与寄存器模块输出端O2+，从逻辑控制与寄存器模块接收正端逐次逼近逻辑控制信号Ctrl+；当Ctrl+有效时，正端第一核心电路对VINP进行反馈处理，生成正端逐次逼近差分信号VCOM+，将VCOM+从输出端O1+发送给比较器的正输入端，当Ctrl+复位时，正端第一核心电路生成正端余量信号VRES+，将VRES+从输出端O1+发送给正端第二核心电路；
负端第一核心电路与比较器、负端第二核心电路、逻辑控制与寄存器模块相连，负端第一核心电路的输入端I1-从外部接收负端差分信号VINN，将VINN采样保存；负端第一核心电路输入端I2-连接逻辑控制与寄存器模块输出端O2-，从逻辑控制与寄存器模块接收负端逐次逼近逻辑控制信号Ctrl-；当Ctrl-有效时，负端第一核心电路对VINN进行反馈处理，生成负端逐次逼近差分信号VCOM-，将VCOM-从输出端O1-发送给比较器负输入端；当Ctrl-复位时，负端第一核心电路生成负端余量信号VRES-，将VRES-从输出端O1-发送给负端第二核心电路；
正端第二核心电路与正端第一核心电路、比较器相连；正端第二核心电路对从正端第一核心电路接收的VRES+进行采样处理，将VRES+保存，直到下一周期将VRES+反馈回VINP，即对VINP产生影响，使得VCOM+＝VINP+VRES+，即初始的比较信号等于VINP加上上一周期正端余量信号VRES+；
负端第二核心电路与负端第一核心电路、比较器相连；负端第二核心电路对从负端第一核心电路接收的VRES-进行采样处理，将VRES-保存，直到下一周期将VRES-反馈回VINN，使得VCOM-＝VINN+VRES-，即初始的比较信号等于VINN加上上一周期负端余量信号VRES-；
比较器与正端第一核心电路、正端第二核心电路、负端第一核心电路、负端第二核心电路、逻辑控制与寄存器模块相连；
比较器的正输入端从正端第一核心电路接收VCOM+，比较器的负输入端从负端第一核心电路接收VCOM-；判断VCOM+和VCOM-信号大小；比较器的触发端从外部接收时序信号
Figure FDA0002825120200000021
当
Figure FDA0002825120200000022
为高电平时，比较器进行比较工作，若VCOM+大于VCOM-，比较器向逻辑控制与寄存器模块输出比较结果1；若VCOM+小于VCOM-，比较器向逻辑控制与寄存器模块输出比较结果0；当
Figure FDA0002825120200000023
为低电平时，比较器输出为高阻态；
逻辑控制与寄存器模块和比较器、正端第一核心电路、负端第一核心电路相连；逻辑控制与寄存器模块根据从比较器接收的比较结果，对比较结果进行数字逻辑运算，生成正端逐次逼近逻辑控制信号Ctrl+和负端逐次逼近逻辑控制信号Ctrl-；逻辑控制与寄存器模块输出端O2+将Ctrl+输出至正端第一核心电路，逻辑控制与寄存器模块输出端O2-将Ctrl-输出至负端第一核心电路；逻辑控制与寄存器模块保存比较器逐次比较量化结果，等待所有量化结果完成后向外输出最终模数转换结果DOUT，即多次量化结果形成的量化数字码；
正端第一核心电路由第一开关管M1、正端栅压自举开关单元、正端电容阵列和正端第三核心电路组成；
第一开关管M1与正端栅压自举开关单元、正端电容阵列和正端第三核心电路相连；第一开关管M1源极从外部接收VINP；第一开关管M1漏极连接正端电容阵列和正端第三核心电路；第一开关管M1栅极连接正端栅压自举开关单元，在正端栅压自举开关单元的控制下开启和关闭；第一开关管M1开启时将VINP发送给正端电容阵列；
正端栅压自举开关单元与第一开关管M1栅极连接，从外部接收时序控制信号
Figure FDA0002825120200000024
当
Figure FDA0002825120200000025
为高电平时，正端栅压自举开关控制第一开关管M1开启，第一开关管M1将VINP发送给正端电容阵列，由正端电容阵列上极板采样；当
Figure FDA0002825120200000026
为低电平时，正端栅压自举开关单位控制第一开关管M1关闭；
正端电容阵列与第一开关管M1、正端第三核心电路、逻辑控制与寄存器模块、正端第二核心电路相连，第一开关管M1开启时，正端电容阵列上极板对VINP采样，下极板从外部接受参考共模信号VCM，使得正端电容阵列上下极板初始电压差为VINP-VCM；第一开关管M1关闭时，正端电容阵列向正端第三核心电路输出正端电容阵列信号VCAP+，VCAP+初始值等于VINP；当从逻辑控制与寄存器模块接收的Ctrl+有效时，正端电容阵列下极板从外部接收参考高电平信号VREF或者参考低电平信号GND，正端电容阵列上极板受下极板电位影响发生变化，向正端第三核心电路输出正端电容阵列信号VCAP+，当Ctrl+复位时，正端电容阵列下极板电位稳定；正端电容阵列接收并存储正端第二核心电路保存的上一量化周期VRES+；
正端第三核心电路与第一开关管M1、正端电容阵列、比较器、正端第二核心电路相连；正端第三核心电路从正端电容阵列接收VCAP+，对VCAP+进行反馈处理，生成正端逐次逼近差分信号VCOM+，向比较器正输入端输出VCOM+；当比较完成后，正端第三核心电路生成正端余量信号VRES+，将VRES+传输至正端第二核心电路；
负端第一核心电路由第二开关管M2、负端栅压自举开关单元、负端电容阵列和负端第三核心电路组成；
第二开关管M2与负端栅压自举开关单元、负端电容阵列和负端第三核心电路相连；第二开关管M2源极从外部接收负端差分信号VINN；第二开关管M2漏极连接负端电容阵列和负端第三核心电路；第二开关管M2栅极连接负端栅压自举开关单元，在负端栅压自举开关单元控制下开启和关闭，第一开关管M2开启时将VINN发送给负端电容阵列；
负端栅压自举开关单元与从外部接收时序控制信号
Figure FDA0002825120200000032
当
Figure FDA0002825120200000033
为高电平时，负端栅压自举开关控制第二开关管M2开启，第二开关管M2将VINN发送给负端电容阵列，由负端电容阵列上极板采样；当
Figure FDA0002825120200000034
为低电平时，负端栅压自举开关单位控制第二开关管M2关闭；
负端电容阵列与第二开关管M2、负端第三核心电路、逻辑控制与寄存器模块、负端第二核心电路相连，第二开关管M2开启时，负端电容阵列上极板对VINN采样，下极板从外部接受参考共模信号VCM，使得负端电容阵列上下极板初始电压差为VINN-VCM，第二开关管M2关闭时，负端电容阵列向负端第三核心电路输出负端电容阵列信号VCAP-，该信号初始值等于VINN；当从逻辑控制与寄存器模块接收的Ctrl-有效时，负端电容阵列下极板从外部接收参考高电平信号VREF或者参考低电平信号GND，负端电容阵列上极板受下极板电位影响发生变化，向负端第三核心电路输出负端电容阵列信号VCAP-，当Ctrl-复位时，负端电容阵列下极板电位稳定；负端电容阵列接收并存储负端第二核心电路保存的上一量化周期VRES-；
负端第三核心电路与第二开关管M2、负端电容阵列、比较器、负端第二核心电路相连；负端第三核心电路从负端电容阵列接收VCAP-，对VCAP-进行反馈处理，生成负端逐次逼近差分信号VCOM-，向比较器负输入端输出VCOM-；当比较完成后，负端第三核心电路生成负端余量信号VRES-，将VRES-传输至负端第二核心电路；
正端第三核心电路由第一传输门开关S1+、第二传输门开关S2+、第三传输门开关S5+、第四传输门开关S6+和第一电容C1组成；第一传输门开关S1+、第二传输门开关S2+、第三传输门开关S5+、第四传输门开关S6+分别由外部时序信号
Figure FDA0002825120200000031
控制，时序信号为高电平时传输门开关开启，时序信号为低电平时传输门关闭；第一传输门开关S1+输入端与正端电容阵列上极板相连，从正端电容阵列接收VCAP+，第一传输门开关S1+输出端与第一电容C1下极板相连，当
Figure FDA0002825120200000041
为高电平时，向第一电容C1输出VCAP+；第二传输门开关S2+输入端与第一电容C1上极板相连，第二传输门开关S2+输出端与比较器正输入端、正端第二核心电路相连，当
Figure FDA0002825120200000042
为高电平，第二传输门开关S2+开启，向比较器正输入端输出正端逐次逼近信号VCOM+；比较完成后，第一电容C1上级板电压即为余量电压VRES+，VRES+通过第二传输门开关S2+向正端第二核心电路输出；第三传输门开关S5+输入端接收外部共模电平信号VCM，第三传输门开关S5+输出端与第一电容C1下极板相连，当
Figure FDA0002825120200000046
为高电平时，向第一电容C1下极板输出共模电平VCM；第四传输门开关S6+输入端与正端第二核心电路相连，第四传输门开关S6+输出端与第一电容C1上极板相连，第四传输门开关S6+从正端第二核心电路接收正端余量信号VRES+，当
Figure FDA0002825120200000047
为高电平时，向第一电容C1输出VRES+；
负端第三核心电路由第五传输门开关S1-、第六传输门开关S2-、第七传输门开关S5-、第八传输门开关S6-和第二电容C2组成；第五传输门开关S1-、第六传输门开关S2-、第七传输门开关S5-、第八传输门开关S6-分别由外部时序信号
Figure FDA0002825120200000043
控制，时序信号为高电平时传输门开关开启，时序信号为低电平时传输门关闭；第五传输门开关S1-输入端与负端电容阵列上极板相连，第五传输门开关S1-输出端与第二电容C2下极板相连，第五传输门开关S1-从负端电容阵列接收VCAP-，当
Figure FDA0002825120200000048
为高电平时，向第二电容C2输出VCAP-；第六传输门开关S2-输入端与第二电容C2上极板相连，第六传输门开关S2-输出端与比较器负输入端、负端第二核心电路相连，当
Figure FDA0002825120200000044
为高电平，第六传输门开关S2-开启，向比较器负输入端输出正端逐次逼近信号VCOM-；比较完成后，第二电容C2上级板电压即为负端余量电压VRES-，VRES-通过第六传输门开关S2-向负端第二核心电路输出；第七传输门开关S5-输入端从外部接收共模电平信号VCM，第七传输门开关S5-输出端与第二电容C2下极板相连，当
Figure FDA0002825120200000049
为高电平时，向第二电容C2下极板输出共模电平VCM；第八传输门开关S6-输入端与负端第二核心电路相连，第八传输门开关S6-输出端与第二电容C2上极板相连，从负端第二核心电路接收VRES-；当
Figure FDA00028251202000000410
为高电平时，向第二电容C2输出VRES-；
正端第二核心电路由第九传输门开关S9+、第十传输门开关S3+、第十一传输门开关S4+、第十二传输门开关S7+、第十三传输门开关S8+、第一运算放大器AMP+和第三电容C3组成；第九传输门开关S9+、第十传输门开关S3+、第十一传输门开关S4+、第十二传输门开关S7+、第十三传输门开关S8+分别由外部时序信号
Figure FDA0002825120200000045
控制，时序信号为高电平时传输门开关开启，时序信号为低电平时传输门开关关闭；
第九传输门开关S9+与正端第一核心电路、第一运算放大器AMP+相连，第九传输门开关S9+从正端第一核心电路接收正端余量信号VRES+，当
Figure FDA0002825120200000051
为高电平时，第九传输门开关S9+开启，将从正端第一核心电路接收的VRES+传输至第一运算放大器AMP+；
第一运算放大器AMP+与第九传输门开关S9+、第十传输门开关S3+相连，第一运算放大器AMP+的负向输入端连接第一运算放大器AMP+输出端，以单位增益闭环方式连接，第一运算放大器AMP+正向输入端连接第九传输门开关S9+，接收正端余量信号VRES+；第一运算放大器AMP+利用负反馈，对接收的VRES+以单位增益方式传输给第十传输门开关S3+；
第十传输门开关S3+与第一运算放大器AMP+输出端、第三电容C3上极板相连，从第一运算放大器AMP+接收VRES+，当时序控制信号
Figure FDA0002825120200000052
为高电平时，第十传输门开关S3+向第三电容C3上极板输出VRES+；
第十一传输门开关S4+输出端与第三电容C3下极板相连，输入端从外部接收共模电平VCM；当
Figure FDA0002825120200000053
为高电平时，第十一传输门开关S4+向第三电容C3下级板输出共模电平VCM；
第十二传输门开关S7+输出端与比较器和正端第二核心电路相连，输入端与第三电容C3上极板相连，当
Figure FDA0002825120200000054
为高电平时，第十二传输门开关S7+开启，向比较器输出正端逐次逼近差分信号VCOM+；当
Figure FDA0002825120200000055
为高电平且
Figure FDA0002825120200000056
为高电平时，向正端第二核心电路输出正端余量信号VRES+；
第十三传输门开关S8+输入端与正端电容阵列上极板相连，输出端与第三电容C3下级板相连，从正端电容阵列接收VCAP+，当
Figure FDA0002825120200000057
高电平时，第十三传输门开关S8+开启，向第三电容C3下级板输出VCAP+；
第三电容C3与第十传输门开关S3+、第十一传输门开关S4+、第十二传输门开关S7+、第十三传输门开关S8+相连；
正端第三核心电路的第一电容C1和正端第二核心电路的第三电容C3互为正端乒乓工作电容；当时序控制信号
Figure FDA0002825120200000058
为高电平时，第一传输门开关S1+、第二传输门开关S2+、第十传输门开关S3+、第十一传输门开关S4+开启；第一电容C1作为余量反馈电容，从第一传输门开关S1+接收正端电容阵列信号VCAP+，对VCAP+做反馈处理，生成正端逐次逼近差分信号VCOM+；当比较完成时，VCOM+作为正端余量信号VRES+，通过第二传输门开关S2+送至比较器和第一运算放大器；第三电容C3作为余量采样电容，通过第十传输门开关S3+对从第一运算放大器传来的正端余量信号VRES+做采样保存，用于下一周期反馈；当时序控制信号
Figure FDA0002825120200000059
为高电平时，第三传输门开关S5+、第四传输门开关S6+、第十二传输门开关S7+、第十三传输门开关S8+导通；第三电容C3作为余量反馈电容，从第十三传输门开关S8+接收正端电容阵列信号VCAP+，对VCAP+做反馈处理，生成正端逐次逼近差分信号VCOM+；当比较完成时，VCOM+作为正端余量信号VRES+，通过第十二传输门开关S7+送至正端第二核心电路；第一电容C1作为余量采样电容，通过第四传输门开关S6+对从第一运算放大器传来的VRES+做采样保存处理，用于下一周期反馈；
负端第二核心电路由第十四传输门开关S9-、第十五传输门开关S3-、第十六传输门开关S4-、第十七传输门开关S7-、第十八传输门开关S8-、第二运算放大器AMP-和第四电容C4组成；第十四传输门开关S9-、第十五传输门开关S3-、第十六传输门开关S4-、第十七传输门开关S7-、第十八传输门开关S8-分别由外部时序信号
Figure FDA0002825120200000061
控制，时序信号为高电平时传输门开关开启，时序信号为低电平时传输门开关关闭；
第十四传输门开关S9-与负端第一核心电路、第二运算放大器AMP-相连，第十四传输门开关S9-从负端第一核心电路接收负端余量信号VRES-，当
Figure FDA0002825120200000062
为高电平时，第十四传输门开关S9-开启，将从负端第一核心电路接收的负端余量信号VRES-传输至第二运算放大器AMP-；
第二运算放大器AMP-与第十四传输门开关S9-、第十五传输门开关S3-相连，第二运算放大器AMP-的负向输入端连接第二运算放大器AMP-输出端，以单位增益闭环方式连接，第二运算放大器AMP-正向输入端连接第十四传输门开关S9-，接收负端余量信号VRES-；第二运算放大器AMP-对接收的VRES-利用负反馈，以单位增益方式传输给第十五传输门开关S3-；
第十五传输门开关S3-与第二运算放大器AMP-输出端、第四电容C4上极板相连，从第二运算放大器AMP-接收负端余量信号VRES-，当时序控制信号
Figure FDA0002825120200000063
为高电平时，第十五传输门开关S3-向第四电容C4上极板输出负端余量信号VRES-；
第十六传输门开关S4-输出端与第四电容C4下极板相连，输入端从外部接收共模电平VCM；当
Figure FDA0002825120200000064
为高电平时，第十六传输门开关S4-向第四电容C4下级板输出共模电平VCM；
第十七传输门开关S7-输出端与比较器和负端第二核心电路相连，输入端与第四电容C4上极板相连，当
Figure FDA0002825120200000065
为高电平时第十七传输门开关S7-开启，向比较器输出负端逐次逼近差分信号VCOM-，当
Figure FDA0002825120200000066
为高电平且
Figure FDA0002825120200000067
为高电平时，向负端第二核心电路输出负端余量信号VRES-；
第十八传输门开关S8-输入端与负端电容阵列上极板相连，输出端与第四电容C4下级板相连，从负端电容阵列接收VCAP-，当
Figure FDA0002825120200000068
为高电平时，第十八传输门开关S8-开启，向第四电容C4下级板输出VCAP-；
第二电容C2和第四电容C4互为负端乒乓工作电容；当时序控制信号
Figure FDA0002825120200000069
为高电平时，第五传输门开关S1-、第六传输门开关S2-、第十五传输门开关S3-、第十六传输门开关S4-开启；第二电容C2作为余量反馈电容，从第五传输门开关S1-接收负端电容阵列信号VCAP-，对VCAP-做反馈处理，生成负端逐次逼近差分信号VCOM-，当比较完成时VCOM-作为负端余量信号VRES-，通过第六传输门开关S2-送至比较器和第二运算放大器；第四电容C4作为余量采样电容，通过第十五传输门开关S3-对从第二运算放大器传来的负端余量信号VRES-做采样保存处理用于下一周期反馈；当时序控制信号
Figure FDA00028251202000000610
为高电平时，第七传输门开关S5-、第八传输门开关S6-、第十七传输门开关S7-、第十八传输门开关S8-导通；第四电容C4作为余量反馈电容，从第十八传输门开关S8-接收负端电容阵列信号VCAP-，对VCAP-做反馈处理，生成负端逐次逼近差分信号VCOM-，通过第十七传输门开关S7-送至比较器，当比较完成时，VCOM-作为负端余量信号VRES-，通过第十七传输门开关S7-送至负端第二核心电路；第二电容C2作为余量采样电容，通过第八传输门开关S6-对从第二运算放大器传来的负端余量信号VRES-做采样保存处理，用于下一周期反馈；
逻辑控制与寄存器模块是一个实现了VCM-based逻辑算法的数字组合逻辑电路；逻辑控制与寄存器模块根据比较器量化结果运算产生Ctrl+和Ctrl-，Ctrl+和Ctrl-控制电容阵列下极板连接参考高电平VREF或参考低电平GND，使得VCOM+和VCOM-完成逐次量化比较。
2.如权利要求1所述的一种基于误差反馈式的噪声整形逐次逼近模数转换器，其特征在于所述第一开关管M1和第二开关管M2均为NMOS管，高电平时开启。
3.如权利要求1所述的一种基于误差反馈式的噪声整形逐次逼近模数转换器，其特征在于所述正端电容阵列和负端电容阵列的电容位数均等于量化有效位数j，j位电容的大小以2的指数次幂方式排列，最低位电容大小为单位电容C0，最高位电容大小为2j-1·C0；j为正整数；C0大小根据流片工艺参数确定，受采样热噪声和线性度限制。
4.如权利要求3所述的一种基于误差反馈式的噪声整形逐次逼近模数转换器，其特征在于所述正端电容阵列和负端电容阵列的单位电容C0大小为5.63fF。
5.如权利要求1所述的一种基于误差反馈式的噪声整形逐次逼近模数转换器，其特征在于所述比较器为两级全动态比较器。
6.如权利要求1所述的一种基于误差反馈式的噪声整形逐次逼近模数转换器，其特征在于所述第一电容C1、第三电容C3大小为正端电容阵列大小1/14，第二电容C2、第四电容C4大小为负端电容阵列大小1/14。
7.如权利要求1所述的一种基于误差反馈式的噪声整形逐次逼近模数转换器，其特征在于所述第一运算放大器AMP+和第二运算放大器AMP-为两级运算放大器，增益要求达到60dB。
8.如权利要求1所述的一种基于误差反馈式的噪声整形逐次逼近模数转换器，其特征在于所述逻辑控制与寄存器模块产生Ctrl+和Ctrl-控制电容阵列下极板连接高电平或低电平，使得VCOM+和VCOM-完成逐次量化比较的过程是：当逻辑控制与寄存器模块从比较器接收到第i位逐次逼近比较生成结果时，逻辑控制与寄存器模块根据比较器输出结果，生成Ctrl+和Ctrl-信号：若VCOM+>VCOM-，生成的Ctrl+控制正端电容阵列第i位电容下极板接收参考低电平GND信号，生成的Ctrl-控制负端电容阵列第i位电容下极板接收参考高电平VREF；若VCOM+<VCOM-，生成的Ctrl+控制正端电容阵列第i位电容下极板接收参考高电平VREF信号，生成的Ctrl-控制负端电容阵列第i位电容下极板接收参考低电平GND；以此类推，直至逐次比较完成。
9.如权利要求1所述的一种基于误差反馈式的噪声整形逐次逼近模数转换器，其特征在于所述参考高电平VREF、参考低电平GND、共模电平VCM信号均从外部引入，参考高电平VREF为电源电压、参考低电平GND为地信号，VCM＝0.5VREF；所述时序信号
Figure FDA0002825120200000084
由外部电路引入，时序控制信号
Figure FDA0002825120200000081
由外部的异步时钟电路产生，时序控制信号
Figure FDA0002825120200000082
由内部电路实现。
10.如权利要求9所述的一种基于误差反馈式的噪声整形逐次逼近模数转换器，其特征在于所述时序控制信号
Figure FDA0002825120200000083
控制第一传输门开关S1+、第二传输门开关S2+、第三传输门开关S5+、第四传输门开关S6+、第五传输门开关S1-、第六传输门开关S2-、第七传输门开关S5-、第八传输门开关S6-、第十传输门开关S3+、第十一传输门开关S4+、第十二传输门开关S7+、第十三传输门开关S8+、第十五传输门开关S3-、第十六传输门开关S4-、第十七传输门开关S7-、第十八传输门开关S8-周期性开启闭合，使正端的C1、C3和负端的C2、C4交替实现余量反馈、余量采样功能；当上一周期余量信号反馈至本周期输入信号上时，模数转换器输出信号DOUT(z)＝VIN(z)+(1–z-1)Q(z)，z是信号在离散域z域的一种表达方式，VIN(z)为模数转换器输入信号，Q(z)为信号频带内噪声，通过传输门开关连接正端电容阵列和C1或C3，通过传输门开关连接负端电容阵列和C2或C4，在输入差分信号上无损反馈上一周期余量信号，实现一阶噪声整形。
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