CN111934688A - 逐次逼近型模数转换器及方法 - Google Patents

Abstract

本发明提供一种逐次逼近型模数转换器及方法，包括：数模转换模块，具有K位低位电容阵列及（M‑K）位高位电容阵列；比较模块，比较数模转换模块输出的差分信号，并得到比较结果；逐次逼近控制逻辑模块，基于比较结果产生M位原始码并控制数模转换模块中各开关的导通和关断；数字冗余纠错模块，对M位原始码进行冗余纠错得到N位二进制码。本发明对输入电压进行采样保持；将采样到的信号进行比较，根据比较结果进行电荷重新分配，完成M次比较后，得到M位原始码；对原始码进行数字冗余纠错以得到N位二进制码。本发明在小芯片面积情况下具备高精度带量化误差修正的能力，电荷交换和电压建立速度快，在低功耗条件下提高模数转换速度。

Description

逐次逼近型模数转换器及方法

技术领域

本发明涉及集成电路设计领域，特别是涉及一种逐次逼近型模数转换器及方法。

背景技术

随着集成电路、计算机技术、医疗技术、无线传感网络等技术的快速发展，人们不断追求便携式、智能化的电子产品，如智能家居、健康医疗家用电子设备等。这其中模数转换器作为连接模拟信号世界和数字信号世界的纽带，扮演着至关重要的角色。传感器感知和采集现实世界中的各种模拟信号，利用模数转换器（ADC）转换为数字电路可处理的数字信号，进而控制设备做出各种反应。

SAR ADC（逐次逼近型模数转换器）有着低功耗、高精度的优点，因此被广泛应用于无线传感网络和生物医疗等对功耗和精度有需求的领域。传统的SAR ADC的结构如图1所示，由采样保持电路、DAC、比较器和SAR 控制逻辑四部分组成。SAR ADC的工作原理是通过运行域SAR控制逻辑中的二进制搜索算法使内置DAC输出电压尽可能接近模拟信号输入值，从而得出量化后的N位数字量D_N-1~D₀。

SAR ADC的精度主要由DAC和比较器共同决定。DAC一般选择电荷按比例缩放型DAC结构，即运用二进制电容阵列实现数模转换的功能。较大的电容可使DAC的电容阵列匹配度提高，进而提升ADC的精度，但同时会带来功耗过大和芯片面积增大等问题。在实际制作过程中，电容阵列存在一定程度的失配，使二进制转换时出现量化误差，导致错误的比较结果。以4位传统二进制SAR ADC为例，比较器比较输入信号与阈值电压的高低并产生一位原始码，从高位到低位重复比较，直到获得最后一位原始码。如图2所示为转换周期正确的逐次逼近比较过程，以模拟信号输入值-3.8为例，量化后数字量B₃B₂B₁B₀为0100，最终输出Do_ut=8*B₃+4*B₂+2*B₁+1*B₀=8*0+4*1+2*0+1*0=4，结果正确。最高位码字是符号位，为0时代表输入是负值，为1时代表输入是正值。如图3所示为第二位转换周期错误，其余位转换正确时，模拟信号输入值为-3.8，量化后数字量B₃B₂B₁B₀为0011，最终输出D_out=8*B₃+4*B₂+2*B₁+1*B₀=8*0+4*0+2*1+1*1=3，结果错误。

为了解决在比较过程中出现错误的量化转换使输出码字错误的问题，现有技术中提出了一种带有冗余电容阵列的逐次逼近型模数转换器，可通过引入额外的冗余电容来校正单次比较误差引起的量化错误，但冗余电容引入了额外的功耗和电路复杂度，且输入量化范围仅为1024/1088*Vref=0.94Vref，无法达到满摆幅，导致该模数转换器的输入范围和功耗等性能指标恶化，并且使集成电路生产制造成本上升。

因此，如何解决SAR ADC结构中冗余电容阵列引入了额外的功耗和电路复杂度，且输入量化范围无法达到满摆幅的问题，已成为本领域技术人员亟待解决的问题之一。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种逐次逼近型模数转换器及方法，用于解决现有技术中SAR ADC结构中冗余电容阵列引入了额外的功耗和电路复杂度，且输入量化范围无法达到满摆幅等问题。

为实现上述目的及其他相关目的，本发明提供一种逐次逼近型模数转换器，所述逐次逼近型模数转换器至少包括：

数模转换模块、比较模块、逐次逼近控制逻辑模块及数字冗余纠错模块；

所述数模转换模块包括第一数模转换单元及第二数模转换单元，所述第一数模转换单元的输出端经由第一开关连接正相输入电压，所述第二数模转换单元的输出端经由第二开关连接反相输入电压，所述第一数模转换单元与所述第二数模转换单元的结构相同；

所述比较模块连接所述数模转换模块的输出端，对所述第一数模转换单元与所述第二数模转换单元的输出信号进行比较，并输出相应的比较结果；

所述逐次逼近控制逻辑模块连接于所述比较模块的输出端，基于所述比较模块输出的比较结果产生M位原始码并控制所述数模转换模块中各开关的导通和关断，以对所述第一数模转换单元及所述第二数模转换单元的输出端进行电荷重新分配；

所述数字冗余纠错模块连接于所述逐次逼近控制逻辑模块的输出端，对所述逐次逼近控制逻辑模块输出的M位原始码进行冗余纠错，以得到相应的N位二进制码，M大于N，M及N均为整数；

其中，所述第一数模转换单元包括K位低位电容阵列及（M-K）位高位电容阵列，所述低位电容阵列中各电容的上极板连接桥接电容的下极板，所述低位电容阵列中各电容的下极板分别通过开关连接参考电压、共模电压或参考地；所述高位电容阵列中各电容的上极板连接所述桥接电容的上极板，所述高位电容阵列中各电容的下极板分别通过开关连接参考电压、共模电压或参考地。

可选地，所述低位电容阵列中电容的位数K不大于所述高位电容阵列中电容的位数（M-K），所述低位电容阵列中电容的位数K不小于两位。

可选地，所述高位电容阵列中电容的容值满足：

C_n≤C_n-1+…+C_K+1+C_K (M-1≥n>K+1)。

更可选地，所述低位电容阵列中总的电容权重与所述高位电容阵列中最低位的电容权重相等。

可选地，所述比较模块包括第一压控延时线单元、第二压控延时线单元、鉴相器及或非逻辑单元；

所述第一压控延时线单元的正相输入端及所述第二压控延时线单元的反相输入端连接所述第一数模转换单元的输出端，所述第一压控延时线单元的反相输入端及所述第二压控延时线单元的正相输入端连接所述第二数模转换单元的输出端，时钟端连接比较控制信号，将输入的电压信号转换为时间信号；

所述鉴相器的输入端分别连接所述第一压控延时线单元及所述第二压控延时线单元的输出端，得到所述第一压控延时线单元及所述第二压控延时线单元输出信号的相位差，并作为比较结果输出；

所述或非逻辑单元的输入端连接所述第一压控延时线单元及所述第二压控延时线单元的输出端，并输出所述比较模块的状态信号。

更可选地，所述第一压控延时线单元及所述第二压控延时线单元均包括：至少两级级联的电压控制延时电路，所述电压控制延时电路包括第一、第二、第三PMOS管，第一、第二、第三NMOS管；

所述第一PMOS管的源极连接电源电压，栅极连接所述比较控制信号，漏极连接所述第一NMOS管的漏极；所述第一NMOS管的栅极连接所述比较控制信号，源极连接所述第二NMOS管的漏极；所述第二NMOS管的栅极连接所述第一数模转换单元的输出端，源极接地；所述第二PMOS管的源极连接电源电压，栅极连接所述第二数模转换单元的输出端，漏极连接所述第三PMOS管的源极；所述第三PMOS管的栅极连接所述第一PMOS管及所述第一NMOS管的漏极，漏极连接所述第三NMOS管的漏极；所述第三NMOS管的栅极连接所述第一PMOS管及所述第一NMOS管的漏极，源极接地。

更可选地，所述逐次逼近型模数转换器还包括比较控制信号产生模块，所述比较控制信号产生模块包括或非逻辑单元；所述或非逻辑单元的输入端分别连接接收外部采样信号、所述比较模块的状态信号及所述原始码的标志信号，进行或非运算后产生所述比较控制信号。

可选地，所述原始码与所述二进制码满足如下关系式：

；

其中，B_i为对应的原始码，C_i为所述原始码对应的权重，D_i为对应的二进制码，E_i为所述二进制码对应的权重。

为实现上述目的及其他相关目的，本发明提供一种逐次逼近型模数转换方法，所述逐次逼近型模数转换方法至少包括：

对正相输入电压及反相输入电压进行采样保持；

将采样到的信号进行比较，根据比较结果进行电荷重新分配，完成M次比较后，得到M位原始码；

对所述原始码进行数字冗余纠错以得到N位二进制码。

可选地，当比较结果为0时，第一数模转换单元中对应位电容的下极板切换到参考电压，第二数模转换单元中对应位电容的下极板切换到参考地；当比较结果为1时，所述第一数模转换单元的对应位电容的下极板切换到参考地， 所述第二数模转换单元的对应位电容的下极板切换到参考电压。

可选地，将第一数模转换单元及第二数模转换单元输出信号的相位差进行比较得到比较结果。

如上所述，本发明的逐次逼近型模数转换器及方法，具有以下有益效果：

本发明的逐次逼近型模数转换器及方法采用分段式-高位分裂组合电容阵列结构将最高位电容分裂成两组电容，通过复用小电容阵列组实现不增加额外电容的情况下修正单次比较误差量量化错误值，并结合分段式结构大幅度缩小了高精度模数转换器高位量化电容的面积，从而实现小芯片面积情况下具备高精度带量化误差修正的能力，同时由于电容阵列面积的大幅缩小，在同样功耗驱动能力下，可实现更快速的电荷交换和电压建立，从而在低功耗条件下提高模数转换速度。

附图说明

图1显示为现有技术中的SAR ADC的结构示意图。

图2显示为现有技术中的SAR ADC转换周期正确的逐次逼近比较过程示意图。

图3显示为现有技术中的SAR ADC转换周期错误的逐次逼近比较过程示意图。

图4显示为本发明的逐次逼近型模数转换器的结构示意图。

图5显示为本发明的高位电容阵列分裂组合的示意图。

图6显示为本发明的比较模块的结构示意图。

图7显示为本发明的压控延时线单元的结构示意图。

图8显示为本发明的逐次逼近控制逻辑模块的时序示意图。

图9显示为本发明的数字冗余纠错模块的算法原理示意图。

图10显示为本发明的逐次逼近型模数转换器转换周期正确的逐次逼近比较过程示意图。

图11显示为本发明的逐次逼近型模数转换器转换周期错误的逐次逼近比较过程示意图。

图12显示为本发明的逐次逼近型模数转换方法的流程示意图。

图13显示为本发明的逐次逼近型模数转换方法的动态性能示意图。

元件标号说明

1-逐次逼近型模数转换器；11-数模转换模块；11a-第一数模转换单元；11b-第二数模转换单元；111-低位电容阵列；112-高位电容阵列；12-比较模块；121、122-第一、第二压控延时线单元；123-鉴相器；124-或非逻辑单元；13-逐次逼近控制逻辑模块；14-数字冗余纠错模块；15-比较控制信号产生模块；151、152、153、155-第一、第二、第三及第四延时单元；154-或非逻辑单元。

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图4~图13。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

实施例一

如图4所示，本实施例提供一种逐次逼近型模数转换器1，所述逐次逼近型模数转换器1包括：

数模转换模块11、比较模块12、逐次逼近控制逻辑模块13及数字冗余纠错模块14。

如图4所示，所述数模转换模块11包括第一数模转换单元11a及第二数模转换单元11b，所述第一数模转换单元11a的输出端经由第一开关K1连接正相输入电压V_ip，所述第二数模转换单元11b的输出端经由第二开关K2连接反相输入电压V_in，所述第一数模转换单元11a与所述第二数模转换单元11b的结构相同。在本实施例中，所述第一开关K1及所述第二开关K2为栅压自举开关。

具体地，所述逐次逼近型模数转换器1为N位逐次逼近型模数转换器，所述第一数模转换单元11a中电容的位数为M位，M大于N，且M及N均为整数。所述第一数模转换单元11a中电容的总权重与传统二进制电容分布的N位逐次逼近型模数转换器的总权重相同。

具体地，所述第一数模转换单元11a包括K位低位电容阵列111及（M-K）位高位电容阵列112，所述低位电容阵列111中各电容的上极板连接桥接电容Cs的下极板，所述低位电容阵列111中各电容的下极板分别通过开关连接参考电压V_ref、共模电压V_cm或参考地GND。所述高位电容阵列112中各电容的上极板连接所述桥接电容Cs的上极板，所述高位电容阵列112中各电容的下极板分别通过开关连接参考电压V_ref、共模电压V_cm或参考地GND。在本实施例中，各电容的下极板分别通过一单刀三掷开关连接参考电压V_ref、共模电压V_cm或参考地GND，在实际使用中，各电容的下极板可分别通过三个独立开关连接参考电压V_ref、共模电压V_cm或参考地GND，不以本实施例为限。

作为本发明的一种实现方式，在本实施例中，所述低位电容阵列111中电容的位数K不大于所述高位电容阵列112中电容的位数（M-K），即所述高位电容阵列112中电容的位数（M-K）一般大于所述低位电容阵列111中电容的位数K，由于所述高位电容阵列112中电容值较大，寄生电容对其影响较小，因此，可减小了寄生电容对所述第一数模转换单元11a线性度的影响。进一步地，在本实施例中，所述低位电容阵列111中电容的位数K不小于两位。

作为本发明的一种实现方式，在本实施例中，所述高位电容阵列中各电容的容值不大于其低位电容的容值之和，即满足：

C_n≤C_n-1+…+C_K+1+C_K (M-1≥n>K+1)。

作为本发明的一种实现方式，在本实施例中，所述低位电容阵列111中总的电容权重与所述高位电容阵列112中最低位的电容权重相等。

作为示例，如图4所示，所述逐次逼近型模数转换器1为12位逐次逼近型模数转换器；所述低位电容阵列111的位数K为4，所述低位电容阵列111中的各电容从低位至高位依次记为C₀、C₁、C₂及C₃，对应各单刀三掷开关记为S₀、S₁、S₂及S₃；所述高位电容阵列112的（M-K）为10，所述高位电容阵列112中的各电容从低位至高位依次记为C₄、C₅、C₆、C₇、C₈、C₉、C₁₀、C₁₁、C₁₂及C₁₃，对应各单刀三掷开关记为S₄、S₅、S₆、S₇、S₈、S₉、S₁₀、S₁₁、S₁₂及S₁₃。所述低位电容阵列111中各电容以传统二进制形式分布，即各电容比例从低位至高位依次为1C、2C、4C、8C；在所述高位电容阵列112中，如图5所示，将传统二进制分布的最高位电容2⁷C分为一个大电容112C和一个小电容16C，小电容16C继续分裂成一组电容4C、4C、2C、2C、1C、1C、1C、1C，并将分裂的小电容与原始电容阵列进行组合，成为新的10位电容阵列，其电容比例分布为112C:64C:36C:20C:10C: 6C:3C:2C:1C:1C。由此可得，所述低位电容阵列111与所述高位电容阵列112构成的整体电容阵列的电容权重比为1792:1024: 576:320:160:96:48:32:16:16:8:4:2:1。

需要说明的是，本发明将传统N位两段式逐次逼近型模数转换器（低位阵列也为K位，高位阵列也N-K位）的最高位电容容值2^N-K-1分裂成一个大电容（2^N-K-1-2^P）C和一个小电容2^PC（N-K-1>P），冗余裕度越大，P的值越大。小电容2^PC分裂成一组电容，共r个，（M-K>r>P）每个电容容值都是2的幂次。为了确保所述高位电容阵列112的最高位电容C_M-1有确定的冗余裕度，大电容(2^N-K-1-2^P)C作为本发明高位电容阵列112最高位电容C_M-1的电容值，将由r个电容组成的电容组与高位电容阵列112中其它电容重新组合。所述低位电容阵列111中电容的位数，所述高位电容阵列112中电容的位数及电容分裂方式可基于实际需要进行设置，不以本实施例为限。

具体地，所述第二数模转换单元11b与所述第一数模转换单元11a的结构、器件尺寸均相同，在此不一一赘述。

如图4所示，所述比较模块12连接所述数模转换模块11的输出端，对所述第一数模转换单元11a与所述第二数模转换单元11b的输出信号进行比较，并输出相应的比较结果。

具体地，所述比较模块12的正相输入端连接所述第一数模转换单元11a的输出信号V_DACP，反相输入端连接所述第二数模转换单元11b的输出信号V_DACN，控制端接收所述比较控制信号Clkc。所述比较控制信号Clkc的上升沿触发所述比较模块12开始比较工作，得到所述第一数模转换单元11a的输出信号V_DACP与所述第二数模转换单元11b的输出信号V_DACN的电压差，并输出比较结果comp_op。如图5所示，在本实施例中，所述比较模块12为时域比较器，所述比较模块12包括第一压控延时线单元121、第二压控延时线单元122、鉴相器123及或非逻辑单元124。

更具体地，如图6所示，所述第一压控延时线单元（Voltage Controlled DelayLine，VCDL）121的正相输入端接收所述第一数模转换单元11a的输出信号V_DACP，反相输入端接收所述第二数模转换单元11b的输出信号V_DACN，时钟端接收比较控制信号Clkc；基于差分多级电压控制型延时线结构将输入的电压信号转为时间信号。所述第二压控延时线单元122的正相输入端接收所述第二数模转换单元11b的输出信号V_DACN，反相输入端接收所述第一数模转换单元11a的输出信号V_DACP，时钟端接收所述比较控制信号Clkc；基于差分多级电压控制型延时线结构将输入的电压信号转为时间信号。如图7所示，在本实施例中，所述第一压控延时线单元121相当于所述比较模块12的预放大电路，包括两级级联的电压控制延时电路1211，在实际使用中，所述电压控制延时电路1211的级数不少于2级；其中，所述电压控制延时电路1211包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3，第一NMOS管N1、第二NMOS管N2及第三NMOS管；所述第一PMOS管P1的源极连接电源电压VDD，栅极连接所述比较控制信号Clkc，漏极连接所述第一NMOS管N1的漏极；所述第一NMOS管N1的栅极连接所述比较控制信号Clkc，源极连接所述第二NMOS管N2的漏极；所述第二NMOS管N2的栅极连接所述第一数模转换单元11a的输出信号V_DACP，源极接地GND；所述第二PMOS管P2的源极连接电源电压VDD，栅极连接所述第二数模转换单元11b的输出信号V_DACN，漏极连接所述第三PMOS管P3的源极；所述第三PMOS管P3的栅极连接所述第一PMOS管P1及所述第一NMOS管N1的漏极，漏极连接所述第三NMOS管N3的漏极；所述第三NMOS管N3的栅极连接所述第一PMOS管P1及所述第一NMOS管N1的漏极，源极接地GND。所述第二压控延时线单元122与所述第一压控延时线单元121的结构相同，不同之处在于正相输入端和反相输入端的连接信号互换，在此不一一赘述。对于NMOS控制的延时级（第一PMOS管P1、第一NMOS管N1及第二NMOS管N2），正相输入信号（V_DACP）越大，输出结点放电电流越大，延时时间越小；对于PMOS控制的延时级（第二PMOS管P2、第三PMOS管P3及第三NMOS管N3），反相输入信号（V_DACN）越小，输出结点充电电流越大，延时时间越小。对于一个压控延时线单元来说，正相输入信号越大，反相输入信号越小，延时时间越小。对于两个压控延时线单元来说，输入端电压相反，因此两个压控延时线单元的输出信号延时时间不同，再将该延时信号送入鉴相器123中，进行比较得到相位差。当反相输入信号>正相输入信号时，压控延时线单元输出信号Out的上升沿与所述比较控制信号Clkc的上升沿相比时延较大；当反相输入信号<正相输入信号时，压控延时线单元输出信号Out的上升沿与所述比较控制信号Clkc的上升沿相比时延较小。

更具体地，如图6所示，所述鉴相器123的第一输入端连接所述第一压控延时线单元121的输出端，所述鉴相器123的第二输入端连接所述第二压控延时线单元122的输出端，得到所述第一压控延时线单元121及所述第二压控延时线单元122输出信号的相位差，并作为比较结果comp_op输出。

更具体地，如图6所示，所述或非逻辑单元124的输入端分别连接所述第一压控延时线单元121及所述第二压控延时线单元122的输出端，进行或非运算后输出所述比较模块12的状态信号comp_ready。在本实施例中，所述或非逻辑单元124采用或非门实现，在实际使用中，任意可实现或非逻辑的电路结构或软件代码均适用于本发明，在此不一一赘述。

更具体地，当V_DACP-V_DACN>0时，所述第一压控延时线单元121的输出信号产生的上升沿早于所述第二压控延时线单元122的输出信号产生的上升沿，经过所述鉴相器123比较后输出比较结果comp_op为高电平；当V_DACP-V_DACN<0时，所述第一压控延时线单元121的输出信号产生的上升沿晚于所述第二压控延时线单元122的输出信号产生的上升沿，经过所述鉴相器123比较后输出比较结果comp_op为低电平。所述比较模块12的状态信号comp_ready表示比较模块的工作状态，当比较模块在比较时，状态信号comp_ready为高电平；当比较模块完成比较时，状态信号comp_ready为低电平。

如图4所示，所述逐次逼近控制逻辑模块13连接于所述比较模块12的输出端，基于所述比较模块12输出的比较结果产生M位原始码Bout并控制所述数模转换模块11中各开关的导通和关断（切换），以对所述第一数模转换单元11a及所述第二数模转换单元11b的输出端进行电荷重新分配，最终所述第一数模转换单元11a的输出信号V_DACP及所述第二数模转换单元11b的输出信号V_DACN逐渐逼近至所述共模电压V_cm。

具体地，在本实施例中，所述逐次逼近控制逻辑模块13为异步逻辑，所述比较模块12的状态信号comp_ready作为所述逐次逼近控制逻辑模块13的时钟信号，在下降沿采样，所述逐次逼近控制逻辑模块13在下降沿时刻根据所述比较结果comp_op的高低电平，对应控制各单刀三掷开关的切换。

作为示例，第一个转换周期时，若所述比较结果comp_op为高电平，则输出原始码的值为B₁₃=1，所述第一数模转换单元11a中最高位单刀三掷开关S₁₃切换至参考地GND，所述第二数模转换单元11a中最高位单刀三掷开关S₁₃切换至参考电压V_ref；若所述比较结果comp_op为低电平，则输出原始码的值为B₁₃=0，所述第一数模转换单元11a中最高位单刀三掷开关S₁₃切至参考电压V_ref，所述第二数模转换单元11a中最高位单刀三掷开关S₁₃切至参考地GND。以此类推，直到最后一位比较完成，得到14位原始码B_out。

作为本发明的一种实现方式，如图4所示，所述逐次逼近型模数转换器1还包括比较控制信号产生模块15。所述比较控制信号产生模块15包括第一延时单元151、第二延时单元152、第三延时单元153、或非逻辑单元154及第四延时单元155。所述第一延时单元151的输入端连接外部采样信号Clks，采样阶段所述外部采样信号Clks为高电平，其余阶段所述外部采样信号Clks为低电平。所述第二延时单元152的输入端连接所述比较模块12的状态信号comp_ready。所述第三延时单元153的输入端连接所述逐次逼近控制逻辑模块13产生的原始码的标志信号Cn0。所述或非逻辑单元154的三个输入端分别连接所述第一延时单元151、所述第二延时单元152及所述第三延时单元153的输出端，对所述第一延时单元151、所述第二延时单元152及所述第三延时单元153的输出信号进行或非运算；在本实施例中，所述或非逻辑单元154采用三输入或非门实现，在实际使用中任意可实现或非逻辑的电路结构或软件代码均适用于本发明。所述第四延时单元155连接所述或非逻辑单元154的输出端，产生所述比较控制信号Clkc。如图8所示为所述逐次逼近控制逻辑模块13的时序图，所述比较控制信号Clkc（内部时钟）的产生过程如下：在采样阶段，所述外部采样信号Clks为高电平，所述比较控制信号Clkc为低电平；在保持阶段，所述外部采样信号Clks回到低电平，经或非门后，所述比较控制信号Clkc为高电平，此时所述比较模块12开始比较，所述比较模块12的状态信号comp_ready变为高电平，通过或非门后，所述比较控制信号Clkc回到低电平，比较完成后，所述比较模块12的状态信号comp_ready变成低电平，所述比较控制信号Clkc又变成高电平，进行下一次的比较。在完成14次比较后，所述逐次逼近控制逻辑模块13得到14位原始码Bout，原始码的标志信号Cn0变为高电平，经或非门后所述比较控制信号Clkc信号一直为低，所述比较模块12不再进行比较，直到下一次采样阶段被触发（Clks被拉高，Cn0被拉低）。这样电路内部便闭环产生了一个内部时钟控制信号Clkc（比较控制信号）。

如图4所示，所述数字冗余纠错模块14连接于所述逐次逼近控制逻辑模块13的输出端，对所述逐次逼近控制逻辑模块14输出的M位原始码B_out进行冗余纠错，以得到相应的N位二进制码D_out。

具体地，所述原始码与所述二进制码满足如下关系式：

；

其中，B_i为对应的原始码，C_i为所述原始码对应的权重，D_i为对应的二进制码，E_i为所述二进制码对应的权重。由此可得到N位D_i信号构成的二进制码。

作为示例，如图9所示，在本实施例中，所述数字冗余纠错模块14对所述逐次逼近控制逻辑模块13输出的14位原始码B₁₃B₁₂…B₁B₀执行冗余纠错操作，最终得到纠错完成后的二进制码字D₁₁D₁₀…D₁D₀。所述逐次逼近控制逻辑模块13的第i位输出原始码是B_i，对应权重是C_i（1792:1024:576:320:160:96:48:16:16:8:4:2:1）；所述数字冗余纠错模块14的第i位输出二进制码是D_i，对应的权重是E_i（2048:1024:512:256:128:64:32:16:8:4:2:1），即传统二进制形式电容分布的权重。码字乘以权重即为数字输出，所述逐次逼近控制逻辑模块13的数字输出和经所述数字冗余纠错模块14运算后的数字输出值是相同的，表达式如（1）所示：

（1）

所述逐次逼近控制逻辑模块13的数字输出由原始码B_i乘以相应权重得到，表达式如（2）所示：

B_out=2⁴*(112*B₁₃+64*B₁₂+36*B₁₁+20*B₁₀+10*B₉+6*B₈+3*B₇+2*B₆+1*B₅+1*B₄)

+8*B₃+4*B₂+2*B₁+1*B₀ （2）

所述数字冗余纠错模块14的数字输出由二进制码D_i乘以相应权重得到，表达式如（3）所示：

D_out=2⁴*(2⁷*D₁₁+2⁶*D₁₀+2⁵*D₉+2⁴*D₈+2³*D₇+2²*D₆+2¹*D₅+2⁰*D₄)

+2³*D₃+2²*D₂+2¹*D₁+2⁰*D₀ （3）

由表达式（1）、（2）、（3）联立可解出修正后的二进制码D_i与原始码B_i的对应关系，进而得到12位二进制码D_out：

D₀=B₀，D₁=B₁，D₂=B₂，

D₃=B₃，

Cin4*2¹+ D₄*2⁰ = B₇+B₅+B₄，

Cin5₂*2²+Cin5₁*2¹+ D₅*2⁰= B₉+B₈+B₇+B₆+Cin4，

Cin6₂*2²+Cin6₁*2¹+D₆*2⁰=B₈+B₁₀+B₁₁+Cin5₂*2¹+cin5₁*2⁰， （4）

Cin7*2¹+ D₇*2⁰=B₉+ Cin6₂*2¹+Cin6₁*2⁰，

Cin8*2¹+ D₈*2⁰= B₁₃+B₁₀+Cin7，

Cin9*2¹+ D₉*2⁰ = B₁₃+B₁₁+ B₈+Cin8，

Cin10*2¹+ D₁₀*2⁰= B₁₃+B₁₂+Cin9，

D₁₁=Cin10，

其中，Cinx，表示第x位的进位。12位二进制码D_out：即为所述逐次逼近型模数转换器1的输出信号。

实施例二

本实施例提供一种逐次逼近型模数转换器1，与实施例一的不同之处在于，所述逐次逼近型模数转换器为4位逐次逼近型模数转换器。

具体地，所述低位电容阵列111包括2位，所述高位电容阵列112中将传统二进制分段结构分布的最高位电容2¹C分为1C和1C，并与传统二进制分布高位电容阵列的低位进行组合，组合后所述高位电容阵列112的电容比例为1C:1C:1C，即所述高位电容阵列112包括3位。所述低位电容阵列111与所述高位电容阵列112构成的整体电容阵列的电容权重比为4:4:4:2:1。如图10所示，正确转换时，从高位到低位的原始码是00100，经过所述数字冗余纠错模块14后输出的最终二进制码是0100。如图11所示，错误转换时，假设第一步转换时，发生错误，其余转换步骤正确，得到的原始码是10000，经过所述数字冗余纠错模块14后输出的二进制码是0100，也是正确的。本发明可在一定冗余误差范围内，将转换过程中发生的错误转换纠正回来。

实施例三

如图12所示，本实施例提供一种逐次逼近型模数转换方法，采用实施例一或实施例二所述的逐次逼近型模数转换器1，所述逐次逼近型模数转换方法包括：

1）对正相输入电压及反相输入电压进行采样保持，将采样到的信号进行比较，根据比较结果进行电荷重新分配，完成M次比较后，得到M位原始码。

具体地，本实施例利用上极板采样结构进行电荷重分配。采样过程中，电容阵列的上极板对正相输入电压V_ip和反相输入电压V_in进行采样，此时栅压自举开关（K1和K2）导通。各单刀三掷开关均切到共模电压V_cm，即电容阵列的下极板均连接共模电压V_cm。采样过程结束后进入保持阶段，栅压自举开关（K1和K2）断开，电容阵列上极板维持采样得到的正相输入电压Vip和反相输入电压Vin，下极板电压不变。随后进入比较阶段，比较控制信号Clkc触发比较模块开始第一次比较，作为示例，逐次逼近控制逻辑模块13根据比较结果产生最高位原始码并产生控制最高位对应的单刀三掷开关S₁₃的输出信号。单刀三掷开关S₁₃根据逐次逼近控制逻辑模块13的输出信号将正负端电容C₁₃的下极板切换到参考电压V_ref或者参考地GND，使得电容阵列完成第一次建立。以此类推，通过第一数模转换单元11a及第二数模转换单元11b的输出信号V_DAVP、V_DACN逐次逼近的过程完成量化，逐次逼近控制逻辑模块13控制逻辑获得M位的原始码。

更具体地，比较过程中，获取第一数模转换单元及第二数模转换单元输出信号的相位差，将第一数模转换单元及第二数模转换单元输出信号的相位差进行比较得到比较结果。当比较结果为0时，第一数模转换单元中对应位电容的下极板切换到参考电压，第二数模转换单元中对应位电容的下极板切换到参考地；当比较结果为1时，所述第一数模转换单元的对应位电容的下极板切换到参考地， 所述第二数模转换单元的对应位电容的下极板切换到参考电压。作为示例，在保持完成后进入比较阶段，比较模块12根据所述第一数模转换单元11a及所述第二数模转换单元11b输出端信号V_DACP和V_DACN的电压差进行比较，最高位比较时，V_DACP=V_ip，V_DACN=V_in，若比较结果为1，所述第一数模转换单元11a的最高位电容C₁₃对应的单刀三掷开关S₁₃切换到参考地GND，所述第二数模转换单元11b的最高位电容C₁₃对应的单刀三掷开关S₁₃切换到参考电压V_ref；若比较结果为0，所述第一数模转换单元11a的最高位电容C₁₃对应的单刀三掷开关S₁₃切换到参考电压V_ref，所述第二数模转换单元11b的最高位电容C₁₃对应的单刀三掷开关S₁₃切换到参考地GND，第二位继续根据所述第一数模转换单元11a及所述第二数模转换单元11b的输出信号V_DACP和V_DACN的差值比较得出比较结果并控制单刀三掷开关，不断重复以上过程，得到14位的原始码B_out。在比较完成后进入冗余纠错阶段，经过数字冗余纠错模块进行纠错计算，得到12位的最终二进制码D_out。

2）对所述原始码B_out进行数字冗余纠错以得到N位二进制码D_out。

具体地，码字乘以权重即为数字输出，所述逐次逼近控制逻辑模块13的数字输出和经所述数字冗余纠错模块14运算后的数字输出值是相同的，基于关系式（1）计算得到二进制码D_out，具体原理参见实施例一，在此不一一赘述。

具体地，如图12所示，在本实施例中，所述数字冗余纠错模块14中进行表达式（4）的运算，即：

Cin4[1:0]=B[7]+B[5]+B[4]；

Cin5[2:0]=B[9]+B[8]+B[7]+B[6]+Cin4[1]；

Cin6[2:0]=B[8]+B[10]+B[11]+Cin5[2:1]；

Cin7[1:0]=B[9]+Cin6[2:1]；

Cin8[1:0]=B[13]+B[10]+Cin7[1]；

Cin9[1:0]=B[13]+B[11]+Cin8[1]；

Cin10[1:0]=B[13]+B[12]+Cin9[1]；

而后输出12位输出码字，满足：

D[3:0]=B[3:0]；D[4]=Cin4[0]；D[5]=Cin5[0]；D[6]=Cin6[0]；D[7]=Cin7[0]；D[8]=Cin8[0]；D[9]=Cin9[0]；D[10]=Cin10[0]；D[11]=Cin10[1]。

本发明在不增加额外的电容的情况下，完成电路量化误差自校准功能，减小芯片整体面积的同时将输入电压范围由对比专利的0.94Vref提升至满摆幅。如图13所示，本发明无杂散动态范围SFDR为75.49dBc，信噪比SNR为70.54dB，有效位数ENOB为11.82位，达到业界先进水平。

本发明在逐次逼近型模数转换器的每个逐次逼近量化的过程中，比较模块都将数模转换模块11建立的两个差分电压（V_DACP及V_DACN）进行比较，然后根据比较结果comp_op来确定下一次比较时数模转换模块11所需要建立的参考电压。每一位量化过程中数模转换模块11所需的建立时间为t_DAC,i=τln（V_step,i/建立精度），V_step,i表示第i位量化时数模转换模块所需建立的步长电压，τ=RC表示数模转换模块建立过程中的时间常数，建立精度为冗余量的1/2。现有技术中最高位量化时，DAC需要建立的步长电压为2048LSB，冗余量是64LSB，建立精度是32LSB，得到建立时间为4.2τ，总的所需建立时间是13*4.2τ=54.6τ；而本发明最高位量化DAC所需建立的步长电压为1796（112*16）LSB，建立精度是256LSB（冗余量的1/2，冗余量为512LSB），得到建立时间是1.95τ，总的所需建立时间是14*1.95τ=27.3τ。因此，本发明比现有技术减小了逐次逼近过程中的电容建立时间，所需总的建立时间缩短了50%，同时大幅减小了电容充放电引入的功耗。

综上所述，本发明提供一种逐次逼近型模数转换器及方法，包括：数模转换模块、比较模块、逐次逼近控制逻辑模块及数字冗余纠错模块；所述数模转换模块包括第一数模转换单元及第二数模转换单元，所述第一数模转换单元的输出端经由第一开关连接正相输入电压，所述第二数模转换单元的输出端经由第二开关连接反相输入电压，所述第一数模转换单元与所述第二数模转换单元的结构相同；所述比较模块连接所述数模转换模块的输出端，对所述第一数模转换单元与所述第二数模转换单元的输出信号进行比较，并输出相应的比较结果；所述逐次逼近控制逻辑模块连接于所述比较模块的输出端，基于所述比较模块输出的比较结果产生M位原始码并控制所述数模转换模块中各开关的导通和关断，以对所述第一数模转换单元及所述第二数模转换单元的输出端进行电荷重新分配；所述数字冗余纠错模块连接于所述逐次逼近控制逻辑模块的输出端，对所述逐次逼近控制逻辑模块输出的M位原始码进行冗余纠错，以得到相应的N位二进制码，M大于N，M及N均为整数；其中，所述第一数模转换单元包括K位低位电容阵列及（M-K）位高位电容阵列，所述低位电容阵列中各电容的上极板连接桥接电容的下极板，所述低位电容阵列中各电容的下极板分别通过开关连接参考电压、共模电压或参考地；所述高位电容阵列中各电容的上极板连接所述桥接电容的上极板，所述高位电容阵列中各电容的下极板分别通过开关连接参考电压、共模电压或参考地。对正相输入电压及反相输入电压进行采样保持；将采样到的信号进行比较，根据比较结果进行电荷重新分配，完成M次比较后，得到M位原始码；对所述原始码进行数字冗余纠错以得到N位二进制码。本发明的逐次逼近型模数转换器及方法采用分段式-高位分裂组合电容阵列结构将最高位电容分裂成两组电容，通过复用小电容阵列组实现不增加额外电容的情况下修正单次比较误差量量化错误值，并结合分段式结构大幅度缩小了高精度模数转换器高位量化电容的面积，从而实现小芯片面积情况下具备高精度带量化误差修正的能力，同时由于电容阵列面积的大幅缩小，在同样功耗驱动能力下，可实现更快速的电荷交换和电压建立，从而在低功耗条件下提高模数转换速度。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

Claims (11)

1.一种逐次逼近型模数转换器，其特征在于，所述逐次逼近型模数转换器至少包括：

数模转换模块、比较模块、逐次逼近控制逻辑模块及数字冗余纠错模块；

所述数模转换模块包括第一数模转换单元及第二数模转换单元，所述第一数模转换单元的输出端经由第一开关连接正相输入电压，所述第二数模转换单元的输出端经由第二开关连接反相输入电压，所述第一数模转换单元与所述第二数模转换单元的结构相同；

所述比较模块连接所述数模转换模块的输出端，对所述第一数模转换单元与所述第二数模转换单元的输出信号进行比较，并输出相应的比较结果；

所述逐次逼近控制逻辑模块连接于所述比较模块的输出端，基于所述比较模块输出的比较结果产生M位原始码并控制所述数模转换模块中各开关的导通和关断，以对所述第一数模转换单元及所述第二数模转换单元的输出端进行电荷重新分配；

所述数字冗余纠错模块连接于所述逐次逼近控制逻辑模块的输出端，对所述逐次逼近控制逻辑模块输出的M位原始码进行冗余纠错，以得到相应的N位二进制码，M大于N，M及N均为整数；

其中，所述第一数模转换单元包括K位低位电容阵列及（M-K）位高位电容阵列，所述低位电容阵列中各电容的上极板连接桥接电容的下极板，所述低位电容阵列中各电容的下极板分别通过开关连接参考电压、共模电压或参考地；所述高位电容阵列中各电容的上极板连接所述桥接电容的上极板，所述高位电容阵列中各电容的下极板分别通过开关连接参考电压、共模电压或参考地。

2.根据权利要求1所述的逐次逼近型模数转换器，其特征在于：所述低位电容阵列中电容的位数K不大于所述高位电容阵列中电容的位数（M-K），所述低位电容阵列中电容的位数K不小于两位。

3.根据权利要求1所述的逐次逼近型模数转换器，其特征在于：所述高位电容阵列中电容的容值满足：

C_n≤C_n-1+…+C_K+1+C_K (M-1≥n>K+1)。

4.根据权利要求1~3任意一项所述的逐次逼近型模数转换器，其特征在于：所述低位电容阵列中总的电容权重与所述高位电容阵列中最低位的电容权重相等。

5.根据权利要求1所述的逐次逼近型模数转换器，其特征在于：所述比较模块包括第一压控延时线单元、第二压控延时线单元、鉴相器及或非逻辑单元；

所述第一压控延时线单元的正相输入端及所述第二压控延时线单元的反相输入端连接所述第一数模转换单元的输出端，所述第一压控延时线单元的反相输入端及所述第二压控延时线单元的正相输入端连接所述第二数模转换单元的输出端，时钟端连接比较控制信号，将输入的电压信号转换为时间信号；

所述鉴相器的输入端分别连接所述第一压控延时线单元及所述第二压控延时线单元的输出端，得到所述第一压控延时线单元及所述第二压控延时线单元输出信号的相位差，并作为比较结果输出；

所述或非逻辑单元的输入端连接所述第一压控延时线单元及所述第二压控延时线单元的输出端，并输出所述比较模块的状态信号。

6.根据权利要求5所述的逐次逼近型模数转换器，其特征在于：所述第一压控延时线单元及所述第二压控延时线单元均包括：至少两级级联的电压控制延时电路，所述电压控制延时电路包括第一、第二、第三PMOS管，第一、第二、第三NMOS管；

所述第一PMOS管的源极连接电源电压，栅极连接所述比较控制信号，漏极连接所述第一NMOS管的漏极；所述第一NMOS管的栅极连接所述比较控制信号，源极连接所述第二NMOS管的漏极；所述第二NMOS管的栅极连接所述第一数模转换单元的输出端，源极接地；所述第二PMOS管的源极连接电源电压，栅极连接所述第二数模转换单元的输出端，漏极连接所述第三PMOS管的源极；所述第三PMOS管的栅极连接所述第一PMOS管及所述第一NMOS管的漏极，漏极连接所述第三NMOS管的漏极；所述第三NMOS管的栅极连接所述第一PMOS管及所述第一NMOS管的漏极，源极接地。

7.根据权利要求5或6所述的逐次逼近型模数转换器，其特征在于：所述逐次逼近型模数转换器还包括比较控制信号产生模块，所述比较控制信号产生模块包括或非逻辑单元；所述或非逻辑单元的输入端分别连接接收外部采样信号、所述比较模块的状态信号及所述原始码的标志信号，进行或非运算后产生所述比较控制信号。

8.根据权利要求1所述的逐次逼近型模数转换器，其特征在于：所述原始码与所述二进制码满足如下关系式：

；

其中，B_i为对应的原始码，C_i为所述原始码对应的权重，D_i为对应的二进制码，E_i为所述二进制码对应的权重。

9.一种逐次逼近型模数转换方法，采用如权利要求1~8任意一项所述的逐次逼近型模数转换器，其特征在于，所述逐次逼近型模数转换方法至少包括：

对正相输入电压及反相输入电压进行采样保持，将采样到的信号进行比较，根据比较结果进行电荷重新分配，完成M次比较后，得到M位原始码；

对所述原始码进行数字冗余纠错以得到N位二进制码。

10.根据权利要求9所述的逐次逼近型模数转换方法，其特征在于：当比较结果为0时，第一数模转换单元中对应位电容的下极板切换到参考电压，第二数模转换单元中对应位电容的下极板切换到参考地；当比较结果为1时，所述第一数模转换单元的对应位电容的下极板切换到参考地，所述第二数模转换单元的对应位电容的下极板切换到参考电压。

11.根据权利要求9或10所述的逐次逼近型模数转换方法，其特征在于：将第一数模转换单元及第二数模转换单元输出信号的相位差进行比较得到比较结果。

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