CN112737592A - 一种窗口型逐次逼近模数转换器及控制方法 - Google Patents

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谢良波
任彦
周牧
王勇
聂伟
杨小龙
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    • H03M1/1245—Details of sampling arrangements or methods

Abstract

本发明公开了一种窗口型逐次逼近模数转换器及控制方法，具体包括电容阵列数模转换器、时域比较器和控制逻辑。本发明通过时域比较器提供的输入电压相对大小的信息，设置窗口电压，并根据逐次逼近过程中电容阵列上极板的电压和窗口电压的关系，决定是否跳过冗余的比较周期，达到功耗优化的目的。

Description

一种窗口型逐次逼近模数转换器及控制方法
技术领域
本发明属于集成电路技术领域，特别涉及一种窗口型逐次逼近模数转换器及控制方法。
背景技术
随着物联网技术不断发展，“万物互联”越来越接近人们的生活。作为物联网系统中核心，传感器节点的功耗成为制约传感系统性能的重要因素之一。而传感器核心构件之一——模数转换器的性能在很大程度上决定了传感器的性能。传感器节点通常对功耗有苛刻的要求，因此，具有低功耗、中等分辨率及中等转换速度等特点的逐次逼近型模数转换器，特别适用于传感器节点。
传统的逐次逼近型模数转换器中，其比较器通常采用电压域的比较器，这种结构的比较器的功耗由对噪声要求最严格的比较周期决定，而在整个逐次逼近转换周期中，比较器的功耗几乎保持恒定。因此，在对噪声要求不高的比较周期中，造成了较大的功耗浪费。同时，在传统的逐次逼近型模数转换器中，其电压逼近方式采用传统的二进制逐步搜索逼近方式，效率较为低下，造成能耗浪费。
发明内容
基于此，本发明针对传统逐次逼近型模数转换器中电压域比较器功耗较高及二进制逐步搜索逼近效率低下的问题，提出了一种窗口型逐次逼近模数转换器及控制方法。
本发明解决其技术问题采用的技术方案是：窗口型逐次逼近模数转换器，具体包括电容阵列数模转换器、时域比较器和控制逻辑。所述电容阵列数模转换器输入端连接模拟输入信号和所述控制逻辑输出端，其输出端接所述时域比较器输入端；所述时域比较器用于比较所述电容阵列数模转换器产生的信号，比较结果由输出端输出，其输出端与所述控制逻辑输入端连接；所述控制逻辑的输出端用于输出数字输出码信号。
进一步的，所述时域比较器包括：比较控制信号、第一输入信号、第二输入信号、第一电平输出端、第二电平输出端、第一计数值输出端、第二计数值输出端、第一与非门、第二与非门、正向输入缓冲器链、反向输入缓冲器链、第一计数器和第二计数器；其中：所述正向输入缓冲器链(B1)和所述反向输入缓冲器链(B2)均由N个二输入信号控制的缓冲器级联组成，N为正整数；其中：
所述二输入信号控制的缓冲器，含有：三个PMOS管：第一PMOS管(MP1)、第二PMOS管(MP2)和第三PMOS管(MP3)；三个NMOS管：第一NMOS管(MN1)、第二NMOS管(MN2)和第三NMOS管(MN3)；其中：
所述第一PMOS管(MP1)的源极及所述第三PMOS管(MP3)的源极与参考电源(VDD)耦接，所述第一PMOS管(MP1)的栅极与第一控制信号(Vp)耦接，所述第一PMOS管(MP1)的漏极与所述第二PMOS管(MP2)的源极耦接，所述第二PMOS管(MP2)的栅极及所述第一NMOS管(MN1)的栅极与所述二输入信号控制的缓冲器的输入端(in)耦接，所述第一NMOS管(MN1)的源极及所述第三NMOS管(MN3)的源极与地(Gnd)耦接，所述第二PMOS管(MP2)的漏极、所述第一NMOS管(MN1)的漏极及所述第三PMOS管(MP3)的栅极与所述第二NMOS管(MN2)的栅极耦接，所述第三PMOS管(MP3)的漏极及所述第二NMOS管(MN2)的漏极与所述二输入信号控制的缓冲器的输出端(out)耦接，所述第三NMOS管(MN3)的栅极与所述二输入信号控制的缓冲器的第二控制信号(Vn)耦接，所述第二NMOS管(MN2)的源极与所述第三NMOS管(MN3)的漏极耦接；
所述第一与非门(G1)的第一输入端(C)及所述第二与非门(G2)的第一输入端(F)与所述比较控制信号(S)耦接，所述第一与非门(G1)的输出端与所述正向输入缓冲器链(B1)的输入端耦接，所述正向输入缓冲器链(B1)的第一控制信号(Vp)及所述反向输入缓冲器链(B2)的第二控制信号(Vn)与所述第一输入信号(Vip)耦接，所述正向输入缓冲器链(B1)的第二控制信号(Vn)及所述反向输入缓冲器链(B2)的第一控制信号(Vp)与所述第二输入信号(Vin)耦接，所述正向输入缓冲器链(B1)的输出端及所述第二与非门的第二输入端(E)与所述第一计数器的时钟输入端(C)耦接，所述第二与非门的输出端与所述反向输入缓冲器链(B2)的输入端耦接，所述反向输入缓冲器链(B2)的输出端及所述第二计数器时钟端(C)与所述第一与非门的第二输入端(D)耦接，所述第一计数器的复位端(R)和所述第二计数器的复位端(R)与所述比较控制信号(S)的反信号(SN)耦接，所述第一电平输出端(Vpout)即为所述正向输入缓冲器链(B1)的输出端，所述第一计数值输出端(CountP)即为所述第一计数器的输出端(Q)，所述第二电平输出端(Vnout)即为所述反向输入缓冲器链(B2)的输出端，所述第二计数值输出端(CountN)即为所述第二计数器的输出端(Q)。
更进一步的，所述的电容阵列数模转换器包含第一电容阵列、第二电容阵列、切换开关组、采样开关，所述控制逻辑控制所述控制采样开关和所述切换开关组与所述第一电容阵列和所述第二电容阵列的连接方式，完成对模拟输入信号的采样；所述第一电容阵列中全部电容的顶极板相连接作为第一电容阵列的电容顶极板DACP，所述第二电容阵列中全部电容的顶极板相连接作为第二电容阵列的电容顶极板DACN；所述控制逻辑通过所述切换开关组控制所述第一电容阵列和所述第二电容阵列中各电容底极板连接的基准电压，在所述第一电容阵列的电容顶极板DACP和所述第二电容阵列的电容顶极板DACN产生完成逐次逼近比较过程中所需的相应电平；所述第一电容阵列的电容顶极板DACP和所述比较器第一输入信号(Vip)耦接，所述第二电容阵列的电容顶极板DACN和所述比较器第二输入信号(Vin)耦接。
为解决技术问题，本发明还提供了窗口型逐次逼近模数转换器的控制方法，具体包括以下步骤：
步骤S1、在窗口型逐次逼近模数转换器上电后，所述控制逻辑控制所述电容阵列数模转换器第一电容阵列和第二电容阵列中电容顶极板和底极板的基准电压连接方式，产生所需的窗口电压；所述时域比较器完成对窗口电压的比较后，记录此时第一电平输出端Vpout的电平值、第二电平输出端Vnout的电平值、第一计数值输出端CountP的计数值和第二计数值输出端CountN的计数值；
步骤S2、在采样相位，控制所述电容阵列数模转换器中的电容阵列连接模拟输入信号和基准电压；
步骤S3、控制所述电容阵列数模转换器的第一电容阵列和第二电容阵列与模拟输入信号断开，电容阵列中全部电容的底极板连接到相应的基准电压；
步骤S4、时域比较器开始比较，根据第一电平输出端Vpout和第二电平输出端Vnout的电平值及第一计数值输出端CountP和第二计数值输出端CountN的计数值，判断DACP和DACN的大小及DACP和DACN的电压之值绝对值是否小于窗口电压的绝对值，若DACP电压大于DACN电压且DACP和DACN的电压之差绝对值大于窗口电压的绝对值，则时域比较器输出有效位为1，所述控制逻辑控制电容阵列数模转换器中的第一电容阵列中电容的底极板和第二电容阵列中电容的底极板与基准电压的连接方式，产生下一次逐次逼近比较过程的电压；若DACP电压大于DACN电压且DACP和DACN的电压之差绝对值小于窗口电压的绝对值，则时域比较器输出有效位为1，所述控制逻辑控制所述控制逻辑控制电容阵列型数模转换器中的第一电容阵列中电容的底极板和第二电容阵列中电容的底极板与基准电压的连接方式，跳过大于窗口电压对应的比较周期，产生下一次逐次逼近比较过程的电压，并跳转到步骤S6；若DACP电压小于DACN电压且DACP和DACN的电压之差绝对值大于窗口电压的绝对值，则时域比较器输出有效位为0，所述控制逻辑控制电容阵列型数模转换器中的第一电容阵列中电容的底极板和第二电容阵列中电容的底极板与基准电压的连接方式，产生下一次逐次逼近比较过程的电压；若DACP电压小于DACN电压且DACP和DACN的电压之差绝对值小于窗口电压的绝对值，则时域比较器输出有效位为0，所述控制逻辑控制所述控制逻辑控制电容阵列型数模转换器中的第一电容阵列中电容的底极板和第二电容阵列中电容的底极板与基准电压的连接方式，跳过大于窗口电压对应的比较周期，产生下一次逐次逼近比较过程的电压，并跳转到步骤S6；
步骤S5、若当前比较周期小于窗口电压对应的比较周期，则返回步骤S4的时域比较器比较过程；若当前比较周期等于窗口电压对应的比较周期，则跳转到步骤S6；
步骤S6、时域比较器开始比较，根据第一电平输出端Vpout和第二电平输出端Vnout的电平值，所述控制逻辑控制所述控制逻辑控制电容阵列型数模转换器中的第一电容阵列中电容的底极板和第二电容阵列中电容的底极板与基准电压的连接方式，产生下一次逐次逼近比较过程的电压；
步骤S7、重复时域比较器的比较过程，直到最低有效位LSB比较完成。
本发明的有益效果：本发明提供的窗口型逐次逼近模数转换器中的时域比较器的功耗随输入电压大小可自动调节，达到了功耗优化的目的；同时，时域比较器的输出计数值可用以设置窗口电压，实现窗口型逐次逼近控制，达到模数转换器整体功耗优化的目的，并可改善模数转换器的线性度。
附图说明
图1为本发明实施例的窗口型逐次逼近模数转换器的结构框图；
图2是本发明实施例的时域比较器原图框图；
图3为本发明实施例的二输入信号控制的缓冲器的原理图；
图4为本发明实施例的正向输入缓冲器链和反射输入缓冲器链中二输入信号控制的缓冲器级数为3时的原理框图；
图5为本发明实例第一输入信号Vip大于第二输入信号Vin且相对差值较小时的比较结果示意图；
图6为本发明实例第一输入信号Vip大于第二输入信号Vin且相对差值较大时的比较结果示意图；
图7为本发明实例第一输入信号Vip小于第二输入信号Vin且相对差值较大时的比较结果示意图。
图8为本发明实例逐次逼近过程中未触发窗口电压时的比较过程示意图；
图9为本发明实例逐次逼近过程中触发窗口电压时的比较过程示意图。
具体实施方式
下面结合附图和具体实施例对本发明做进一步的说明。
本发明实施实例提供的窗口型逐次逼近模数转换器的结构框图如图1所示，包括电容阵列数模转换器、时域比较器和控制逻辑。所述电容阵列数模转换器输入端连接模拟输入信号和所述控制逻辑输出端，其输出端接所述时域比较器输入端；所述时域比较器用于比较所述电容阵列数模转换器产生的信号，比较结果由输出端输出，其输出端与所述控制逻辑输入端连接；所述控制逻辑的输出端用于输出数字输出码信号。
所述的时域比较器如图2所示，包括比较控制信号、第一输入信号、第二输入信号、第一电平输出端、第二电平输出端、第一计数值输出端、第二计数值输出端、第一与非门、第二与非门、正向输入缓冲器链、反向输入缓冲器链、第一计数器和第二计数器；其中：所述正向输入缓冲器链(B1)和所述反向输入缓冲器链(B2)均由N个二输入信号控制的缓冲器级联组成，N为正整数；其中：
所述二输入信号控制的缓冲器，如图3所示，含有：三个PMOS管：第一PMOS管(MP1)、第二PMOS管(MP2)和第三PMOS管(MP3)；三个NMOS管：第一NMOS管(MN1)、第二NMOS管(MN2)和第三NMOS管(MN3)；其中：
所述第一PMOS管(MP1)的源极及所述第三PMOS管(MP3)的源极与参考电源(VDD)耦接，所述第一PMOS管(MP1)的栅极与第一控制信号(Vp)耦接，所述第一PMOS管(MP1)的漏极与所述第二PMOS管(MP2)的源极耦接，所述第二PMOS管(MP2)的栅极及所述第一NMOS管(MN1)的栅极与所述二输入信号控制的缓冲器的输入端(in)耦接，所述第一NMOS管(MN1)的源极及所述第三NMOS管(MN3)的源极与地(Gnd)耦接，所述第二PMOS管(MP2)的漏极、所述第一NMOS管(MN1)的漏极及所述第三PMOS管(MP3)的栅极与所述第二NMOS管(MN2)的栅极耦接，所述第三PMOS管(MP3)的漏极及所述第二NMOS管(MN2)的漏极与所述二输入信号控制的缓冲器的输出端(out)耦接，所述第三NMOS管(MN3)的栅极与所述二输入信号控制的缓冲器的第二控制信号(Vn)耦接，所述第二NMOS管(MN2)的源极与所述第三NMOS管(MN3)的漏极耦接；
所述第一与非门(G1)的第一输入端(C)及所述第二与非门(G2)的第一输入端(F)与所述比较控制信号(S)耦接，所述第一与非门(G1)的输出端与所述正向输入缓冲器链(B1)的输入端耦接，所述正向输入缓冲器链(B1)的第一控制信号(Vp)及所述反向输入缓冲器链(B2)的第二控制信号(Vn)与所述第一输入信号(Vip)耦接，所述正向输入缓冲器链(B1)的第二控制信号(Vn)及所述反向输入缓冲器链(B2)的第一控制信号(Vp)与所述第二输入信号(Vin)耦接，所述正向输入缓冲器链(B1)的输出端及所述第二与非门的第二输入端(E)与所述第一计数器的时钟输入端(C)耦接，所述第二与非门的输出端与所述反向输入缓冲器链(B2)的输入端耦接，所述反向输入缓冲器链(B2)的输出端及所述第二计数器时钟端(C)与所述第一与非门的第二输入端(D)耦接，所述第一计数器的复位端(R)和所述第二计数器的复位端(R)与所述比较控制信号(S)的反信号(SN)耦接，所述第一电平输出端(Vpout)即为所述正向输入缓冲器链(B1)的输出端，所述第一计数值输出端(CountP)即为所述第一计数器的输出端(Q)，所述第二电平输出端(Vnout)即为所述反向输入缓冲器链(B2)的输出端，所述第二计数值输出端(CountN)即为所述第二计数器的输出端(Q)。
作为时域比较器的一个实施实例，如图4所示，这里，正向输入缓冲器链(B1)和反射输入缓冲器链(B2)均由3级二输入控制信号的缓冲器级联组成。比较控制信号S控制第一与非门(G1)和第二与非门(G2)，并通过比较控制信号的反信号SN控制计数器的复位端；当比较控制信号S为低电平‘0’时，比较控制信号S的反信号SN为‘1’，此时，比较器处于复位状态，Vnet1、Vnet2、Vnet3、Vnet4、Vnet5、Vnet6、第一电平输出端Vpout和第二电平输出端Vnout均为高电平‘1’，第一计数值输出端CountP和第二计数值输出端CountN的输出值均为“0”；当比较控制信号S由低电平‘0’变为高电平‘1’时，比较控制信号S的反信号SN为‘0’，此时，比较器进入比较状态：Vnet1、Vnet2、Vnet3和Vpout依次由高电平‘1’变为低电平‘0’，记该电平传播链为H1；同时，Vnet4、Vnet5、Vnet6和Vnout依次由高电平‘1’变为低电平‘0’，记该电平传播链为H2。当H1通过第二与非门(G2)后，Vnet4、Vnet5、Vnet6和Vnout依次由低电平‘0’变为高电平‘1’；当H2通过第一与非门(G1)后，Vnet1、Vnet2、Vnet3和Vpout依次由低电平‘0’变为高电平‘1’。当H1追上H2或H2追上H1时，比较过程结束。上述两个电平传播链的传播速度由第一输入信号Vip和第二输入信号Vin之间的大小决定。当Vip大于Vin时，H2的传播速度大于H1，因此Vpout最终输出为高电平‘1’且Vnout最终输出为高电平‘0’；当Vip小于Vin时，H2的传播速度小于H1，因此Vpout最终输出为低电平‘0’且Vnout最终输出为高电平‘1’。
图5为第一输入信号Vip大于第二输入信号Vin且相对差值较小时的比较结果示意图，由于Vip大于Vin，则H2的传播速度大于H1；同时，Vip与Vin相对差值较小，则H2追上H1所需要的时间较长，因此，得到最终比较结果Vpout＝‘1’和Vnout＝‘0’的时间较长，且Vpout和Vnout处产生的脉冲数较多，即CountN和CountP的值较大，且CountN大于或等于CountP。
图6为第一输入信号Vip大于第二输入信号Vin且相对差值较大时的比较结果示意图；由于Vip大于Vin，则H2的传播速度大于H1；同时，Vip与Vin相对差值较大，则H2追上H1所需要的时间较短，因此，得到最终比较结果Vpout＝‘1’和Vnout＝‘0’的时间较短，且Vpout和Vnout处产生的脉冲数较少，即CountN和CountP的值较小，且CountN大于或等于CountP。可见，CountN和CountP的大小可以反应Vip和Vin之间相对差值的大小。
图7为第一输入信号Vip小于第二输入信号Vin且相对差值较大时的比较结果示意图，由于Vip小于Vin，则H2的传播速度小于H1；同时，Vip与Vin相对差值较大，则H1追上H2所需要的时间较短，因此，得到最终比较结果Vpout＝‘0’和Vnout＝‘1’的时间较短，且Vpout和Vnout处产生的脉冲数较少，即CountN和CountP的值较小，且CountN小于或等于CountP。
本发明还提供了一种窗口型逐次逼近模数转换器的控制方法，具体包括以下步骤：
步骤S1、在窗口型逐次逼近模数转换器上电后，所述控制逻辑控制所述电容阵列数模转换器第一电容阵列和第二电容阵列中电容顶极板和底极板的基准电压连接方式，产生所需的窗口电压；所述时域比较器完成对窗口电压的比较后，记录此时第一电平输出端Vpout的电平值、第二电平输出端Vnout的电平值、第一计数值输出端CountP的计数值和第二计数值输出端CountN的计数值；
步骤S2、在采样相位，控制所述电容阵列数模转换器中的电容阵列连接模拟输入信号和基准电压；
步骤S3、控制所述电容阵列数模转换器的第一电容阵列和第二电容阵列与模拟输入信号断开，电容阵列中全部电容的底极板连接到相应的基准电压；
步骤S4、时域比较器开始比较，根据第一电平输出端Vpout和第二电平输出端Vnout的电平值及第一计数值输出端CountP和第二计数值输出端CountN的计数值，判断DACP和DACN的大小及DACP和DACN的电压之值绝对值是否小于窗口电压的绝对值，若DACP电压大于DACN电压且DACP和DACN的电压之差绝对值大于窗口电压的绝对值，则时域比较器输出有效位为1，所述控制逻辑控制电容阵列数模转换器中的第一电容阵列中电容的底极板和第二电容阵列中电容的底极板与基准电压的连接方式，产生下一次逐次逼近比较过程的电压；若DACP电压大于DACN电压且DACP和DACN的电压之差绝对值小于窗口电压的绝对值，则时域比较器输出有效位为1，所述控制逻辑控制所述控制逻辑控制电容阵列型数模转换器中的第一电容阵列中电容的底极板和第二电容阵列中电容的底极板与基准电压的连接方式，跳过大于窗口电压对应的比较周期，产生下一次逐次逼近比较过程的电压，并跳转到步骤S6；若DACP电压小于DACN电压且DACP和DACN的电压之差绝对值大于窗口电压的绝对值，则时域比较器输出有效位为0，所述控制逻辑控制电容阵列型数模转换器中的第一电容阵列中电容的底极板和第二电容阵列中电容的底极板与基准电压的连接方式，产生下一次逐次逼近比较过程的电压；若DACP电压小于DACN电压且DACP和DACN的电压之差绝对值小于窗口电压的绝对值，则时域比较器输出有效位为0，所述控制逻辑控制所述控制逻辑控制电容阵列型数模转换器中的第一电容阵列中电容的底极板和第二电容阵列中电容的底极板与基准电压的连接方式，跳过大于窗口电压对应的比较周期，产生下一次逐次逼近比较过程的电压，并跳转到步骤S6；
步骤S5、若当前比较周期小于窗口电压对应的比较周期，则返回步骤S4的时域比较器比较过程；若当前比较周期等于窗口电压对应的比较周期，则跳转到步骤S6；
步骤S6、时域比较器开始比较，根据第一电平输出端Vpout和第二电平输出端Vnout的电平值，所述控制逻辑控制所述控制逻辑控制电容阵列型数模转换器中的第一电容阵列中电容的底极板和第二电容阵列中电容的底极板与基准电压的连接方式，产生下一次逐次逼近比较过程的电压；
步骤S7、重复时域比较器的比较过程，直到最低有效位LSB比较完成。
图8为7位模数转换器逐次逼近过程中未触发窗口电压时的比较过程示意图，模数转换器为7位，其窗口电压为±8个单位LSB电压，这里1个单位LSB电压等于参考电压Vref除以27；在前4次逐次逼近过程中，数模转换器的顶极板电压DACP和DACN的电压之差未落入窗口电压，整个过程按照传统逐次逼近比较过程进行；
图9为本发明实例7位模数转换器逐次逼近过程中触发窗口电压时的比较过程示意图，其窗口电压为±8个单位LSB电压，在逐次逼近比较过程的第2个比较周期，DACP和DACN的电压之差落入窗口电压，因此，直接跳过比较周期3和比较周期4，开始进行第5个比较周期，直至比较周期6和比较周期7完成。
本领域的普通技术人员将会意识到，这里所述的实施例是为了帮助读者理解本发明的原理，应被理解为本发明的保护范围并不局限于这样的特别陈述和实施例。本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各种具体变形和组合，这些变形和组合仍然在本发明的保护范围内。

Claims (4)

1.一种窗口型逐次逼近模数转换器，其特征在于，具体包括电容阵列数模转换器、时域比较器和控制逻辑。所述电容阵列数模转换器输入端连接模拟输入信号和所述控制逻辑输出端，其输出端接所述时域比较器输入端；所述时域比较器用于比较所述电容阵列数模转换器产生的信号，比较结果由输出端输出，其输出端与所述控制逻辑输入端连接；所述控制逻辑的输出端用于输出数字输出码信号。
2.根据权利要求1所述的窗口型逐次逼近模数转换器，其特征在于，所述时域比较器包括：比较控制信号、第一输入信号、第二输入信号、第一电平输出端、第二电平输出端、第一计数值输出端、第二计数值输出端、第一与非门、第二与非门、正向输入缓冲器链、反向输入缓冲器链、第一计数器和第二计数器；其中：所述正向输入缓冲器链(B1)和所述反向输入缓冲器链(B2)均由N个二输入信号控制的缓冲器级联组成，N为正整数；其中：
所述二输入信号控制的缓冲器，含有：三个PMOS管：第一PMOS管(MP1)、第二PMOS管(MP2)和第三PMOS管(MP3)；三个NMOS管：第一NMOS管(MN1)、第二NMOS管(MN2)和第三NMOS管(MN3)；其中：
所述第一PMOS管(MP1)的源极及所述第三PMOS管(MP3)的源极与参考电源(VDD)耦接，所述第一PMOS管(MP1)的栅极与第一控制信号(Vp)耦接，所述第一PMOS管(MP1)的漏极与所述第二PMOS管(MP2)的源极耦接，所述第二PMOS管(MP2)的栅极及所述第一NMOS管(MN1)的栅极与所述二输入信号控制的缓冲器的输入端(in)耦接，所述第一NMOS管(MN1)的源极及所述第三NMOS管(MN3)的源极与地(Gnd)耦接，所述第二PMOS管(MP2)的漏极、所述第一NMOS管(MN1)的漏极及所述第三PMOS管(MP3)的栅极与所述第二NMOS管(MN2)的栅极耦接，所述第三PMOS管(MP3)的漏极及所述第二NMOS管(MN2)的漏极与所述二输入信号控制的缓冲器的输出端(out)耦接，所述第三NMOS管(MN3)的栅极与所述二输入信号控制的缓冲器的第二控制信号(Vn)耦接，所述第二NMOS管(MN2)的源极与所述第三NMOS管(MN3)的漏极耦接；
所述第一与非门(G1)的第一输入端(C)及所述第二与非门(G2)的第一输入端(F)与所述比较控制信号(S)耦接，所述第一与非门(G1)的输出端与所述正向输入缓冲器链(B1)的输入端耦接，所述正向输入缓冲器链(B1)的第一控制信号(Vp)及所述反向输入缓冲器链(B2)的第二控制信号(Vn)与所述第一输入信号(Vip)耦接，所述正向输入缓冲器链(B1)的第二控制信号(Vn)及所述反向输入缓冲器链(B2)的第一控制信号(Vp)与所述第二输入信号(Vin)耦接，所述正向输入缓冲器链(B1)的输出端及所述第二与非门的第二输入端(E)与所述第一计数器的时钟输入端(C)耦接，所述第二与非门的输出端与所述反向输入缓冲器链(B2)的输入端耦接，所述反向输入缓冲器链(B2)的输出端及所述第二计数器时钟端(C)与所述第一与非门的第二输入端(D)耦接，所述第一计数器的复位端(R)和所述第二计数器的复位端(R)与所述比较控制信号(S)的反信号(SN)耦接，所述第一电平输出端(Vpout)即为所述正向输入缓冲器链(B1)的输出端，所述第一计数值输出端(CountP)即为所述第一计数器的输出端(Q)，所述第二电平输出端(Vnout)即为所述反向输入缓冲器链(B2)的输出端，所述第二计数值输出端(CountN)即为所述第二计数器的输出端(Q)。
3.根据权利要求1所述的窗口型逐次逼近模数转换器，其特征在于，所述的电容阵列数模转换器包含第一电容阵列、第二电容阵列、切换开关组、采样开关，所述控制逻辑控制所述控制采样开关和所述切换开关组与所述第一电容阵列和所述第二电容阵列的连接方式，完成对模拟输入信号的采样；所述第一电容阵列中全部电容的顶极板相连接作为第一电容阵列的电容顶极板DACP，所述第二电容阵列中全部电容的顶极板相连接作为第二电容阵列的电容顶极板DACN；所述控制逻辑通过所述切换开关组控制所述第一电容阵列和所述第二电容阵列中各电容底极板连接的基准电压，在所述第一电容阵列的电容顶极板DACP和所述第二电容阵列的电容顶极板DACN产生完成逐次逼近比较过程中所需的相应电平；所述第一电容阵列的电容顶极板DACP和所述比较器第一输入信号(Vip)耦接，所述第二电容阵列的电容顶极板DACN和所述比较器第二输入信号(Vin)耦接。
4.一种基于根据权利要求1至3任一所述的窗口型逐次逼近模数转换器的控制方法，其特征在于，包括如下步骤：
步骤S1、在窗口型逐次逼近模数转换器上电后，所述控制逻辑控制所述电容阵列数模转换器第一电容阵列和第二电容阵列中电容顶极板和底极板的基准电压连接方式，产生所需的窗口电压；所述时域比较器完成对窗口电压的比较后，记录此时第一电平输出端Vpout的电平值、第二电平输出端Vnout的电平值、第一计数值输出端CountP的计数值和第二计数值输出端CountN的计数值；
步骤S2、在采样相位，控制所述电容阵列数模转换器中的电容阵列连接模拟输入信号和基准电压；
步骤S3、控制所述电容阵列数模转换器的第一电容阵列和第二电容阵列与模拟输入信号断开，电容阵列中全部电容的底极板连接到相应的基准电压；
步骤S4、时域比较器开始比较，根据第一电平输出端Vpout和第二电平输出端Vnout的电平值及第一计数值输出端CountP和第二计数值输出端CountN的计数值，判断DACP和DACN的大小及DACP和DACN的电压之值绝对值是否小于窗口电压的绝对值，若DACP电压大于DACN电压且DACP和DACN的电压之差绝对值大于窗口电压的绝对值，则时域比较器输出有效位为1，所述控制逻辑控制电容阵列数模转换器中的第一电容阵列中电容的底极板和第二电容阵列中电容的底极板与基准电压的连接方式，产生下一次逐次逼近比较过程的电压；若DACP电压大于DACN电压且DACP和DACN的电压之差绝对值小于窗口电压的绝对值，则时域比较器输出有效位为1，所述控制逻辑控制所述控制逻辑控制电容阵列型数模转换器中的第一电容阵列中电容的底极板和第二电容阵列中电容的底极板与基准电压的连接方式，跳过大于窗口电压对应的比较周期，产生下一次逐次逼近比较过程的电压，并跳转到步骤S6；若DACP电压小于DACN电压且DACP和DACN的电压之差绝对值大于窗口电压的绝对值，则时域比较器输出有效位为0，所述控制逻辑控制电容阵列型数模转换器中的第一电容阵列中电容的底极板和第二电容阵列中电容的底极板与基准电压的连接方式，产生下一次逐次逼近比较过程的电压；若DACP电压小于DACN电压且DACP和DACN的电压之差绝对值小于窗口电压的绝对值，则时域比较器输出有效位为0，所述控制逻辑控制所述控制逻辑控制电容阵列型数模转换器中的第一电容阵列中电容的底极板和第二电容阵列中电容的底极板与基准电压的连接方式，跳过大于窗口电压对应的比较周期，产生下一次逐次逼近比较过程的电压，并跳转到步骤S6；
步骤S5、若当前比较周期小于窗口电压对应的比较周期，则返回步骤S4的时域比较器比较过程；若当前比较周期等于窗口电压对应的比较周期，则跳转到步骤S6；
步骤S6、时域比较器开始比较，根据第一电平输出端Vpout和第二电平输出端Vnout的电平值，所述控制逻辑控制所述控制逻辑控制电容阵列型数模转换器中的第一电容阵列中电容的底极板和第二电容阵列中电容的底极板与基准电压的连接方式，产生下一次逐次逼近比较过程的电压；
步骤S7、重复时域比较器的比较过程，直到最低有效位LSB比较完成。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113411085A (zh) * 2021-06-29 2021-09-17 成都信息工程大学 一种逐次逼近型电容检测电路
CN115208403A (zh) * 2022-09-13 2022-10-18 杭州米芯微电子有限公司 一种逐次逼近型adc电路及adc转换器、芯片

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6359487B1 (en) * 2000-04-03 2002-03-19 Mosel Vitelic Inc. System and method of compensating for non-linear voltage-to-delay characteristics in a voltage controlled delay line
CN107425852A (zh) * 2017-06-22 2017-12-01 西安电子科技大学 基于二进制权重电荷再分配的逐次逼近型模数转换器
CN110266310A (zh) * 2019-05-17 2019-09-20 重庆邮电大学 一种功耗自动调节时域比较器
CN111934688A (zh) * 2020-09-22 2020-11-13 浙江大学 逐次逼近型模数转换器及方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6359487B1 (en) * 2000-04-03 2002-03-19 Mosel Vitelic Inc. System and method of compensating for non-linear voltage-to-delay characteristics in a voltage controlled delay line
CN107425852A (zh) * 2017-06-22 2017-12-01 西安电子科技大学 基于二进制权重电荷再分配的逐次逼近型模数转换器
CN110266310A (zh) * 2019-05-17 2019-09-20 重庆邮电大学 一种功耗自动调节时域比较器
CN111934688A (zh) * 2020-09-22 2020-11-13 浙江大学 逐次逼近型模数转换器及方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
LIANGBO XIE: "A Two-Dimension Time-Domain Comparator for Low Power SAR ADCs", 《COMPUTERS, MATERIALS & CONTINUA》 *
YAN SONG: "A 0.6-V 10-bit 200-kS/s Fully Differential SAR ADC With Incremental Converting Algorithm for Energy Efficient Applications", 《IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS—I: REGULAR PAPERS》 *

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113411085A (zh) * 2021-06-29 2021-09-17 成都信息工程大学 一种逐次逼近型电容检测电路
CN113411085B (zh) * 2021-06-29 2023-11-10 成都信息工程大学 一种逐次逼近型电容检测电路
CN115208403A (zh) * 2022-09-13 2022-10-18 杭州米芯微电子有限公司 一种逐次逼近型adc电路及adc转换器、芯片
CN115208403B (zh) * 2022-09-13 2022-12-27 杭州米芯微电子有限公司 一种逐次逼近型adc电路及adc转换器、芯片

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